JPH09134276A - ストリームバッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】デュアルポート・メモリでなく比較的安価な一
般の大容量メモリ素子を使用し、かつ両メモリに交互に
入力ストリームデータ１００を格納してメモリ容量を半
減して２系統の独立読みだしが可能な安価なダブルバッ
ファメモリ機能を実現する。 【解決手段】入力ストリームデータ１００列を受けて、
交互に格納する第１メモリ６０と第２メモリ６２を設
け、第１ＲＤアドレス発生部７０のアドレス７０adrを
供給して、前記両メモリから交互に格納されたストリー
ムデータ１００列を読み出して第１ストリームデータ出
力１１０を出力し、第２ＲＤアドレス発生部７２のアド
レス７２adrを供給して、前記両メモリから交互に格納
されたストリームデータ１００列を読み出して第２スト
リームデータ出力１２０を出力し、時分割により上記格
納動作と２系統の読みだし動作をする時分割書き込み／
読みだし回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、連続する入力ス
トリームデータを受けて、これをバッファし、かつ独立
した２系統のストリームデータとして出力する２系統の
バッファメモリ回路に関する。

【０００２】

【従来の技術】連続するデータストリーム入力の一例と
しては、通信伝送路の通信データがある。この通信フレ
ームの同期をとってビットエラーの有無やヘッダー情報
を得たり、所望のフレームのプロトコル解析や、これに
並行して所望条件で通信ログの記録処理をする為に同時
高速処理が要求される測定アプリケーションがある。こ
れに対応する為に、独立した２個のバッファメモリを設
けて同一ストリームデータを各々格納し、このバッファ
メモリから、２系統の処理系が独立した所望のストリー
ムデータを読みだし使用する必要がある。

【０００３】従来技術の２系統のバッファメモリ回路例
について図３を示して、以下に説明する。ダブルバッフ
ァメモリ回路部分の構成例は、図３に示すように、スト
リームデータ独立読みだし用の第１メモリ９０と、第２
メモリ９２と、両メモリに入力ストリームデータ１００
のデータ列を連続的に書き込みするＷＲアドレス発生部
７６と、第１メモリから順次第１ストリームデータ出力
１１０を読み出す第１ＲＤアドレス発生部７０と、第２
メモリから順次第２ストリームデータ出力１２０を読み
出す第２ＲＤアドレス発生部７２とで成る。ここで、使
用するメモリとしては、書き込みアドレスと読みだしア
ドレスを個別に有するデュアルポート・メモリを使用す
る場合とする。

【０００４】入力ストリームデータ１００は、２つの第
１メモリ９０と第２メモリ９２に供給して、この入力ス
トリームデータに同期したクロック９９でＷＲアドレス
発生部７６からの連続アドレス発生により同一データが
両メモリに書き込まれる。ここでＷＲアドレス発生部７
６は、クロック９９毎にインクリメントするカウンタに
よるアドレス発生器である。

【０００５】一方の第１ＲＤアドレス発生部７０は、Ｗ
Ｒアドレス発生部７６や第２ＲＤアドレス発生部７２と
は独立したアドレス発生用であり、これから連続アドレ
スやスキップアドレスを発生して第１メモリ９０から読
みだして使用に供する。他方の第２ＲＤアドレス発生部
７２も同様の独立したアドレス発生用であり、これから
アドレスを発生して第２メモリ９２から読みだして使用
に供する。

【０００６】

【発明が解決しようとする課題】上記説明のように、独
立して任意ストリーム位置のデータを２系統に供給する
為には、２つのデュアルポート・メモリを使用し、両メ
モリに同一入力ストリームデータ１００を各々格納する
必要性がある。また、デュアルポート・メモリは、一般
のメモリ素子に比較して容量が小さく大きなバッファ容
量を得る為には複数個実装する必要がある難点があり、
しかもこのデバイスは比較的高価でありコスト面でも好
ましくない。

【０００７】そこで、本発明が解決しようとする課題
は、デュアルポート・メモリでなく比較的安価な一般の
大容量メモリ素子を使用し、かつ両メモリに交互に入力
ストリームデータ１００を格納してメモリ容量を半減し
て２系統の独立読みだしが可能な安価なダブルバッファ
メモリ機能を実現することを目的とする。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、入力ストリームデータ１００列
を受けて、交互に格納する第１メモリ６０と第２メモリ
６２を設け、第１ＲＤアドレス発生部７０のアドレス７
０adrを供給して、前記両メモリから交互に格納された
ストリームデータ１００列を読み出して第１ストリーム
データ出力１１０を出力し、第２ＲＤアドレス発生部７
２のアドレス７２adrを供給して、前記両メモリから交
互に格納されたストリームデータ１００列を読み出して
第２ストリームデータ出力１２０を出力し、時分割によ
り上記格納動作と２系統の読みだし動作をする時分割書
き込み／読みだし回路を設ける構成手段とする。これに
より、入力ストリームデータ１００列を受けて、交互に
入力ストリームデータ１００を格納してメモリ容量を半
減した２系統の独立読みだし可能なバッファメモリ機能
を実現する。

【０００９】より具体的には、入力ストリームデータ１
００列の偶数ストリームデータ列１００evenを格納する
第１メモリ６０を設け、入力ストリームデータ１００列
の奇数ストリームデータ列１００oddを格納する第２メ
モリ６２を設け、入力ストリームデータ１００に同期し
たクロック９９の２クロック周期時間を単位として、こ
の周期時間の１／４時間毎に、偶数ストリームデータ
列１００evenを第１メモリ６０へ書き込みをし、奇数
ストリームデータ列１００oddを第２メモリ６２へ書き
込みをし、第１ＲＤアドレス発生部７０のアドレス７
０adrにより第１メモリからデータを読みだし、第２Ｒ
Ｄアドレス発生部７２のアドレス７２adrにより第２メ
モリからデータを読みだしをし、第１ＲＤアドレス発
生部７０のアドレス７０adrにより逆の第２メモリ６２
からデータを読みだし、第２ＲＤアドレス発生部７２の
アドレス７２adrにより逆の第１メモリ６０からデータ
を読みだしをするメモリ書き込み／読みだし制御回路を
設け、第１ＲＤアドレス発生部７０のアドレス７０adr
により読み出した両メモリのデータを第１ストリームデ
ータ出力１１０列として出力する第１ストリーム出力部
を設け、第２ＲＤアドレス発生部７２のアドレス７２ad
rにより読み出した両メモリのデータを第２ストリーム
データ出力１２０列とする第２ストリーム出力部５２を
設ける構成手段がある。

【００１０】

【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に詳細に説明する。

【００１１】

【実施例】本発明では、２個の一般的なＩ／Ｏ分離型メ
モリ素子を使用し、ストリームデータを偶数／奇数分け
て順次格納するインターリブ動作方式による時分割メモ
リアクセス動作により、２個のメモリに交互に入力スト
リームデータ１００を格納してダブルバッファメモリ機
能を実現した点に特徴がある。

【００１２】本発明実施例について図１、図２を示し
て、具体回路例で以下に説明する。

【００１３】本発明の実施例１のダブルバッファメモリ
回路構成例は、図１に示すように、偶数データ格納用第
１メモリ６０と、奇数データ格納用第２メモリ６２と、
ＷＲアドレス発生部７６ｂと、第１ＲＤアドレス発生部
７０ｂと、第２ＲＤアドレス発生部７２ｂと、１／２分
周器２０と、リタイミングＦＦ２４、２６、２８と、４
to１アドレスセレクタ３０、３２と、２to１データセレ
クタ３４、３６とで成る。

【００１４】リタイミングＦＦ２４、２６、２８は、各
々入力端のデータをクロック９９のエッジで単にリタイ
ミング整形した後出力するフリップフロップである。

【００１５】ＷＲアドレス発生部７６ｂは、１／２分周
器２０の出力端からのクロック信号を受けて、２クロッ
ク毎にインクリメントするカウンタによる書き込みアド
レス７６adr発生用である。また第１ＲＤアドレス発生
部７０ｂと第２ＲＤアドレス発生部７２ｂも同様であ
り、２クロック毎にインクリメントし、更にスタートア
ドレス初期値を同期プリセット可能なプリセットカウン
タであり、これによる各々の読みだしアドレス７０ad
r、７２adrを発生する。

【００１６】第１メモリ６０、第２メモリ６２として
は、一般的なＩ／Ｏ分離型メモリ素子を使用し、アドレ
ス信号を時分割で受けて動作する。両メモリの読みだし
イネーブル端ｒｅは常に有効状態に接続しておく。又、
第１メモリ６０の書き込みイネーブル端ｗｅは、ゲート
６４によりクロック９９がローレベルかつ１／２分周器
２０の正出力端がローレベルのときに書き込みイネーブ
ルになる。又、第２メモリ６２の書き込みイネーブル端
ｗｅは、ゲート６６によりクロック９９がローレベルか
つ１／２分周器２０の負出力端がローレベルのときに書
き込みイネーブルになる。この結果、図２に示すよう
に、第１期間と第３期間に入力ストリームデータ１００
の書き込み動作が行われる。

【００１７】１／２分周器２０は、入力ストリームデー
タに同期したクロック９９を１／２に分周して一方の正
出力信号Ｑをアドレスセレクタ３０、３２と、読みだし
データセレクタ３４、３６のセレクト入力端Ｓとゲート
６４の一端に供給し、他方の負出力信号ｑはゲート６６
の一端に供給している。そして、図２に示すように、４
時分割の各期間である第１期間、第２期間、第３期間、
第４期間毎に異なる動作をする。

【００１８】アドレスセレクタ３０、３２は、４to１の
セレクタであって、この２本の入力データ選択端には、
上記１／２分周器の正出力信号とクロック９９信号が接
続されて、４to１の選択を行う。このアドレス選択状態
を図２に示す。図示のように、第１メモリ６０側のアド
レスには、第１期間では書き込みアドレス７６adrが、
第２期間ではアドレス７０adrが、第３期間では未使用
であり、第４期間ではアドレス７２adrがそれぞれ供給
される。他方、第２メモリ６２側のアドレスには、第１
期間では未使用であり、第２期間ではアドレス７２adr
が、第３期間では書き込みアドレス７６adrが、第４期
間ではアドレス７０adrがそれぞれ供給される。

【００１９】即ち、図２に示す４時分割の各期間である
第１期間、第２期間、第３期間、第４期間の中で、まず
第１期間では、入力ストリームデータ１００の第１メモ
リ６０への書き込み期間であり、ＷＲアドレス発生部７
６ｂのアドレス信号が供給された第１メモリ６０のアド
レス位置に入力ストリームデータ１００が書き込まれ
る。

【００２０】次の第２期間は、両メモリからの読みだし
期間であり、第１メモリ６０にはアドレス７０adrが供
給され、このアドレス位置のデータが読み出され、デー
タセレクタ３４のＡ入力端とデータセレクタ３６のＢ入
力端に供給されるが、データセレクタ３４側がこのデー
タを選択出力し、リタイミングＦＦ２４でラッチして第
１ストリームデータ出力１１０となる。同様に、他方の
第２メモリ６２にはアドレス７２adrが供給され、この
アドレス位置のデータが読み出され、データセレクタ３
４のＢ入力端とデータセレクタ３６のＡ入力端に供給さ
れ、データセレクタ３６側がこのデータを選択出力し、
リタイミングＦＦ２６でラッチして第２ストリームデー
タ出力１２０となる。

【００２１】次の第３期間は、入力ストリームデータ１
００の第２メモリ６２への書き込み期間であり、ＷＲア
ドレス発生部７６ｂのアドレス信号が供給された第２メ
モリ６２のアドレス位置に入力ストリームデータ１００
が書き込まれる。この結果、第１期間と第３期間によ
り、入力ストリームデータ１００を交互に第１メモリと
第２メモリに格納することとなる。

【００２２】最後の第４期間は、両メモリからの読みだ
し期間であり、第１メモリ６０には第１期間とは逆のア
ドレス７２adrが供給されたアドレス位置のデータを読
みだし、データセレクタ３６によってこのデータを選択
出力して、第２ストリームデータ出力１２０となる。他
方の、第２メモリ６２でも第１期間とは逆のアドレス７
２adrが供給されたアドレス位置のデータを読みだし、
データセレクタ３４によってこのデータを選択出力し
て、第１ストリームデータ出力１１０となる。

【００２３】上記説明のように、本発明では、インター
リブ方式で２個のメモリを使用し、２クロック周期を単
位として、書き込み時にはクロックの２回のローレベル
時に入力ストリームデータ１００を交互に書き込み格納
し、読みだし時には２系統の読みだしアドレスを交互に
切り替えて読みだしすることで、２系統の独立したスト
リームデータ出力１１０、１２０を外部供給可能にな
る。しかも、入力ストリームデータ１００は、第１メモ
リ６０と第２メモリ６２へ交互に格納すれば良く、両メ
モリに同一入力ストリームデータ１００の格納が不要に
なり、半分のメモリ容量で良く、数百Ｋワード〜数Ｍワ
ードが必要とする大容量メモリの場合においては有効で
ある。

【００２４】上記実施例の説明では、第１メモリ６０と
第２メモリ６２としてＩ／Ｏ分離型メモリ素子を使用し
た場合の具体例で説明していたが、代わりにＩ／Ｏコモ
ン型メモリ素子を使用し、これに対応した回路構成とし
ても良く、同様にして実施可能である。

【００２５】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。上
記説明の構成とすることにより、入力ストリームデータ
１００は、第１メモリ６０あるいは第２メモリ６２の何
れかへの交互の格納で良く、メモリ容量を半減できる利
点が得られる。しかもメモリ素子としては、高価なデュ
アルポート・メモリを使用する必要が無く、一般のＩ／
Ｏ分離型メモリ素子が利用できることとなり、大容量の
バッファメモリでは比較的安価に回路を実現できるメリ
ットが得られる。

【図面の簡単な説明】

【図１】本発明の、ダブルバッファメモリ回路の一例で
ある。

【図２】本発明の、４時分割の各期間の動作タイミング
図である。

【図３】従来の、ダブルバッファメモリ回路部のブロッ
ク図例である。

【符号の説明】

２０ １／２分周器 ２４、２６、２８ リタイミングＦＦ ３０、３２ アドレスセレクタ ３４、３６ データセレクタ ５２ 第２ストリーム出力部 ６０、９０ 第１メモリ ６２、９２ 第２メモリ ６４、６６ ゲート ７０、７０ｂ 第１ＲＤアドレス発生部 ７０adr、７２adr アドレス ７２、７２ｂ 第２ＲＤアドレス発生部 ７６、７６ｂ ＷＲアドレス発生部 ７６adr 書き込みアドレス ９９ クロック １００ 入力ストリームデータ １００even 偶数ストリームデータ列 １００odd 奇数ストリームデータ列 １１０、１２０ ストリームデータ出力

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力ストリームデータ（１００）列を受
   けて、バッファされた２系統のストリームデータとして
   出力するストリームバッファ回路において、 入力ストリームデータ（１００）列を受けて、交互に格
   納する第１メモリ（６０）と第２メモリ（６２）を設
   け、 第１ＲＤアドレス発生部（７０）のアドレスを供給し
   て、前記両メモリから交互に格納されたストリームデー
   タ（１００）列を読み出して第１ストリームデータ出力
   （１１０）を出力し、第２ＲＤアドレス発生部（７２）
   のアドレスを供給して、前記両メモリから交互に格納さ
   れたストリームデータ（１００）列を読み出して第２ス
   トリームデータ出力（１２０）を出力し、時分割により
   上記格納動作と２系統の読みだし動作をする時分割書き
   込み／読みだし回路を設け、 以上を具備していることを特徴としたストリームバッフ
   ァ回路。
2. 【請求項２】 入力ストリームデータ（１００）列を受
   けて、バッファされた２系統のストリームデータとして
   出力するストリームバッファ回路において、 入力ストリームデータ（１００）列の偶数ストリームデ
   ータ列を格納する第１メモリ（６０）を設け、 入力ストリームデータ（１００）列の奇数ストリームデ
   ータ列を格納する第２メモリ（６２）を設け、 入力ストリームデータ（１００）に同期したクロック
   （９９）の２クロック周期時間を単位として、この周期
   時間の１／４時間毎に、 偶数ストリームデータ列を該第１メモリ（６０）へ書
   き込みをし、 奇数ストリームデータ列を該第２メモリ（６２）へ書
   き込みをし、 第１ＲＤアドレス発生部（７０）のアドレスにより該
   第１メモリからデータを読みだし、第２ＲＤアドレス発
   生部（７２）のアドレスにより該第２メモリからデータ
   を読みだしをし、 第１ＲＤアドレス発生部（７０）のアドレスにより逆
   の該第２メモリ（６２）からデータを読みだし、第２Ｒ
   Ｄアドレス発生部（７２）のアドレスにより逆の第１メ
   モリ（６０）からデータを読みだしをするメモリ書き込
   み／読みだし制御回路を設け、 該第１ＲＤアドレス発生部（７０）のアドレスにより読
   み出した両メモリのデータを第１ストリームデータ出力
   （１１０）列として出力する第１ストリーム出力部を設
   け、 該第２ＲＤアドレス発生部（７２）のアドレスにより読
   み出した両メモリのデータを第２ストリームデータ出力
   （１２０）列とする第２ストリーム出力部を設け、 以上を具備していることを特徴としたストリームバッフ
   ァ回路。