JP2996601B2 - エラスティックストア回路とタイムスイッチ回路の共有回路 - Google Patents
エラスティックストア回路とタイムスイッチ回路の共有回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、デジタル処理装置等に
用いられ、データ信号の処理を行うエラステティックス
トア回路（以下、ＥＳ回路という）及びタイムスイッチ
（以下、ＴＳＷ回路という）に関するものである。
用いられ、データ信号の処理を行うエラステティックス
トア回路（以下、ＥＳ回路という）及びタイムスイッチ
（以下、ＴＳＷ回路という）に関するものである。
【０００２】
【従来の技術】ＥＳ回路は、デジタルデータ間の遅延変
動の吸収及び位相同期、つまり位相調整を行うものであ
り、入力データを保持するバッファメモリ（以下、ＢＭ
という）を備えている。このＢＭの書込み側では、書込
みクロックに同期してデータを該ＢＭに書込み、読出し
側では、その書込まれたデータを読出しクロックに応じ
て順に読み出す。即ち、書込み側と読出し側とで動作が
分離されており、書込みクロックと読出しクロックによ
ってデータ間の位相差を吸収する。一方、ＴＳＷ回路
は、データメモリ（以下、ＤＭとう）とアドレスコント
ロールメモリ（以下、ＡＣＭという）とアドレスカウン
タ（以下、ＡＣという）とを、備えている。ＤＭはデー
タを格納するメモリであり、ランダムアクセス可能な構
成である。ＡＣＭはＤＭに対する読出しアドレスを制御
するメモリであり、ＡＣはＤＭに対する書込みアドレス
及びＡＣＭに対する読出しアドレスを発生するものであ
る。ＴＳＷ回路は以下の（ａ）〜（ｃ）の手順により、
タイムスロット（チャネル）の入れ替え（変換）を実現
する。
動の吸収及び位相同期、つまり位相調整を行うものであ
り、入力データを保持するバッファメモリ（以下、ＢＭ
という）を備えている。このＢＭの書込み側では、書込
みクロックに同期してデータを該ＢＭに書込み、読出し
側では、その書込まれたデータを読出しクロックに応じ
て順に読み出す。即ち、書込み側と読出し側とで動作が
分離されており、書込みクロックと読出しクロックによ
ってデータ間の位相差を吸収する。一方、ＴＳＷ回路
は、データメモリ（以下、ＤＭとう）とアドレスコント
ロールメモリ（以下、ＡＣＭという）とアドレスカウン
タ（以下、ＡＣという）とを、備えている。ＤＭはデー
タを格納するメモリであり、ランダムアクセス可能な構
成である。ＡＣＭはＤＭに対する読出しアドレスを制御
するメモリであり、ＡＣはＤＭに対する書込みアドレス
及びＡＣＭに対する読出しアドレスを発生するものであ
る。ＴＳＷ回路は以下の（ａ）〜（ｃ）の手順により、
タイムスロット（チャネル）の入れ替え（変換）を実現
する。
【０００３】（ａ） 複数のデータが多重された入力デ
ータを順番（シーケンシャル）にＤＭに書き込む。 （ｂ） ＡＣＭにデータを読み出す順番を設定する。 （ｃ） ＡＣＭの内容に基づき、ＤＭに書込まれたデー
タを読み出す。ＴＳＷ回路は、以上の（ａ）〜（ｃ）に
よって、時間軸上のタイムスロットの入替えを行うスイ
ッチである。
ータを順番（シーケンシャル）にＤＭに書き込む。 （ｂ） ＡＣＭにデータを読み出す順番を設定する。 （ｃ） ＡＣＭの内容に基づき、ＤＭに書込まれたデー
タを読み出す。ＴＳＷ回路は、以上の（ａ）〜（ｃ）に
よって、時間軸上のタイムスロットの入替えを行うスイ
ッチである。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
デジタル装置等においては、次のような課題があった。
ＥＳ回路の動作（以下、ＥＳ動作という）とＴＳＷ回路
の動作（以下、ＴＳＷ動作という）ではメモリからのデ
ータの読出し順序が異なるため、ＴＳＷ回路とＥＳ回路
とは共有されていない。そのため、デジタル装置の回路
を作成する場合、ＴＳＷ回路とＥＳ回路を別々に作成す
るので、回路規模が増大する。また、回路を構成するＬ
ＳＩの作成も２コード分作成しなければならなかった。
本発明は前記従来技術が持っていた課題として、回路規
模が増大する点と、２コード分の回路作成をする必要が
ある点について解決をしたＥＳ回路とＴＳＷ回路の共有
回路を提供するものである。
デジタル装置等においては、次のような課題があった。
ＥＳ回路の動作（以下、ＥＳ動作という）とＴＳＷ回路
の動作（以下、ＴＳＷ動作という）ではメモリからのデ
ータの読出し順序が異なるため、ＴＳＷ回路とＥＳ回路
とは共有されていない。そのため、デジタル装置の回路
を作成する場合、ＴＳＷ回路とＥＳ回路を別々に作成す
るので、回路規模が増大する。また、回路を構成するＬ
ＳＩの作成も２コード分作成しなければならなかった。
本発明は前記従来技術が持っていた課題として、回路規
模が増大する点と、２コード分の回路作成をする必要が
ある点について解決をしたＥＳ回路とＴＳＷ回路の共有
回路を提供するものである。
【０００５】
【課題を解決するための手段】本発明は、前記課題を解
決するために、ＥＳ回路とＴＳＷ回路の共有回路におい
て、次のような構成にしている。 データを格納するメモ
リと、書込みクロックをカウントする書込み用ビットカ
ウンタを有し、該書込み用ビットカウンタのカウント値
に対するデコードを行い前記メモリの書込み場所を示す
書込みデコード値を順次生成して該メモリに与え、該メ
モリに前記データを書込ませる書込みカウンタ回路と、
前記書込みクロックとは分離独立した読出しクロックを
カウントする読出し用ビットカウンタを有し、該読出し
用ビットカウンタのカウント値に対するデコードを行い
前記メモリの読出し場所を示す読出しデコード値を順次
生成して前記メモリに与え、該メモリから前記データを
読出させる読出しカウンタ回路とを備えている。 そし
て、前記読出しカウンタ回路は、前記メモリから読出す
データの位相調整を行うＥＳ動作を実施する場合には、
前記読出し用ビットカウンタのカウント値をデコード
し、該メモリにおける前記各データの書込み場所を前記
書込み順序と同じ順序で指示する前記読出しデコード値
を順次生成し、該メモリに多重化データが格納されて該
多重化データのタイムスロット変換を行うＴＳＷ動作を
実施する場合には、前記書込み用ビットカウンタのカウ
ント値のうちで該メモリを複数に分割する面を指示する
上位ビットを参照して該読出し用ビットカウンタのカウ
ント値をデコードし、該多重化データが書込まれた各面
を該書込み順序とは異なる順序で指定すると共に該指定
した面では該多重化データが書込まれた場所を該書込み
順序と同じ順序で指定する前記読出しデコード値を順次
生成する構成にし ている。
決するために、ＥＳ回路とＴＳＷ回路の共有回路におい
て、次のような構成にしている。 データを格納するメモ
リと、書込みクロックをカウントする書込み用ビットカ
ウンタを有し、該書込み用ビットカウンタのカウント値
に対するデコードを行い前記メモリの書込み場所を示す
書込みデコード値を順次生成して該メモリに与え、該メ
モリに前記データを書込ませる書込みカウンタ回路と、
前記書込みクロックとは分離独立した読出しクロックを
カウントする読出し用ビットカウンタを有し、該読出し
用ビットカウンタのカウント値に対するデコードを行い
前記メモリの読出し場所を示す読出しデコード値を順次
生成して前記メモリに与え、該メモリから前記データを
読出させる読出しカウンタ回路とを備えている。 そし
て、前記読出しカウンタ回路は、前記メモリから読出す
データの位相調整を行うＥＳ動作を実施する場合には、
前記読出し用ビットカウンタのカウント値をデコード
し、該メモリにおける前記各データの書込み場所を前記
書込み順序と同じ順序で指示する前記読出しデコード値
を順次生成し、該メモリに多重化データが格納されて該
多重化データのタイムスロット変換を行うＴＳＷ動作を
実施する場合には、前記書込み用ビットカウンタのカウ
ント値のうちで該メモリを複数に分割する面を指示する
上位ビットを参照して該読出し用ビットカウンタのカウ
ント値をデコードし、該多重化データが書込まれた各面
を該書込み順序とは異なる順序で指定すると共に該指定
した面では該多重化データが書込まれた場所を該書込み
順序と同じ順序で指定する前記読出しデコード値を順次
生成する構成にし ている。
【０００６】
【作用】本発明によれば、以上のようにＥＳ回路とＴＳ
Ｗ回路の共有回路を構成したので、書込み用ビットカウ
ンタが書込みクロックをカウントし、書込みカウンタ回
路は、書き込み用ビットカウンタのカウント値をデコー
ドする。このときのデコード値は、データの書込み場所
を示すものであり、メモリにデータがデコード値に基づ
き順次書込まれる。一方、読出し用ビットカウンタが読
出しクロックをカウントし、読出しカウンタ回路は、読
出し用ビットカウンタのカウント値をデコードする。こ
のときのデコード値は、データの読出し場所を示すもの
であり、メモリからデータが順次読出される。 ここで、
読出しカウンタ回路が行うデコードは、ＥＳ動作を実施
する場合とＴＳＷ動作を実施する場合とで異なる。ＥＳ
動作を実施する場合には、読出し用ビットカウンタのカ
ウント値をデコードし、メモリにおける各データの書込
み場所を書込み順序と同じ順序で指示する読出しデコー
ド値を順次生成する。ＴＳＷ動作を実施する場合には、
書込み用ビットカウンタのカウント値のうちでメモリを
複数に分割する面を指示する上位ビットを参照して読出
し用ビットカウンタのカウント値をデコードし、多重化
データが書込まれた各面を書込み順序とは異なる順序で
指定すると共にその指定した面では多重化データが書込
まれた場所を書込み順序と同じ順序で指定する読出しデ
コード値を順次生成する。よって、ＥＳ動作のときに
は、メモリからデータが、読出しクロックに同期して書
込み順に読出される。ＴＳＷ動作のときには、書込みの
ときとは面単位で異なる順で、多重化データがメモリか
ら読出される。つまり、多重化データのタイムスロット
変換が行われる。従って、前記課題を解決できるのであ
る。
Ｗ回路の共有回路を構成したので、書込み用ビットカウ
ンタが書込みクロックをカウントし、書込みカウンタ回
路は、書き込み用ビットカウンタのカウント値をデコー
ドする。このときのデコード値は、データの書込み場所
を示すものであり、メモリにデータがデコード値に基づ
き順次書込まれる。一方、読出し用ビットカウンタが読
出しクロックをカウントし、読出しカウンタ回路は、読
出し用ビットカウンタのカウント値をデコードする。こ
のときのデコード値は、データの読出し場所を示すもの
であり、メモリからデータが順次読出される。 ここで、
読出しカウンタ回路が行うデコードは、ＥＳ動作を実施
する場合とＴＳＷ動作を実施する場合とで異なる。ＥＳ
動作を実施する場合には、読出し用ビットカウンタのカ
ウント値をデコードし、メモリにおける各データの書込
み場所を書込み順序と同じ順序で指示する読出しデコー
ド値を順次生成する。ＴＳＷ動作を実施する場合には、
書込み用ビットカウンタのカウント値のうちでメモリを
複数に分割する面を指示する上位ビットを参照して読出
し用ビットカウンタのカウント値をデコードし、多重化
データが書込まれた各面を書込み順序とは異なる順序で
指定すると共にその指定した面では多重化データが書込
まれた場所を書込み順序と同じ順序で指定する読出しデ
コード値を順次生成する。よって、ＥＳ動作のときに
は、メモリからデータが、読出しクロックに同期して書
込み順に読出される。ＴＳＷ動作のときには、書込みの
ときとは面単位で異なる順で、多重化データがメモリか
ら読出される。つまり、多重化データのタイムスロット
変換が行われる。従って、前記課題を解決できるのであ
る。
【０００７】
【実施例】図１は、本発明の実施例を示すＥＳ回路とＴ
ＳＷ回路の共有回路の構成ブロック図である。この回路
は、ＥＳ動作とＴＳＷ動作を共に実施することのできる
共有回路であり、入力端子DATAINと出力端子DATAOUT 間
に備えられ、データを格納するＤＭ１０を有している。
ＤＭ１０には書込みカウンタ回路（以下、ＷＣＮＴとい
う）２０とＡＣＭ３０とが、接続されている。ＡＣＭ３
０には、読出しカウンタ回路（以下、ＲＣＮＴという）
４０が接続されている。本実施例では、ＴＳＷ回路とし
てＴＳＷ動作する場合、ＤＭ１０は２５６WORD×９BIT
×３面の面構成となり、ＥＳ回路としてＥＳ動作を行う
場合には７６８WORD×９BIT の構成を採る。ＷＣＮＴ２
０には書込みクロックWCLKと信号WFP が入力されてい
る。このＷＣＮＴ２０はクロックWCLKに同期したカウン
トを行い、ＤＭ１０に対するデータの書込み場所を示す
書込みデコード値を出力する機能を有している。このデ
コード値はＤＭ１０に対する書込みアドレスでＡ２０で
ある。ＡＣＭ３０はＤＭ１０に対する読出しアドレスを
発生するメモリである。ＲＣＮＴ４０には書込みクロッ
クWCLKに対して独立した読出しクロックRCLKと信号RFP
とが入力されている。このクロックRCLKに同期して、Ｒ
ＣＮＴ４０はＡＣＭ３０に対する読出しアドレスである
読出しデコード値Ｓ４０を出力する機能を有している。
このデコード値は、ＤＭ１０に対する読出し場所を示す
ものであり、ＡＣＭ３０に対する読出しアドレスとな
る。ＡＣＭ３０が読出しデコード値Ｓ４０に対応するア
ドレスをＤＭ１０に与える構成になっている。書込みク
ロックWCLKと読出しクロックRCLKとは、分離独立してい
るので、ＷＣＮＴ２０とＲＣＮＴ４０とは、独立に動作
する構成となっている。図２は、図１中のＷＣＮＴを示
す構成ブロック図である。
ＳＷ回路の共有回路の構成ブロック図である。この回路
は、ＥＳ動作とＴＳＷ動作を共に実施することのできる
共有回路であり、入力端子DATAINと出力端子DATAOUT 間
に備えられ、データを格納するＤＭ１０を有している。
ＤＭ１０には書込みカウンタ回路（以下、ＷＣＮＴとい
う）２０とＡＣＭ３０とが、接続されている。ＡＣＭ３
０には、読出しカウンタ回路（以下、ＲＣＮＴという）
４０が接続されている。本実施例では、ＴＳＷ回路とし
てＴＳＷ動作する場合、ＤＭ１０は２５６WORD×９BIT
×３面の面構成となり、ＥＳ回路としてＥＳ動作を行う
場合には７６８WORD×９BIT の構成を採る。ＷＣＮＴ２
０には書込みクロックWCLKと信号WFP が入力されてい
る。このＷＣＮＴ２０はクロックWCLKに同期したカウン
トを行い、ＤＭ１０に対するデータの書込み場所を示す
書込みデコード値を出力する機能を有している。このデ
コード値はＤＭ１０に対する書込みアドレスでＡ２０で
ある。ＡＣＭ３０はＤＭ１０に対する読出しアドレスを
発生するメモリである。ＲＣＮＴ４０には書込みクロッ
クWCLKに対して独立した読出しクロックRCLKと信号RFP
とが入力されている。このクロックRCLKに同期して、Ｒ
ＣＮＴ４０はＡＣＭ３０に対する読出しアドレスである
読出しデコード値Ｓ４０を出力する機能を有している。
このデコード値は、ＤＭ１０に対する読出し場所を示す
ものであり、ＡＣＭ３０に対する読出しアドレスとな
る。ＡＣＭ３０が読出しデコード値Ｓ４０に対応するア
ドレスをＤＭ１０に与える構成になっている。書込みク
ロックWCLKと読出しクロックRCLKとは、分離独立してい
るので、ＷＣＮＴ２０とＲＣＮＴ４０とは、独立に動作
する構成となっている。図２は、図１中のＷＣＮＴを示
す構成ブロック図である。
【０００８】ＷＣＮＴ２０は、クロックWCLKに同期して
カウント動作をする書込み用ビットカウンタである２５
６ビットカウンタ（２５６ＣＮＴ）２１及び該２５６ビ
ットカウンタ２１からのカウント終了信号Ｓ２１をカウ
ントする３ビットカウンタ（３ＣＮＴ）２２と、各カウ
ンタ２１，２２の出力側に接続されたデコーダ（ＤＥ
Ｃ）２３とを、備えている。デコーダ２３は、カウンタ
２１，２２のカウント値Ｃ２１，Ｃ２２をデコードして
ＤＭ１０の書込み位置を示すアドレスＡ２０を生成する
ものであり、出力側がＤＭ１０に接続されている。な
お、カウンタ２１，２２におけるカウント値Ｃ２１，Ｃ
２２は、書込みデータの先頭を示すための信号WFP によ
ってリセットされる構成となっている。図３は、図１中
のＲＣＮＴを示す構成ブロック図である。ＲＣＮＴ４０
は、クロックRCLKに同期してカウント動作をする読出し
用ビットカウンタである２５６ビットカウンタ（２５６
ＣＮＴ）４１を有し、その２５６ビットカウンタ４１の
出力側には、メモリを有した読出し制御回路（ＤＭＲ
Ｄ）４２と、デコーダ（ＤＥＣ）４３とが接続されてい
る。読出し制御回路４２の出力側も、デコーダ４３に接
続されている。図４は、図３中の読出し制御回路の機能
を示すブロック図である。
カウント動作をする書込み用ビットカウンタである２５
６ビットカウンタ（２５６ＣＮＴ）２１及び該２５６ビ
ットカウンタ２１からのカウント終了信号Ｓ２１をカウ
ントする３ビットカウンタ（３ＣＮＴ）２２と、各カウ
ンタ２１，２２の出力側に接続されたデコーダ（ＤＥ
Ｃ）２３とを、備えている。デコーダ２３は、カウンタ
２１，２２のカウント値Ｃ２１，Ｃ２２をデコードして
ＤＭ１０の書込み位置を示すアドレスＡ２０を生成する
ものであり、出力側がＤＭ１０に接続されている。な
お、カウンタ２１，２２におけるカウント値Ｃ２１，Ｃ
２２は、書込みデータの先頭を示すための信号WFP によ
ってリセットされる構成となっている。図３は、図１中
のＲＣＮＴを示す構成ブロック図である。ＲＣＮＴ４０
は、クロックRCLKに同期してカウント動作をする読出し
用ビットカウンタである２５６ビットカウンタ（２５６
ＣＮＴ）４１を有し、その２５６ビットカウンタ４１の
出力側には、メモリを有した読出し制御回路（ＤＭＲ
Ｄ）４２と、デコーダ（ＤＥＣ）４３とが接続されてい
る。読出し制御回路４２の出力側も、デコーダ４３に接
続されている。図４は、図３中の読出し制御回路の機能
を示すブロック図である。
【０００９】図１の回路をＥＳ回路として用いる時、読
出し制御回路４２は、カウンタ４１からのカウント終了
信号Ｓ４１をカウントする３ビットカウンタ（３ＣＮ
Ｔ）として動作する。ＴＳＷ回路として用いる時には、
ＷＣＮＴ２０中の３ビットカウンタ２２の出力値Ｃ２２
をデコードする構成（ＲＤＥＣ）になっている。ＡＣＭ
３０は使用方法によってビット数が変化するが、本実施
では２５６WORD×１０BIT としている。図１の回路をＴ
ＳＷ回路として使用する場合、ＡＣＭ３０はアドレスコ
ントロールメモリとなるものである。図５は図１中のＷ
ＣＮＴの動作を示すタイムチャートであり、図６は図１
中のＲＣＮＴの動作を示すタイムチャートである。これ
らの図５，６を参照しつつ、図１のＥＳ回路とＴＳＷ回
路の共有回路の動作（１），（２）を説明する。
出し制御回路４２は、カウンタ４１からのカウント終了
信号Ｓ４１をカウントする３ビットカウンタ（３ＣＮ
Ｔ）として動作する。ＴＳＷ回路として用いる時には、
ＷＣＮＴ２０中の３ビットカウンタ２２の出力値Ｃ２２
をデコードする構成（ＲＤＥＣ）になっている。ＡＣＭ
３０は使用方法によってビット数が変化するが、本実施
では２５６WORD×１０BIT としている。図１の回路をＴ
ＳＷ回路として使用する場合、ＡＣＭ３０はアドレスコ
ントロールメモリとなるものである。図５は図１中のＷ
ＣＮＴの動作を示すタイムチャートであり、図６は図１
中のＲＣＮＴの動作を示すタイムチャートである。これ
らの図５，６を参照しつつ、図１のＥＳ回路とＴＳＷ回
路の共有回路の動作（１），（２）を説明する。
【００１０】（１）ＴＳＷ動作を行う場合 図５のように、ＷＣＮＴ２０において、カウンタ２１が
クロックWCLKに同期した２５６ビットのカウントを行
い、カウンタ２２が３ビットのカウントを行う。ここ
で、デコーダ２３は、各カウンタ２１，２２のカウント
値Ｃ２１，Ｃ２２をデコードすることによって、データ
の書込み場所を示すアドレスＡ２０を作成してＤＭ１０
に送る。入力端子DATAINから入力された９ビットのデー
タＤ１は、ＷＣＮＴ２０のカウント動作で生成されたア
ドレスＡ２０に基づき、順にＤＭ１０に書込まれる。こ
こで、ＷＣＮＴ２０におけるカウント値のうちで、上位
ビットを担当するカウント値Ｃ２２によって指示される
ＤＭ１０内の面に、入力データが書込まれることにな
る。即ち、ＴＳＷ回路の動作を行う場合には、ＤＭ１０
は２５６WORD×９BIT ×３面構成となる。ＡＣＭ３０に
は、予めＤＭ１０からデータを読出すためのアドレスＡ
３０が書込まれており、ＲＣＮＴ４０からの読出しデコ
ード値Ｓ４０に基づいてそのアドレスＡ３０がＤＭ１０
に供給される。ＡＣＭ３０からのアドレスＡ３０に基づ
き、ＤＭ１０に書込まれたデータは、出力端子DATAOUT
から読出される。このとき、ＲＣＮＴ４０中のカウンタ
４１は、図６のように、読出しクロックRCLKに同期して
カウントを行い、読出し制御回路４２は、読出しカウン
トの先頭を示す信号RFP がオンの時のＷＮＣＮＴ２０中
のカウンタ２２のカウント値Ｃ２２を参照したデコード
値を出力する。例えば図６のように、ＷＣＮＴ２０にお
けるカウント値Ｃ２２が“０”の場合、ＲＣＮＴ４０中
の読出し制御回路４２からの出力Ｃ４２は“２”とされ
る。同様に、“１”の場合は“０”、“２”の場合は
“１”とされる。よって、ＤＭ１０に対する書込み面と
読出し面が異なり、ＤＭ１０における読出しセルと書込
みセルの一致が避けられると共に、読出し順序が面単位
で変換される。即ち、読出し制御回路４２の出力Ｃ４２
は、読出しの面切り替えに用いられる。デコーダ４３
は、読出し制御回路４２の出力Ｃ４２で指定した面と、
カウンタ４１のカウント値Ｃ４１で指定された面内のア
ドレスとに基づく読出しデコード値Ｓ４０を生成してＡ
ＣＭ３０に送る。ＡＣＭ３０は、読出しデコード値Ｓ４
０に基づくアドレスＡ３０をＤＭ１０送り、読出し順序
が設定される。
クロックWCLKに同期した２５６ビットのカウントを行
い、カウンタ２２が３ビットのカウントを行う。ここ
で、デコーダ２３は、各カウンタ２１，２２のカウント
値Ｃ２１，Ｃ２２をデコードすることによって、データ
の書込み場所を示すアドレスＡ２０を作成してＤＭ１０
に送る。入力端子DATAINから入力された９ビットのデー
タＤ１は、ＷＣＮＴ２０のカウント動作で生成されたア
ドレスＡ２０に基づき、順にＤＭ１０に書込まれる。こ
こで、ＷＣＮＴ２０におけるカウント値のうちで、上位
ビットを担当するカウント値Ｃ２２によって指示される
ＤＭ１０内の面に、入力データが書込まれることにな
る。即ち、ＴＳＷ回路の動作を行う場合には、ＤＭ１０
は２５６WORD×９BIT ×３面構成となる。ＡＣＭ３０に
は、予めＤＭ１０からデータを読出すためのアドレスＡ
３０が書込まれており、ＲＣＮＴ４０からの読出しデコ
ード値Ｓ４０に基づいてそのアドレスＡ３０がＤＭ１０
に供給される。ＡＣＭ３０からのアドレスＡ３０に基づ
き、ＤＭ１０に書込まれたデータは、出力端子DATAOUT
から読出される。このとき、ＲＣＮＴ４０中のカウンタ
４１は、図６のように、読出しクロックRCLKに同期して
カウントを行い、読出し制御回路４２は、読出しカウン
トの先頭を示す信号RFP がオンの時のＷＮＣＮＴ２０中
のカウンタ２２のカウント値Ｃ２２を参照したデコード
値を出力する。例えば図６のように、ＷＣＮＴ２０にお
けるカウント値Ｃ２２が“０”の場合、ＲＣＮＴ４０中
の読出し制御回路４２からの出力Ｃ４２は“２”とされ
る。同様に、“１”の場合は“０”、“２”の場合は
“１”とされる。よって、ＤＭ１０に対する書込み面と
読出し面が異なり、ＤＭ１０における読出しセルと書込
みセルの一致が避けられると共に、読出し順序が面単位
で変換される。即ち、読出し制御回路４２の出力Ｃ４２
は、読出しの面切り替えに用いられる。デコーダ４３
は、読出し制御回路４２の出力Ｃ４２で指定した面と、
カウンタ４１のカウント値Ｃ４１で指定された面内のア
ドレスとに基づく読出しデコード値Ｓ４０を生成してＡ
ＣＭ３０に送る。ＡＣＭ３０は、読出しデコード値Ｓ４
０に基づくアドレスＡ３０をＤＭ１０送り、読出し順序
が設定される。
【００１１】（２）ＥＳ動作を行う場合 ＷＣＮＴ２０において、信号WFP によって書込みデータ
の先頭が設定され、カウンタ２１はクロックWCLKに同期
した２５６ビットのカウントを行う。２５６ビットのカ
ウント結果Ｓ２１に基づいて、さらにカウンタ２２がカ
ウントを行う。ここで、デコーダ２３は、各カウンタ２
１，２２のカウント値Ｃ２１，Ｃ２２をデコードするこ
とによってアドレスＡ２０を作成してＤＭ１０に送る。
ＥＳ動作を行う場合には、ＤＭ１０では、アドレスＡ２
０によって示される場所に入力データを９ビットのデー
タを順に書き込む。ＥＳ回路の動作の場合、ＤＭ１０は
７６８WORD×９BIT の構成として用いられる。ＲＣＮＴ
４０において、カウンタ４１は読出しクロックRCLKに同
期した２５６ビットのカウントを行う。このとき、読出
し制御回路４２はカウンタ４１のカウント終了信号Ｓ４
１をカウントする３ビットカウンタとして動作する。デ
コーダ４３は各カウンタ４１と読出し制御回路４２の出
力であるカウント値Ｃ４１，Ｃ４２を合成したカウント
値をデコードする。デコーダ４３のデコード結果の読出
しデコード値Ｓ４０がＡＣＭ３０に与えられ、ＡＣＭ３
０は、読出しデコード値Ｓ４０に基づくアドレスＡ３０
をＤＭ１０へ送る。アドレスＡ３０によって示される位
置に格納しているデータが、ＤＭ１０から読み出され
る。この場合、順次ＤＭ１０に与えられるアドレスＡ３
０の順序は、ＤＭ１０に入力データが書き込まれた順序
と同じである。
の先頭が設定され、カウンタ２１はクロックWCLKに同期
した２５６ビットのカウントを行う。２５６ビットのカ
ウント結果Ｓ２１に基づいて、さらにカウンタ２２がカ
ウントを行う。ここで、デコーダ２３は、各カウンタ２
１，２２のカウント値Ｃ２１，Ｃ２２をデコードするこ
とによってアドレスＡ２０を作成してＤＭ１０に送る。
ＥＳ動作を行う場合には、ＤＭ１０では、アドレスＡ２
０によって示される場所に入力データを９ビットのデー
タを順に書き込む。ＥＳ回路の動作の場合、ＤＭ１０は
７６８WORD×９BIT の構成として用いられる。ＲＣＮＴ
４０において、カウンタ４１は読出しクロックRCLKに同
期した２５６ビットのカウントを行う。このとき、読出
し制御回路４２はカウンタ４１のカウント終了信号Ｓ４
１をカウントする３ビットカウンタとして動作する。デ
コーダ４３は各カウンタ４１と読出し制御回路４２の出
力であるカウント値Ｃ４１，Ｃ４２を合成したカウント
値をデコードする。デコーダ４３のデコード結果の読出
しデコード値Ｓ４０がＡＣＭ３０に与えられ、ＡＣＭ３
０は、読出しデコード値Ｓ４０に基づくアドレスＡ３０
をＤＭ１０へ送る。アドレスＡ３０によって示される位
置に格納しているデータが、ＤＭ１０から読み出され
る。この場合、順次ＤＭ１０に与えられるアドレスＡ３
０の順序は、ＤＭ１０に入力データが書き込まれた順序
と同じである。
【００１２】以上のように、本実施例では、互いに分離
独立した書込みクロックWCLKと読出しクロックRCLKと
に、それぞれ同期した動作を行うＷＣＮＴ２０とＲＣＮ
Ｔ４０とを設け、そのＷＣＮＴ２０がＤＭ１０に対する
データの書込み位置を指示し、ＲＣＮＴ４０がＡＣＭ３
０を介して読出し位置を指示する。そのため、ＥＳ動作
が可能になっている。さらに、ＲＣＮＴ４０は、カウン
ト値Ｃ２２を参照し、書込み面と読出し面を異ならせ、
読出し順次と書込み順序とが面単位で異なるデコード値
を生成するようにしたので、１個のＬＳＩで、ＥＳ動作
とタイムスロット変換を行うＴＳＷ動作とを実施するＥ
Ｓ回路とＴＳＷ回路の共有回路を構成することができ
る。また、ＴＳＷ動作を行う場合、書込み面と読出し面
の一致が避られる構成となっているので、ＤＭ１０中の
メモリセルで、読出しと書込みが同時に行われることが
ないので、ＴＳＷ回路の確実性が保証される。なお、本
発明は、上記実施例に限定されず種々の変形が可能であ
る。上記実施例では、ＥＳ回路としての動作とＴＳＷ回
路としての動作とを両方実施しているが、どちらの機能
も有しているので、いずれか一方のみを行う回路として
もよい。また、ＤＭ１０の面の構成は、３面に限定され
ることがなく、使用目的に応じて面数を変更できる。
独立した書込みクロックWCLKと読出しクロックRCLKと
に、それぞれ同期した動作を行うＷＣＮＴ２０とＲＣＮ
Ｔ４０とを設け、そのＷＣＮＴ２０がＤＭ１０に対する
データの書込み位置を指示し、ＲＣＮＴ４０がＡＣＭ３
０を介して読出し位置を指示する。そのため、ＥＳ動作
が可能になっている。さらに、ＲＣＮＴ４０は、カウン
ト値Ｃ２２を参照し、書込み面と読出し面を異ならせ、
読出し順次と書込み順序とが面単位で異なるデコード値
を生成するようにしたので、１個のＬＳＩで、ＥＳ動作
とタイムスロット変換を行うＴＳＷ動作とを実施するＥ
Ｓ回路とＴＳＷ回路の共有回路を構成することができ
る。また、ＴＳＷ動作を行う場合、書込み面と読出し面
の一致が避られる構成となっているので、ＤＭ１０中の
メモリセルで、読出しと書込みが同時に行われることが
ないので、ＴＳＷ回路の確実性が保証される。なお、本
発明は、上記実施例に限定されず種々の変形が可能であ
る。上記実施例では、ＥＳ回路としての動作とＴＳＷ回
路としての動作とを両方実施しているが、どちらの機能
も有しているので、いずれか一方のみを行う回路として
もよい。また、ＤＭ１０の面の構成は、３面に限定され
ることがなく、使用目的に応じて面数を変更できる。
【００１３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、書込みクロックをカウントする 書込み用ビットカ
ウンタのカウント値のデコードを行い、書込みデコード
値を順次生成するＷＣＮＴと、読出しクロックをカウン
トする読出し用ビットカウンタのカウント値のデコード
を行い、読出しデコード値を順次生成するＲＣＮＴとを
備えている。そして、ＲＣＮＴは、ＥＳ動作を実施する
場合には、読出し用ビットカウンタのカウント値をデコ
ードし、メモリにおける各データの書込み場所を書込み
順序と同じ順字で指示する読出しデコード値を順次生成
し、ＴＳＷ動作を実施する場合には、書込み用ビットカ
ウンタのカウント値の上位ビットを参照して読出し用ビ
ットカウンタのカウント値をデコードし、多重化データ
が書込まれた各面を書込み順序とは異なる順序で指定す
ると共に、その指定した面では多重化データが書込まれ
た場所を書込み順序と同じ順序で指定する読出しデコー
ド値を順次生成するようにしている。そのため、書込み
データを読出すときの位相調整と、多重化データのタイ
ムスロット変換の両方が可能なＥＳ回路とＴＳＷ回路の
共有回路が実現できる。よって、デジタル装置等の構成
を簡素にできると共に、回路規模を小さくできる。
れば、書込みクロックをカウントする 書込み用ビットカ
ウンタのカウント値のデコードを行い、書込みデコード
値を順次生成するＷＣＮＴと、読出しクロックをカウン
トする読出し用ビットカウンタのカウント値のデコード
を行い、読出しデコード値を順次生成するＲＣＮＴとを
備えている。そして、ＲＣＮＴは、ＥＳ動作を実施する
場合には、読出し用ビットカウンタのカウント値をデコ
ードし、メモリにおける各データの書込み場所を書込み
順序と同じ順字で指示する読出しデコード値を順次生成
し、ＴＳＷ動作を実施する場合には、書込み用ビットカ
ウンタのカウント値の上位ビットを参照して読出し用ビ
ットカウンタのカウント値をデコードし、多重化データ
が書込まれた各面を書込み順序とは異なる順序で指定す
ると共に、その指定した面では多重化データが書込まれ
た場所を書込み順序と同じ順序で指定する読出しデコー
ド値を順次生成するようにしている。そのため、書込み
データを読出すときの位相調整と、多重化データのタイ
ムスロット変換の両方が可能なＥＳ回路とＴＳＷ回路の
共有回路が実現できる。よって、デジタル装置等の構成
を簡素にできると共に、回路規模を小さくできる。
【図１】本発明の実施例を示すＥＳ回路とＴＳＷ回路の
共有回路の構成ブロック図である。
共有回路の構成ブロック図である。
【図２】図１中のＷＣＮＴを示す構成ブロック図であ
る。
る。
【図３】図１中のＲＣＮＴを示す構成ブロック図であ
る。
る。
【図４】図３中の読出し制御回路の機能を示すブロック
図である。
図である。
【図５】図１中のＷＣＮＴの動作を示すタイムチャート
である。
である。
【図６】図１中のＲＣＮＴの動作を示すタイムチャート
である。
である。
【符号の説明】 １０ ＤＭ ２０ ＷＣＮＴ ３０ ＡＣＭ ４０ ＲＣＮＴ Ａ２０ 書き込みアドレス（書込みデコー
ド値） Ａ３０ 読出しアドレス Ｓ４０ 読出しデコード値 Ｃ２１，Ｃ２２ カウント値
ド値） Ａ３０ 読出しアドレス Ｓ４０ 読出しデコード値 Ｃ２１，Ｃ２２ カウント値
Claims (1)
- 【請求項１】 データを格納するメモリと、 書込みクロックをカウントする書込み用ビットカウンタ
を有し、該書込み用ビットカウンタのカウント値に対す
るデコードを行い前記メモリの書込み場所を示す書込み
デコード値を順次生成して該メモリに与え、該メモリに
前記データを書込ませる書込みカウンタ回路と、 前記書込みクロックとは分離独立した読出しクロックを
カウントする読出し用ビットカウンタを有し、該読出し
用ビットカウンタのカウント値に対するデコードを行い
前記メモリの読出し場所を示す読出しデコード値を順次
生成して前記メモリに与え、該メモリから前記データを
読出させる読出しカウンタ回路とを備え、 前記読出しカウンタ回路は、前記メモリから読出すデー
タの位相調整を行うエラスティックストア動作を実施す
る場合には、前記読出し用ビットカウンタのカウント値
をデコードし、該メモリにおける前記各データの書込み
場所を前記書込み順序と同じ順次で指示する前記読出し
デコード値を順次生成し、該メモリに多重化データが格
納されて該多重化データのタイムスロット変換を行うタ
イムスイッチ動作を実施する場合には、前記書込み用ビ
ットカウンタのカウント値のうちで該メモリを複数に分
割する面を指示する上位ビットを参照して該読出し用ビ
ットカウンタのカウント値をデコードし、該多重化デー
タが書込まれた各面を該書込み順序とは異なる順序で指
定すると共に該指定した面では該多重化データが書込ま
れた場所を該書込み順序と同じ順序で指定する前記読出
しデコード値を順次生成する構成にしたことを特徴とす
るエラスティックストア回路とタイムスイッチ回路の共
有回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6283883A JP2996601B2 (ja) | 1994-11-18 | 1994-11-18 | エラスティックストア回路とタイムスイッチ回路の共有回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6283883A JP2996601B2 (ja) | 1994-11-18 | 1994-11-18 | エラスティックストア回路とタイムスイッチ回路の共有回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08149527A JPH08149527A (ja) | 1996-06-07 |
| JP2996601B2 true JP2996601B2 (ja) | 2000-01-11 |
Family
ID=17671417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6283883A Expired - Fee Related JP2996601B2 (ja) | 1994-11-18 | 1994-11-18 | エラスティックストア回路とタイムスイッチ回路の共有回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2996601B2 (ja) |
-
1994
- 1994-11-18 JP JP6283883A patent/JP2996601B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08149527A (ja) | 1996-06-07 |
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Legal Events
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