JPS6349808B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、コンピユータ等の情報処理装置に
用いられ、誤り訂正を行なう並行読出し書込み可
能な記憶装置に関する。

＜従来技術＞ 従来この種の誤り訂正を行なうインターリーブ
等並行読出し書込み可能な記憶装置においては、
これらの動作の制御を行なう部分は、多数の集積
回路を用いて構成しており、特にそのデータ制御
回路は並行動作単位である各バンクに対して独立
に複数の集積回路を用いて構成していた。このよ
うなデータ制御系を近年発展のいちじるしい大規
模集積回路で実現すると、その大規模集積回路の
入出力ピン数が増加する欠点があつた。

＜発明の概要＞ この発明の目的は、入出力データ線を共用した
バス構成のインタフエースを有し、従つて入出力
ピン数が少ない、しかも誤り訂正と並行読出し／
全書込み／部分書込みを効率よく行なう、大規模
集積回路化に適した記憶装置を提供することにあ
る。

この発明の他の目的は、誤り訂正を行なう並行
読出し書込みサイクルを高速に動作させる大規模
集積回路化を可能とするデータ制御部を用いた記
憶装置を提供することにある。

この発明は、誤り訂正を行なう記憶装置におい
て、データ入力線及びデータ出力線をそれぞれ複
数のバンクに対して共用し、アドレス及び読出し
書込み制御信号がバンクごとに与えられ、１つの
バンクが複数のアドレスで構成される複数のバン
クからなる記憶部と、インターフエース用データ
入出力線を共用し、前記記憶部のデータ出力とそ
れぞれバンクごとに接続されているデータ制御信
号が与えられ、前記記憶部へのデータ入力を出力
する誤り訂正符号発生兼誤り訂正回路と、スター
ト信号、アドレス及び読出し／書込み制御信号を
入力とし、前記記憶部へ与えられる各バンク単位
で制御できるアドレス及び読出し書込み制御信号
と、前記誤り訂正符号発生兼誤り訂正用回路へ誤
り訂正符号の発生と、誤り訂正を行なうようデー
タ制御信号を発生し、前記データ制御信号により
前記データ入力及びデータ出力において、異なる
バンクに対する並行動作が互いにデータが競合し
ないように制御する制御部とから構成される。

＜実施例＞ 次に、この発明の実施例につき、図面を参照し
て説明する。第１図は、この発明の記憶装置の構
成を示す図であり、メモリ制御部１はスタート信
号１１、読出し／書込み制御信号１２、アドレス
１３を入力とし、バス制御信号２１、データ制御
信号２２、メモリモジユール制御信号２３−１，
２３−２、メモリモジユールアドレス２４−１，
２４−２を出力とする。データ制御部２は集積回
路化されており、データ制御信号２２、第３のデ
ータ２７を入力とし、第２のデータ２６を出力と
し、第１のデータ２５を入出力して、誤り訂正用
チエツクビツト発生及び誤り訂正を行なう。第１
のメモリモジユール３−１は第４のデータ２８、
メモリモジユール制御信号２３−１、メモリモジ
ユールアドレス２４−１を入力とし、第３のデー
タ２７を出力し、第２のメモリモジユール３−２
は第４のデータ２８、メモリモジユール制御信号
２３−２、メモリモジユールアドレス２４−２を
入力とし、第３のデータ２７を出力する。バスド
ライバ４は第１のデータ２５、バス制御信号２１
を入力とし、データ１４を出力とし、バスレシー
バ５はデータ１４、バス制御信号２１を入力と
し、第１のデータ２５を出力とし、バツフア６は
第２のデータ２６を入力とし、第４のデータ２８
を出力とする。

ここで、データ１４は双方向性バス上のデータ
であり、例えば４バイト32ビツト（情報ビツト）
からなるものである。この場合、第１のデータ２
５は、32ビツトであり、データ制御部２から出力
される第２のデータ２６、バツフア６の出力であ
る第４のデータ２８、メモリモジユール３−１及
び３−２から出力される第３のデータ２７はいず
れも情報ビツト32ビツトに、１ビツト誤り訂正２
ビツト誤り検出用の７ビツトのチエツクビツトが
付加された39ビツト構成の誤り訂正符号となる。

また、第１及び第２のメモリモジユール３−１
及び３−２は、いずれも例えば、64Kワード×39
ビツトのバンク４個からなり、それぞれのバンク
に対して並行して読出し／書込みが可能な構成で
あり、メモリモジユールは２つからなり、１バン
クは256KBで１メモリモジユールごとに４バン
クであるから、計８バンクに対して平行動作がで
きる。

動 作 第１図に示すこの説明の構成に関する動作は、
次のように行なわれる。すなわち、スタート信号
１１、第１又は第２のメモリモジユール内のアド
レスをアドレス１３により与え、読出し／書込み
制御信号１２により、読出し、４バイトへの全書
込み又は４バイトのうちの指定するバイトへの部
分書込みを指定し、さらに書込みの場合には、デ
ータ１４により全書込み又は部分書込みデータを
与える。

先ず全書込み動作の場合には、データ１４が、
バス制御信号２１により第１のデータ２５として
データ制御部２へ与えられると共に、データ制御
信号２２により、データ１４及びこれに誤り訂正
用チエツクビツトが付加されて第２のデータ２６
として出力され、バツフア６から第４のデータ２
８として出力され、第１または第２のメモリモジ
ユール３−１，３−２へメモリモジユールアドレ
ス２４−１，２４−２及び書込み指定されたメモ
リモジユール制御信号２３−１，２３−２により
書込まれる。

次に読出し動作の場合には、第１または第２の
メモリモジユールにメモリモジユールアドレス２
４−１，２４−２が与えられると共に、読出し指
定されたメモリモジユール制御信号により、指定
されたアドレスより情報ビツト32ビツト及び誤り
訂正用チエツクビツト７ビツトが第３のデータ２
７として出力され、データ制御部２へ入力され
て、データ制御信号２２により当該情報ビツトに
誤りがあれば訂正されて第１のデータ２５として
出力され、バス制御信号２１によりバスドライバ
４を経てデータ１４としてバスに出力される。

一方、部分書込みの場合には、データ１４とし
て与えられた書込み情報が、バス制御信号２１に
より第１のデータ２５としてデータ制御部２へデ
ータ制御信号２２により入力、保持され、また第
１又は第２のメモリモジユールに対し、メモリモ
ジユールアドレス２４−１，２４−２が指定され
ると共に、読出し状態にされたメモリモジユール
制御信号２３−１，２３−２により、指定された
アドレスから、第３のデータ２７が読み出され、
データ制御部２へ入力され、データ制御信号２２
により第３のデータ２７に誤りがあれば訂正され
ると共に、第１のデータ２５の読出し／書込み制
御信号により指定されたバイトと第３のデータ２
７の指定されないバイトの情報から誤り訂正用チ
エツクビツトが生成されて、これらのデータが第
２のデータ２６として出力され、バツフア６を経
て第４のデータ２８として、先にメモリモジユー
ルアドレス２４−１又は２４−２により指定され
たアドレスへ書込み状態にされたメモリモジユー
ル制御信号２３−１，２３−２により書込まれ
る。

ここで、データ制御部２は、双方向性バスと、
バス・ドライバ４、バス・レシーバ５を介して接
続されており、第１のデータ２５が入出力データ
により競合することはなく、またデータ制御部２
は第１及び第２のメモリモジユール３−１，３−
２とはバツフア６を介して書込みデータである第
２のデータ２６の出力端子及び読出しデータであ
る第３のデータ２７の入力端子と接続されてお
り、第１及び第２のメモリモジユール３−１，３
−２の読出しデータ及び書込みデータ線は別個に
設けられてあるため、上位装置とバス構造で結合
され、並行して読出し書込みを行なうインターリ
ーブ動作等に適しており、特に大規模集積回路化
したデータ制御部２を構成する場合、第１、第
２、第３のデータ２５，２６，２７の入出力端子
を有効に効率よく使用できる利点がある。

なお、本実施例の記憶装置において、連続して
クロツク周期Ｔごとに、スタート信号１１、あら
かじめ各クロツク周期ごとに各バンクに対して競
合のない条件で発生されたアドレス１３、読出
し／書込み制御信号１２を与え、さらに書込み動
作の場合には書込みデータ１４を与えると、メモ
リモジユール３−１，３−２内の各バンクに対し
独立にアクセス可能であり、並行動作が可能であ
る。

次に他の図面を参照して、さらに詳細に集積回
路化されたデータ制御部２の構成及び動作につい
て述べる。

データ制御部２の具体例 データ制御部２は例えば第２図に示すようにレ
シーバ１１３で第３のデータ２７を入力し、デー
タ２０１を出力し、そのデータ２０１及びクロツ
ク２２−１は読出しデータレジスタ１０１に入力
されてデータ２０２を出力とする。シンドローム
発生回路１０２はデータ２０２を入力とし、シン
ドローム２０３を出力とし、デコード回路１０３
はシンドローム２０３を入力とし、誤り指定信号
２０４を出力とし、誤り訂正回路１０４は誤り指
定信号２０４及びデータ２０２のうちの情報ビツ
ト32ビツトを入力とし、32ビツトのデータ２０５
を出力とする。読出しデータレジスタ１０５はデ
ータ２０５、クロツク２２−７を入力とし、デー
タ２０６を出力とし、バツフア１１４はデータ２
０６及び入出力切替え信号２２−９を入力とし、
第１のデータ２５を出力とする。レシーバ１１５
は第１のデータ２５及び入出力切替え信号２２−
９を入力とし、データ２０７を出力とし、書込み
レジスタ１０６，１０７，１０８はそれぞれデー
タ２０７及びクロツク２２−２，２２−３，２２
−４を入力とし、データ２０８，２０９，２１０
を出力とする。選択回路１０９はデータ２０６，
２０８，２０９，２１０及び選択信号２２−５を
入力とし、データ２１１を出力とし、チエツクビ
ツト発生回路１１０はデータ２１１を入力とし、
誤り訂正用チエツクビツト２１２を発生し、書込
みデータレジスタ１１２はデータ２１１、チエツ
クビツト２１２及びクロツク２２−８を入力と
し、データ２１３を出力とし、バツフア１１６は
データ２１３を入力とし、第２のデータ２６を出
力とする。

データ制御部２の動作 先ず読出し動作の場合には、例えば第３のデー
タ２７として１バイト８ビツトで４バイトからな
る情報ビツトと、これらの１ビツトの訂正を行な
う７ビツトの訂正用チエツクビツトとが入力さ
れ、レシーバ１１３を経て、クロツク２２−１に
より、読出しデータレジスタ１０１に保持され、
その情報ビツト及びチエツクビツトを含むデータ
２０２からシンドローム２０３がシンドローム発
生回路１０２で発生され、シンドローム２０３が
デコード回路１０３に与えられて、データ２０２
のうちの情報ビツト２０２に誤りがあれば、誤り
指定信号２０４が誤り位置を指定し、誤り訂正回
路１０４で、データ２０２のうちの情報ビツトの
誤りが訂正されて、訂正されたデータ２０５が出
力されて、これはクロツク２７−７により読出し
データレジスタ１０５に保持されて、データ２０
５と等しいデータ２０６がバツフア１１４に与え
られて、入出力切替え信号２２−９により第１の
データ２５として、読出しデータが出力される。

全書込みの場合には例えば、１バイト８ビツト
からなる４バイトの書込みデータが第１のデータ
２５として与えられて、入出力切替え信号２２−
９によりレシーバ１１５出力にデータ２０７とし
て出力され、クロツク２２−２，２２−３，２２
−４のうちいずれか１つにより、書込みデータレ
ジスタ１０６，１０７，１０８のいずれか１つに
保持され、保持された前記書込みレジスタ出力と
して、データ２０８，２０９，２１０のうちいず
れか１つが出力され、選択信号２２−５により、
この出力されたデータ２０８，２０９，２１０の
うち１つが選択回路１０９よりデータ２１１とし
て出力され、データ２１１より７ビツトの誤り訂
正用チエツクビツト２１２がチエツクビツト発生
回路１１０で発生され、データ２１１及びチエツ
クビツト２１２がクロツク２２−８により書込み
データレジスタ１１２に入力、保持され、これら
の入力と等しい情報ビツト32ビツト、チエツクビ
ツト７ビツトからなるデータ２１３がバツフア回
路１１６を経て第２のデータ２６として出力され
て、メモリモジユールへの書込みデータとして用
いられる。

部分書込みの場合には、第１のデータ２５とし
て、４バイトのデータのうち、書込みを行なうバ
イトのデータが与えられ、入出力切替え信号２２
−９により、レシーバ１１５からデータ２０７と
して出力されてクロツク２２−２，２２−３，２
２−４のいずれかにより、書込みデータレジスタ
１０６，１０７，１０８のいずれかに保持され
る。一方、第３のデータ２７が読出し動作の場合
と同様にして与えられ、クロツク２２−１により
読出しデータレジスタ１０１に保持され、誤りが
あるかどうかがチエツクされて誤りがあれば誤り
訂正された後に、クロツク２２−７により、読出
しデータレジスタ１０５に保持される。次いで選
択信号２２−５により、先に書込みデータレジス
タ１０６，１０７，１０８に保持されたデータ２
０８，２０９，２１０のいずれかの書込みバイト
と読出しデータレジスタ１０５のデータ２０６の
非書込みバイトが選択されて、データ２１１とし
て出力され、全書込みと同様にして第２のデータ
２６として出力される。

なお、第２図で、書込みデータレジスタとし
て、１０６，１０７，１０８の３個があるのは、
インターリーブ等並行動作の部分書込み動作で並
用して使うためであり、第１図のデータ制御回路
２の第１、第２及び第３のデータ２５，２６，２
７はいずれも第２図の対応するデータに対応して
おり、第１図のデータ制御信号２２は、第２図の
クロツク２２−１，２２−２，２２−３，２２−
４、選択信号２２−５、クロツク２２−７，２２
−８に相当している。

次に第２図の制御用クロツクの関係につき、第
３図を用いて説明する。第１図の記憶装置は、周
期Ｔの基本クロツクに同期して動作しているもの
とし、第３図に示すように読出し、全書込み、部
分書込みはそれぞれ3T、3T、5Tであるとし、読
出し動作の場合、読出しデータレジスタ１０１の
クロツク２２−１は2T目の終りrmで入力され、
データ２０１がセツトされ、次いで読出しデータ
レジスタ１０５にクロツク２２−７が3T目の終
りにRIで入力され、データ２０５がセツトされ
る。全書込み動作の場合、書込みデータレジスタ
１０６，１０７，１０８のいずれかに、クロツク
２２−２，２２−３，２２−４のいずれかが1T
目の終りwIで入力され、データ２０７がセツト
され、次いで書込みデータレジスタ１１２に、ク
ロツク２２−８が2T目の終りwmで入力され、
データ２１３がセツトされる。部分書込み動作の
場合、書込みデータレジスタ１０６，１０７，１
０８のいずれかに、クロツク２２−２，２２−
３，２２−４のいずれかが1T目の終りにwIで入
力され、データ２０７がセツトされ、読出しデー
タレジスタ１０１にクロツク２２−１が2T目の
終りrmで入力されデータ２０１がセツトされ、
次いで読出しデータレジスタ１０５にクロツク２
２−７が3T目の終りRIで入力されデータ２０５
がセツトされ、書込みデータレジスタ１１２に、
クロツク２２−８が4T目の終りwmで入力され、
データ２１１及びチエツクビツト２１２がセツト
される。

連続部分書込みの場合には、第３図に示すよう
に、部分書込みデータが第１のデータ２５として
与えられ、４つのバンクＢ＃０、Ｂ＃１、Ｂ
＃２、Ｂ＃３に対して並行して部分書込みが行な
われるが、第１のデータ２５は、クロツク２２−
２，２２−３，２２−４，２２−２が順にタイミ
ングwIで与えられて、書込みデータレジスタ１
０６，１０７，１０８に順にデータ２０７をセツ
トし、一方読出しデータレジスタ１０１，１０５
及び書込みデータレジスタは、1Tごとにそれぞ
れタイミングrm，RI、wmでクロツク２２−１，
２２−７，２２−８として与えられてセツトさ
れ、さらに選択回路１０９は選択信号２２−５に
より順次データ２０８，２０９，２１０及び２０
６が選ばれて部分書込み連続動作が行なわれる。

他の動作の連続動作あるいはそれらの混合した
場合でも、第１、第２、第３のデータがいずれも
同一時間には１つしか入出力されないので、第１
図の構成で、データ制御回路２として第２図の構
成を用いると好適な動作が可能である。

データ制御回路２の他の例 次に第１図中のデータ制御回路２の他の例を第
４図に示す。デコーダ回路１０３′はシンドロー
ム２０３のみならずバイト選択信号２２−６をも
入力し、誤り指定信号２０４′及びシンドローム
２０３′を出力とする。書込みデータレジスタは
１０６と１０７の２個が設けられ、選択回路１０
９′ではデータ２０２，２０８，２０９及びクロ
ツク２２−５′を入力とし、データ２１１を出力
とする。誤り訂正回路１１１′が設けられ、デー
タ２１１、チエツクビツト２１２及びシンドロー
ム２０３′誤り指定信号２０４′並びに高速部分書
込み指定信号２２−１０を入力とし、データ２１
１′及びチエツクビツト２１２′を出力とする。な
お、第２図と第４図とで同一の番号で示される回
路又は信号は、互いにその機能が等しく、番号に
プライム（′）がついているものは、ついていな
いものの機能に類似していることを示している。

第４図の動作 次に第４図を参照してその動作を説明する。先
ず、読出し動作の場合には、第２図の構成の動作
と同様に、例えば、各バイト８ビツトからなる４
バイトの情報ビツトとそれに付加された誤り訂正
用チエツクビツト７ビツトからなる第３のデータ
２７がレシーバ１１３を経て、クロツク２２−１
により読出しデータレジスタ１０１に入力保持さ
れ、データ２０２からデータ２０２の情報ビツト
３２ビツトに誤りがあれば、シンドローム発生回
路１０２で、シンドローム２０３が発生され、バ
イト選択信号２２−６は、読出し動作の場合全バ
イト選択されて、デコード回路１０３′でシンド
ローム２０３から、データ２０２のうちの情報ビ
ツト32ビツトのいずれに誤りがあるかが解読され
て誤り指定信号２０４′が出力されて、誤り訂正
回路１０４においてデータ２０２のうちの情報ビ
ツト32ビツトに誤りがあれば、誤り指定信号２０
４′により訂正されて、データ２０５が出力され、
クロツク２２−７により読出しデータレジスタ１
０５に保持されてデータ２０６が出力され、入出
力切替え信号２２−９によりバツフア１１４を経
て第１のデータ２５として出力される。

全書込みの場合には、バイト８ビツトからなる
４バイトのデータである第１のデータ２５が入出
力切替え信号２２−９によりレシーバ１１５を経
てデータ２０７として出力され、クロツク２２−
２′あるいはクロツク２２−３′により書込みデー
タレジスタ１０６あるいは１０７に保持され、デ
ータ２０８又は２０９として出力され、選択信号
２２−５′により、データ２０８又は２０９のう
ち出力された方がデータ２１１として選択回路１
０９′より出力され、データ２１１よりチエツク
ビツト２１２がチエツクビツト発生回路１１０か
ら出力され、高速部分書込み信号２２−１０は、
シンドローム２０３′及び誤り指定信号２０４′を
無視する状態すなわち、チエツクビツト２１２と
２１２′、データ２１１と２１１′が等しい状態と
なり、クロツク２２−８により書込みデータレジ
スタ１１２に保持され、出力されたデータ２１３
がバツフア１１６を経て、32ビツトの情報ビツト
と７ビツトのチエツクビツトとして第２のデータ
２６が出力される。

部分書込み動作の場合、データ４バイトのうち
書込まれるバイトのデータが第１のデータ２５と
して与えられ、入出力切替え信号２２−９によ
り、レシーバ１１５の出力からデータ２０７とし
て出力され、クロツク２２−２′あるいは２２−
３′により書込みデータレジスタ１０６あるいは
１０７に保持される。一方、第３のデータ２７は
レシーバ１１３を経てデータ２０１として出力さ
れ、クロツク２２−１により読出しデータレジス
タ１０１に保持され、選択回路１０９′に選択信
号２２−５′が与えられて、データ２０２から第
１のデータとして与えられない書込みを行なわな
いバイトのデータと、データ２０８あるいは２０
９のうちの書込みを行なうバイトのデータが選択
されてデータ２１１が出力されて、チエツクビツ
ト発生回路１１０からチエツクビツト２１２が発
生され、これと並行して、データ２０２からシン
ドローム発生回路でシンドローム２０３が発生さ
れ、バイト選択信号２２−６により、シンドロー
ム２０３が書込みバイトでない場合にのみデコー
ド回路１０３′からシンドローム２０３と等しい
シンドローム２０３′及び誤り指定符号２０４′が
出力されて、データ２１１、チエツクビツト２１
２、シンドローム２０３′、誤り指定信号２０
４′と共にシンドローム２０３′及び誤り指定信号
２０４′を有効とし、対応するチエツクビツト２
１２とシンドローム２０３′の排他的論理和をと
つてチエツクビツト２１２′を出力し、またデー
タ２１１に誤りがあれば誤り指定信号２０４′に
より訂正してデータ２１１′として出力し、クロ
ツク２２−８により書込みデータレジスタ１１２
に保持し、出力されたデータ２１３をバツフア１
１６を経て第２のデータ２６として出力する。

なお、書込みデータレジスタ１０６，１０７と
してこれらレジスタが５組備えられているのは、
インタリーブ等並行書込み動作を行なうためであ
り、第４図の構成のデータ制御回路２はすでに説
明したように、特に部分書込み動作を高速に行な
うこともできる。

次に第４図に示した回路中の制御用クロツクの
関係につき、第５図を用いて説明する。第１図の
記憶装置は、周期Ｔの基本クロツクに同期して動
作しているものとし、第５図に示すように読出
し、全書込み動作は、第２図の実施例と等しく、
いずれも3Tで動作し、部分書込み動作は4Tで動
作するものとする。

読出し及び全書込み動作はほぼ第２図のデータ
制御回路と等しく、読出しの場合には、読出しデ
ータレジスタ１０１のクロツク２２−１は2T目
の終りrmで入力され、読出しデータレジスタ１
０５のクロツク２２−７は3T目の終りRIで入力
され、全書込みの場合には、書込みデータレジス
タ１０６あるいは１０７のクロツク２２−２′あ
るいは２２−３′は1T目の終りwIで入力され、
書込みデータレジスタ１１２のクロツク２２−８
は2T目の終りwmで入力され、読出し又は全書
込み動作が行なわれる。

一方部分書込み動作の場合には、書込みデータ
レジスタ１０６あるいは１０７のクロツク２２−
２′あるいは２２−３′は1T目の終wIで入力さ
れ、読出しデータレジスタ１０１のクロツク２２
−１は、2T目の終りrmで入力され、書込みデー
タレジスタ１１２のクロツク２２−８は3T目の
終りwmで入力され、部分書き込み動作が行なわ
れる。

さらに連続部分書込み動作の場合には、第５図
に示すように、部分書込みデータが第１のデータ
として与えられ、４つのバンクＢ＃０、Ｂ＃１、
Ｂ＃２、Ｂ＃３に対して並行して部分書込みが行
なわれるが、第１のデータ２５は、クロツク２２
−２，２２−３，２２−２，２２−３として順に
タイミングwIで与えられて、書込みデータレジ
スタ１０６，１０７に順にデータ２０７をセツト
し、一方読出しデータレジスタ１０１、書込みデ
ータレジスタ１１２は、1Tごとにそれぞれタイ
ミングrm，wmでクロツク２２−１，２２−８
として与えられてセツトされ、選択回路１０９′
は選択信号２２−５′により順次データ２０８，
２０９及び２０２が選ばれて部分書込み連続動作
が行なわれる。

他の動作の連続動作あるいはそれらの混合した
場合でも、第１、第２、第３のデータがいずれも
同一時間には１つしか入出力されないので、第１
図の構成でデータ制御回路２として第４図の構成
を用いると好適な動作が可能である。

第１図中のデータ制御部２は、第２図及び第４
図の回路構成で実現できるが、第４図の構成で
は、部分書込みの場合に読出しデータの誤り訂正
と、部分書込み用データのチエツクビツト発生を
並行して行なうため、第２図の構成に比べ1T早
いサイクルタイムで動作する。

なお、以上の説明では、２つのメモリモジユー
ルはいずれも４バンクから構成され、各バンクの
データ幅は、情報ビツトは１バイト８ビツトで４
バイト、チエツクビツトは４バイトに対し、７ビ
ツト付加された誤り訂正符号を用いて１ビツト誤
り訂正、２ビツト誤り検出としているが、バンク
数、データビツト長、チエツクビツト数、誤り訂
正可能ビツト数は、この値に限定されるものでは
ない。また、データ制御部２の第１のデータ２５
を保持する書込みデータレジスタの数は、第２図
では、２０６，２０７，２０８の３個、第４図で
は２０６，２０７の２個であるが、２個または３
個に限定されるものではなく、１個または２個以
上の複数個であつてもよく、第２図及び第４図の
レジスタはラツチであつてもよい。

＜効果＞ この発明は、以上説明したように、インタフエ
ース用入出力データ線を共用し、メモリモジユー
ルと接続されるデータ入力線、出力線を個別に備
える誤り訂正用チエツクビツト発生兼誤り訂正用
集積回路と、複数のバンクからなるバンク共通の
データ入力線、データ出力線を個別に有するメモ
リモジユールと、前記集積回路及びメモリモジユ
ールを制御する手段とから構成することにより、
入出力インタフエースデータ線を共用する並行読
出し書込みに適した誤り訂正を行なう記録装置を
実現し、入出力インタフエースデータ線及びメモ
リモジユールの入出力データ線を効率よく利用し
た装置を実現できる効果がある。

【図面の簡単な説明】

第１図はこの発明の実施例を示すブロツク図、
第２図及び第４図はそれぞれ第１図中のデータ制
御部の具体例を示すブロツク図、第３図及び第５
図は、それぞれ第２図及び第４図のデータ制御部
のクロツク動作を説明する図である。 １……メモリ制御部、２……データ制御部、３
−１，３−２……メモリモジユール、４……バス
ドライバ、５……バスレシーバ、６……バツフ
ア、１１……スタート信号、１２……読出し／書
込み制御信号、１３……アドレス、１４……デー
タ、２１……バス制御信号、２２……データ制御
信号、２３−１，２３−２……メモリモジユール
制御信号、２４−１，２４−２……メモリモジユ
ールアドレス、２５……第１のデータ、２６……
第２のデータ、２７……第３のデータ、２８……
第４のデータ、１０１，１０５……読出しデータ
レジスタ、１０２……シンドローム発生回路、１
０３，１０３′……デコード回路、１０４……誤
り訂正回路、１０６，１０７，１０８，１１２…
…書込みデータレジスタ、１０９，１０９′……
選択回路、１１０……チエツクビツト発生回路、
１１１′……誤り訂正回路、１１３，１１５……
レシーバ、１１４，１１６……バツフア、２０
１，２０２，２０５，２０６，２０７，２０８，
２０９，２１０，２１１，２１３……データ、２
０３，２０３′……シンドローム、２０４，２０
４′……誤り指定信号、２１２，２１２′……チエ
ツクビツト、２２−１，２２−２，２２−３，２
２−４，２２−７，２２−８……クロツク、２２
−５……選択信号、２２−９……入出力切替え信
号。

Claims (1)

【特許請求の範囲】
1. １ 誤り訂正を行う記憶装置において、データ入
   力線及びデータ出力線をそれぞれ複数のバンクに
   対して共用し、アドレス及び読出し書込み制御信
   号がバンクごとに与えられ、１つのバンクが複数
   のアドレスで構成される複数のバンクからなる記
   憶部と、インターフエース用データ入出力線を共
   用し、前記記憶部のデータ出力とそれぞれバンク
   ごとに接続されているデータ制御信号が与えら
   れ、前記記憶部へのデータ入力を出力する誤り訂
   正符号発生兼誤り訂正用回路と、スタート信号、
   アドレス及び読出し／書込み制御信号を入力と
   し、前記記憶部へ与える各バンク単位で制御でき
   るアドレス及び読出し書込み制御信号と、前記誤
   り訂正符号発生兼誤り訂正用回路へチエツクビツ
   トの発生と、誤り訂正を行うようデータ制御信号
   を発生し、前記データ制御信号により前記データ
   入力及びデータ出力において、異なるバンクに対
   する並行動作が互いにデータが競合しないように
   制御する制御部とからなる並行動作可能な記憶装
   置。