JPH07101873B2 - Ａｔｍ交換通話路におけるヘッダ変換方式 - Google Patents

Description

【発明の詳細な説明】 ［目 次］ 概要 産業上の利用分野 従来の技術（第9,10図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用（第1,2図） 実施例 （ａ）第１実施例の説明（第３〜５図） （ｂ）第２実施例の説明（第６〜８図） 発明の効果 ［概 要］ ATM［Asynchronous Transfer Mode;ATM（非同期転送モ
ード）］交換方式の通話路におけるヘッダ交換方式に関
し、 ヘッダ交換器にアクセスタイムの高速なメモリを必要と
せず、更には情報遅延用のシフトレジスタをも不要にで
きるようにすることを目的とし、 ATM交換方式の通話路において、ハイウェイ速度で入力
されるヘッダの速度を低減する速度変換器と、入出力ハ
イウェイ間でヘッダを出力ハイウェイ用のものに変更す
るヘッダ変換器と、セルの情報とヘッダとを別々に格納
しうるバッファメモリとをそなえ、入力ハイウェイから
のセルをヘッダと情報とに分離し、情報はハイウェイ速
度のままバッファメモリに書き込むとともに、ヘッダは
速度変換器により伝送速度を低減してヘッダ変換器によ
り１セル周期時間内で変換処理を行なったあとバッファ
メモリに書き込み、ヘッダおよび情報の順序で、バッフ
ァメモリから読み出して、出力ハイウェイへ送出するよ
うに構成する。

［産業上の利用分野］ 本発明は、ATM変換方式の通話路におけるヘッダ交換方
式に関する。

近年、広帯域ISDNの実現方式として、パケット交換の帯
域柔軟性と回線交換の時間透過性とを兼ねそなえた、AT
Mを使ったATM変換技術がCCITTで合意され、各機関で研
究が盛んに行なわれている。

かかるATM変換方式では、情報流をセルと呼ばれるヘッ
ダ付きの固定長ブロックを単位に統計多重した入出力ハ
イウェイ間で、宛先の書かれたヘッダを見ながらセルの
交換を行なう。そして、その際、入出力ハイウェイのリ
ンクで各々独立なヘッダに変換して、所望する出力ハイ
ウェイへセルを送出している。

［従来の技術］ 第９図は従来例を示すブロック図であるが、この第９図
において、91はヘッダ検出回路、92はヘッダ変換器、93
は情報遅延用シフトレジスタ、94はセレクタ、95はバッ
ファメモリである。

ここで、ヘッダ検出回路91は、入力ハイウェイのセルか
らヘッダHi（ｉ＝自然数）を検出して、ヘッダHiと情報
（データ）Iiとに振り分けるものである。

ヘッダ変換器92は、入力ハイウェイ上で付けられたヘッ
ダHiを出力ハイウェイに適したヘッダHi′に変換するこ
とにより、入出力ハイウェイ間でのヘッダを変換するも
のである。

情報遅延用シフトレジスタ93は、ヘッダHiがHi′に変換
されている時間だけ、情報Iiを遅延させるものである。

セレクタ94は、変換されたヘッダHi′と情報Iiとを多重
するものである。

バッファメモリ95は、ヘッダHi′と情報Iiからなるセル
を格納するものである。

このような構成により、入力ハイウェイ上のセルは、ヘ
ッダ検出回路91でヘッダHiと情報Iiとに分離されるが、
このうちヘッダHiはヘッダ変換器92で入力ハイウェイの
伝送速度のまま出力ハイウェイ上でのヘッダHi′に変換
されるとともに、情報Iiはヘッダの変換に要した時間だ
けシフトレジスタ93で遅延される。

その後は、セレクタ94で、変換されたヘッダHi′と情報
Iiとが多重されたあと、セルはヘッダHi′，情報Iiの順
序でバッファメモリ95に格納され、更にはその順序、即
ちヘッダHi′，情報Iiの順序で出力ハイウェイへ送出さ
れる。

なお、このときの入力ハイウェイ，ヘッダ変換器入出
力，シフトレジスタ出力，セレクタ出力，出力ハイウェ
イについてのタイムチャートの例を示すと、第10図
（ａ）〜（ｆ）のようになる。

［発明が解決しようとする課題］ しかしながら、このような従来のATM変換通話路におけ
るヘッダ変換方式では、ヘッダ変換器は入力ハイウェイ
の伝送速度で動作しているため、ヘッダ変換器にアクセ
スタイムの高速なメモリを必要とし、更にはヘッダ変換
に要する時間だけ情報を遅延させるためのシフトレジス
タをそなえなければならないという問題点がある。

本発明は、このような問題点を解決しようとするもの
で、ヘッダ変換器にアクセスタイムの高速なメモリを必
要とせず、更には情報遅延用のシフトレジスタをも不要
にできるようにした、ATM交換通話路におけるヘッダ変
換方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

この第１図において、１は速度変換器で、この速度変換
器１は、ハイウェイ速度で入力されるヘッダＨの速度を
低減するものである。

２はヘッダ変換器で、このヘッダ変換器２は、入出力ハ
イウェイ間でヘッダを出力ハイウェイ用のものに変更す
るものである。

３はバッファメモリで、このバッファメモリ３は、セル
の情報ＩとヘッダＨ′とを別々に格納しうるもので、こ
のため情報メモリ部3Aとヘッダメモリ部3Bとを有する。

［作 用］ 上述の構成により、入力ハイウェイからのセルはヘッダ
Ｈと情報Ｉとに分離され、このうち情報Ｉはハイウェイ
速度のままバッファメモリ３に書き込まれるとともに、
ヘッダＨは、速度変換器１により伝送速度を低減せしめ
られて、ヘッダ変換器２により１セル周期時間内で変換
処理を行なわれたあと、バッファメモリ３に書き込まれ
る。

その後は、ヘッダＨ′および情報Ｉの順序で、バッファ
メモリ３から読み出して、これらを出力ハイウェイへ送
出する。

なお、この場合の入力ハイウェイ，バッファメモリ入
力，速度変換器出力，ヘッダ変換器出力，出力ハイウェ
イについてのタイムチャートの例を示すと、第２図
（ａ）〜（ｅ）のようになる。

［実施例］ 以下、図面を参照して本発明の実施例を説明する。

（ａ）第１実施例の説明 さて、本実施例においても、情報IiとヘッダHiとからな
るセルについて、そのヘッダHiを出力ハイウェイ用のも
のHi′に変更して、統計多重した入出力ハイウェイ間で
セルを変換するATM変換方式の分配接続用通話路につい
てのものである。

第３図は本発明の第１実施例を示すブロック図である
が、この第３図において、31はヘッダ変換部で、このヘ
ッダ変換部31はｎ個の入力ハイウェイ毎に出力ハイウェ
イの数（ｍ）だけ合計mn個設けられており、各ヘッダ変
換部31は、ヘッダ検出回路32,速度変換器としてのレジ
スタ33,ヘッダ変換器34,セレクタ35をそなえて構成され
ている。

ここで、ヘッダ検出回路32は、入力ハイウェイのセルか
らのヘッダHiを検出して、ヘッダHiと情報（データ）Ii
とに振り分けるものである。

レジスタ33は、セル周期で入力されるセルクロックを受
けて、ヘッダHiを１セル周期時間だけ保持するもので、
これによりハイウェイ速度で入力されるヘッダＨの速度
を低減させることができる。

ヘッダ変換器34は、入力ハイウェイ上で付けられたヘッ
ダHiを出力ハイウェイに適したヘッダHi′に変換するこ
とにより、入出力ハイウェイ間でヘッダを出力ハイウェ
イ用のものに変更するものである。そして、このため
に、ヘッダ変換器34は、第４図に示すようなヘッダ変換
メモリ（このメモリはテーブル化されている）を有して
おり、このヘッダ変換メモリは入力ハイウェイ用のヘッ
ダ（入力ヘッダ）Hiに対応して出力ハイウェイ用のヘッ
ダ（出力ヘッダ）Hi′と、イネーブル情報とを記憶する
ものである。

セレクタ35は、情報Iiとヘッダ変換器34からの出力ハイ
ウェイ用のヘッダHi′とを多重化するものである。

また、36はスイッチ部で、このスイッチ部36は各ヘッダ
変換部31に対応して設けられており、各スイッチ部36
は、バッファメモリ37,メモリ制御部38をそなえて構成
されている。

ここで、バッファメモリ37は、セルの情報Iiと変換後の
ヘッダHi′とを別々に格納しうるもので、このため情報
メモリ部とヘッダメモリ部とを有する。

メモリ制御部38は、セルのバッファメモリ37への書き込
みを制御するもので、ヘッダ変換器34におけるヘッダ変
換メモリの入力ハイウェイ用のヘッダHiに対応するイネ
ーブル信号が立っている場合（「１」の場合）には、セ
ルをバッファメモリ37に書き込み、イネーブル信号が立
っていない場合（「０」の場合）には、セルをバッファ
メモリ37に書き込まないように制御する。

さらに、39はセレクタで、このセレクタ39は、入力ハイ
ウェイ＃１〜＃ｎに対応するスイッチ部36のバッファメ
モリ37のセルを適宜選択するものである。

上述の構成により、入力ハイウェイから入ってきたセル
は、ヘッダ検出回路32で、情報IiとヘッダHiとに分離さ
れ、更に入力ハイウェイの伝送速度のヘッダHiは、セル
周期のクロックで打ち抜かれ、１セル周期時間だけレジ
スタ33で保持される。その間に、このヘッダをアドレス
として、ヘッダ変換器34のヘッダ変換メモリを検索し、
該当するイネーブル信号と新しい出力ヘッダHi′とを読
み出す。その後は、この読み出された出力ヘッダHi′と
情報Iiとをセレクタ35で多重化して、バッファメモリ37
へ送られる。このとき、セレクタ35は情報Iiの時間位置
は情報をそのまま先に通し、この情報Iiと同一セルの変
換後ヘッダHi′は、次のセルのヘッダの時間位置に挿入
される。

一方、メモリ制御部38は、イネーブル信号が「１」であ
れば、送られてきたセルをバッファメモリ37に書き込
み、イネーブル信号が「０」であれば、バッファメモリ
37には書き込まないように制御している。そして、この
ときのバッファメモリ37へのセルの格納順序は情報Ii,
変換器のヘッダHi′の順となる。

さらに、格納されたセルをバッファメモリ37から読み出
す際には、ヘッダHi′，情報Iiの順に直し、これをセレ
クタ39を介して出力ハイウェイへ送り出す。

なお、この場合の入力ハイウェイ，セルクロック，ヘッ
ダ変換メモリ入出力，セレクタ35用のセレクタ信号，セ
レクタ35の出力，イネーブル信号，出力ハイウェイにつ
いてのタイムチャートの例を示すと、第５図（ａ）〜
（ｈ）のようになる。

このようにヘッダ変換器34の動作は１セル周期時間内で
処理できればよいため、ヘッダ変換器34にアクセスタイ
ムの高速なメモリを必要とせず、これによりコストの低
減に寄与しうるほか、ヘッダ速度変換用のレジスタを要
するもののハード規模の大きい情報遅延用のシフトレジ
スタが不要になるので、ハードウェアの削減ができ、ひ
いては装置の小型化が可能となる。

（ｂ）第２実施例の説明 第６図は本発明の第２実施例を示すブロック図である
が、この第６図に示す第２実施例では、ｎ本の入力ハイ
ウェイを収容し、その入力ハイウェイ毎に１個のヘッダ
変換部61が設けられ、各ヘッダ変換部61毎に出力ハイウ
ェイの数（ｍ）だけスイッチ部66が設けられたものであ
る。

まず、各ヘッダ変換部61は、ヘッダ検出回路62,速度変
換器としてのレジスタ63,ヘッダ変換器64,セレクタ65,
デコーダ70をそなえて構成されている。

ここで、ヘッダ変換回路62は、入力ハイウェイのセルか
らヘッダHiを検出して、ヘッダHiと情報（データ）Iiと
に振り分けるもので、レジスタ63は、セル周期で入力さ
れるセルクロックを受けて、ヘッダHiを１セル周期時間
だけ保持するもので、これによりハイウェイ速度で入力
されるヘッダＨの速度を低減されることができる。

ヘッダ変換器64は、入力ハイウェイ上で付けられたヘッ
ダHiを出力ハイウェイに適したヘッダHi′に変換するこ
とにより、入出力ハイウェイ間でヘッダを出力ハイウェ
イ用のものに変更するもので、このために、ヘッダ変換
器64は、第７図に示すようなヘッダ変換メモリ（このメ
モリはテーブル化されている）を有しており、このヘッ
ダ変換メモリは入力ハイウェイ用のヘッダ（入力ヘッ
ダ）Hiに対応して出力ハイウェイ用のヘッダ（出力ヘッ
ダ）Hi′と、対応する出力ハイウェイ番号とを記憶する
ものである。

セレクタ65は、情報Iiとヘッダ変換器34からの出力ハイ
ウェイ用のヘッダHi′とを多重化するもので、デコーダ
70は、ヘッダ変換メモリからの出力ハイウェイ番号をデ
コードして、出力ハイウェイ対応のメモリ制御部68へ送
出要求の有無を識別するイネーブル信号を送出するもの
である。すなわち、例えば出力ハイウェイ番号２のとき
は、出力ハイウェイ＃２に対応するメモリ制御部68に
は、「１」のイネーブル信号を送り、それ以外の出力ハ
イウェイに対応するメモリ制御部68には、「０」のイネ
ーブル信号を送る。

また、各スイッチ部66は、バッファメモリ67,メモリ制
御部68をそなえて構成されている。

ここで、バッファメモリ67は、セルの情報Iiと変換後の
ヘッダHi′とを別々に格納しうるもので、このため情報
メモリ部とヘッダメモリ部とを有する。

メモリ制御部68は、セルのバッファメモリ37への書き込
みを制御するもので、デコーダ70からのイネーブル信号
が「１」の場合には、セルをバッファメモリ67に書き込
み、イネーブル信号が「０」の場合には、セルをバッフ
ァメモリ67に書き込まないよう制御する。

さらに、69はセレクタで、このセレクタ69は、入力ハイ
ウェイ＃１〜＃ｎに対応するスイッチ部66のバッファメ
モリ67からのセルを適宜選択するものである。

上述の構成により、入力ハイウェイから入ってきたセル
は、ヘッダ検出回路62で、情報IiとヘッダHiとに分離さ
れ、更に入力ハイウェイの伝送速度のヘッダHiが、セル
周期のクロックで打ち抜かれ、１セル周期時間だけレジ
スタ63で保持される。その間に、このヘッダをアドレス
として、ヘッダ変換器64のヘッダ変換メモリを検索し、
該当する出力ハイウェイ番号と新しい出力ヘッダHi′と
を読み出す。その後は、この読み出された出力ヘッダH
i′と情報Iiとをセレクタ65で多重化して、バッファメ
モリ67へ送られる。このとき、セレクタ65は情報Iiの時
間位置は情報をそのまま先に通し、この情報Iiと同一セ
ルの変換後ヘッダHi′は、次のセルのヘッダの時間位置
に挿入する。

同時に、ヘッダ変換器64では、そのセルの送出すべき出
力ハイウェイ番号をデコーダ70へ送るが、このデコーダ
70では、その番号をデコードし、各出力ハイウェイ対応
のメモリ制御部68へ送出要求の有無を識別するイネーブ
ル信号を送る。

一方、メモリ制御部68は、デコーダ70からのイネーブル
信号が「１」であれば、送られてきたセルをバッファメ
モリ67に書き込み、イネーブル信号が「０」であれば、
バッファメモリ67には書き込まない。このとき、バッフ
ァメモリ67へのセルの格納順序は、情報Ii,変換後のヘ
ッダHi′の順となる。

さらに、格納されたセルをバッファメモリ67から読み出
す際には、ヘッダHi′，情報Iiの順に直し、これをセレ
クタ69を介して所望の出力ハイウェイへ送り出す。

なお、この場合の入力ハイウェイ，セレクタ65の出力，
デコーダ出力，出力ハイウェイについてのタイムチャー
トの例を示すと、第８図（ａ）〜（ｄ）のようになる。

このようにして、この第２実施例においても、ヘッダ変
換器64の動作は１セル周期時間内で処理できればよいた
め、ヘッダ変換器64にアクセスタイムの高速なメモリを
必要とせず、これによりコストの低減に寄与しうるほ
か、ヘッダ速度変換用のレジスタを要するもののハード
規模の大きい情報遅延用のシフトレジスタが不要になる
ので、ハードウェアの削減ができ、ひいては装置の小型
化が可能となる。

［発明の効果］ 以上詳述したように、本発明のATM交換通話路における
ヘッダ変換方式によれば、入力ハイウェイからのセルを
ヘッダと情報とに分離し、情報はハイウェイ速度のまま
バッファメモリに書き込むとともに、ヘッダは速度変換
器により伝送速度を低減してヘッダ変換器により１セル
周期時間内で変換処理を行なったあとバッファメモリに
書き込み、ヘッダおよび情報の順序で、バッファメモリ
から読み出して、出力ハイウェイへ送出することが行な
われるので、ヘッダ変換器の動作は１セル周期時間内で
処理できればよく、これによりヘッダ変換器にアクセス
タイムの高速なメモリを必要とせず、コストの低減に寄
与しうるほか、ヘッダ速度変換用のレジスタを要するも
ののハード規模の大きい情報遅延用のシフトレジスタが
不要になるので、ハードウェアの削減ができ、ひいては
装置の小型化が可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の作用を説明するタイムチャート、 第３図は本発明の第１実施例を示すブロック図、 第４図はヘッダ変換メモリのテーブル構成を示す図、 第５図は本発明の第１実施例の作用を説明するタイムチ
ャート、 第６図は本発明の第２実施例を示すブロック図、 第７図はヘッダ変換メモリのテーブル構成を示す図、 第８図は本発明の第２実施例の作用を説明するタイムチ
ャート、 第９図は従来例を示すブロック図、 第10図は従来例の作用を説明するタイムチャートであ
る。 図において、 １は速度変換器、 ２はヘッダ変換器、 ３はバッファメモリ、 3Aは情報メモリ部、 3Bはヘッダメモリ部、 31はヘッダ変換部、 32はヘッダ検出回路、 33は速度変換器としてのレジスタ、 34はヘッダ変換器、 35はセレクタ、 36はスイッチ部、 37はバッファメモリ、 38はメモリ制御部、 39はセレクタ、 61はヘッダ変換部、 62はヘッダ検出回路、 63は速度変換器としてのレジスタ、 64はヘッダ変換器、 65はセレクタ、 66はスイッチ部、 67はバッファメモリ、 68はメモリ制御部、 69はセレクタ、 70はデコーダである。

Claims (1)

【特許請求の範囲】
1. 【請求項１】情報とヘッダとからなるセルについて、そ
   のヘッダを出力ハイウェイ用のものに変更して、統計多
   重した入出力ハイウェイ間で該セルを交換するATM変換
   方式の通話路において、 ハイウェイ速度で入力される該ヘッダの速度を低減する
   速度変換器（1,33,63）と、 入出力ハイウェイ間で該ヘッダを出力ハイウェイ用のも
   のに変換するヘッダ変換器（2,34,64）と、 該セルの該情報と該ヘッダとを別々に格納しうるバッフ
   ァメモリ（3,36,66）とをそなえ、 入力ハイウェイからの該セルを該ヘッダと該情報とに分
   離し、該情報はハイウェイ速度のまま該バッファメモリ
   （3,36,66）に書き込むとともに、該ヘッダは、該速度
   変換器（1,33,63）により伝送速度を低減して該ヘッダ
   変換器（2,34,64）により１セル周期時間内で変換処理
   を行なったあと、該バッファメモリ（3,36,66）に書き
   込み、 該ヘッダおよび該情報の順序で、該バッファメモリ（3,
   36,66）から読み出して、該出力ハイウェイへ送出する
   ことを 特徴とする、ATM変換通話路におけるヘッダ変換方式。