JPH02206259A

JPH02206259A - Ａｔｍ交換通話路におけるヘッダ変換方式

Info

Publication number: JPH02206259A
Application number: JP1026186A
Authority: JP
Inventors: Edamasu Kamoi; 鴨井　條益; Yuji Kato; 祐司加藤; Shichiro Hayami; 七郎早見
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-03
Filing date: 1989-02-03
Publication date: 1990-08-16
Anticipated expiration: 2010-11-01
Also published as: JPH07101873B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［目　次］概要産業上の利用分野従来の技術（第９，１０図）発明が解決しようとする課題課題を解決するための手段（第１図）作　用（第１，２図）実施例（ａ）第１実施例の説明（第３〜５図）（ｂ）第２実施
例の説明（第６〜８図）発明の効果［概　要］Ａ　Ｔ　Ｍ　［Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓ
ｆｅｒ　Ｍｏｄｅ；ＡＴＭ（非同期転送モード）］交交
換式の通話路におけるヘッダ交換方式に関し、ヘッダ変換器にアクセスタイムの高速なメモリを必要と
せず、更には情報遅延用のシフトレジスタをも不要にで
きるようにすることを目的とし、ＡＴＭ交換方式の通話
路において、ハイウェイ速度で入力されるヘッダの速度
を低減する速度変換器と、入出力ハイウェイ間でヘッダ
を出力ハイウェイ用のものに変更するヘッダ変換器と、
セルの情報とヘッダとを別々に格納しうるバッファメモ
リとをそなえ、入力ハイウェイからのセルをヘッダと情
報とに分離し、情報はハイウェイ速度のままバッファメ
モリに書き込むとともに、ヘッダは速度変換器により伝
送速度を低減してヘッダ変換器により１セル周期時間内
で変換処理を行なつたあとバッファメモリに書き込み、
ヘッダおよび情報の順序で、バッファメモリから読み出
して、出力ハイウェイへ送出するように構成する。

［産業上の利用分野コ本発明は、ＡＴＭ交換方式の通話路におけるヘッダ交換
方式に関する。

近年、広帯域ｌ５ＤＮの実現方式として、パケット交換
の帯域柔軟性と回線交換の時間透過性とを兼ねそなえた
、ＡＴＭを使ったＡＴＭ交換技術がＣＣＩＴＴで合意さ
れ、各機関で研究が盛んに行なわれている。

かかるＡＴＭ交換方式では、情報流をセルと呼ばれるヘ
ッダ付きの固定長ブロックを単位に統計多重した入出力
ハイウェイ間で、宛先の書かれたヘッダを見ながらセル
の交換を行なう。そして、その際、入出力ハイウェイの
リンクで各々独立なヘッダに変換して、所望する出力ハ
イウェイへセルを送出している。

［従来の技術］第９図は従来例を示すブロック図であるが、この第９図
において、９１はヘッダ検出回路、９２はヘッダ変換器
、９３は情報遅延用シフトレジスタ、９４はセレクタ、
９５はバッファメモリである。

ここで、ヘッダ検出回路９１は、入力ハイウェイのセル
からヘッダＨｉ　　（ｉ＝自然数）を検出して、ヘッダ
Ｈｉと情報（データ）Ｉｉとに振り分けるものである。

ヘッダ変換器９２は、入力ハイウェイ上で付けられたヘ
ッダＨｉを出力ハイウェイに適したヘッダＨ１′に変換
することにより、入出力ハイウェイ間でのヘッダを変換
するものである。

情報遅延用シフトレジスタ９３は、ヘッダＨｉがＨ１′
に変換されている時間だけ、情報■ｉを遅延させるもの
である。

セレクタ９４は、変換されたヘッダＨ１′と情報Ｉｉと
を多重するものである。

バッファメモリ９５は、ヘッダＨ１′と情報工ｉからな
るセルを格納するものである。

このような構成により、入力ハイウェイ上のセルは、ヘ
ッダ検出回路９１でヘッダＨｉと情報Ｉｉとに分離され
るが、このうちへラダＨｉはヘッダ変換器９２で入力ハ
イウェイの伝送速度のまま出力ハイウェイ上でのへラダ
Ｈ１′に変換されるとともに、情報Ｉｉはヘッダの変換
に要した時間だけシフトレジスタ９３で遅延される。

その後は、セレクタ９４で、変換されたヘッダＨ１′と
情報Ｉｉとが多重されたあと、セルはへッダＨｉ’、情
報Ｉｉの順序でバッファメモリ９５に格納され、更には
その順序、即ちヘッダＨｉ’、情報Ｉｉの順序で出力ハ
イウェイへ送出される。

なお、このときの入力ハイウェイ、ヘッダ変換器入出力
、シフトレジスタ出力、セレクタ出力。

出力ハイウェイについてのタイムチャートの例を示すと
、第１０図（ａ）〜（ｆ）のようになる。

［発明が解決しようとする課題］しかしながら、このような従来のＡＴＭ交換通話路にお
けるヘッダ変換方式では、ヘッダ変換器は入力ハイウェ
イの伝送速度で動作しているため、ヘッダ変換器にアク
セスタイムの高速なメモリを必要とし、更にはヘッダ変
換に要する時間だけ情報を遅延させるためのシフトレジ
スタをそなえなければならないという問題点がある。

本発明は、このような問題点を解決しようとするもので
、ヘッダ変換器にアクセスタイムの高速なメモリを必要
とせず、更には情報遅延用のシフトレジスタをも不要に
できるようにした、ＡＴＭ交換通話路におけるヘッダ変
換方式を提供することを目的とする。

［課題を解決するための手段］第１図は本発明の原理ブロック図である。

この第１図において、１は速度変換器で、この速度変換
器１は、ハイウェイ速度で入力されるヘッダＨの速度を
低減するものである。

２はヘッダ変換器で、このヘッダ変換器２は、入出力ハ
イウェイ間でヘッダを出力ハイウェイ用のものに変更す
るものである。

３はバッファメモリで、このバッファメモリ３は、セル
の情報工とへラダＨ’とを別々に格納しうるもので、こ
のため情報メモリ部３Ａとヘッダメモリ部３Ｂとを有す
る。

［作　用］上述の構成により、入力ハイウェイからのセルはへラダ
Ｈと情報工とに分離され、このうち情報工はハイウェイ
速度のままバッファメモリ３に書き込まれるとともに、
ヘッダＩ（は、速度変換器１により伝送速度を低減せし
められて、ヘッダ変換器２により１セル周期時間内で変
換処理を行なわれたあと、バッファメモリ３に書き込ま
れる。

その後は、ヘッダＨ′および情報Ｉの順序で、バッファ
メモリ３から読み出して、これらを出力ハイウェイへ送
出する。

なお、この場合の入力ハイウェイ、バッファメモリ入力
、速度変換器出力、ヘッダ変換器出力。

出力ハイウェイについてのタイムチャートの例を示すと
、第２図（ａ）〜（ｅ）のようになる。

［実施例］以下、図面を参照して本発明の詳細な説明する。

（ａ）第１実施例の説明さて、本実施例においても、情報ＩｉとヘッダＨｉとか
らなるセルについて、そのヘッダＨｉを出力ハイウェイ
用のものＨ１′に変更して、統計多重した入出力ハイウ
ェイ間でセルを交換するＡＴＭ交換方式の分配接続用通
話路についてのものである。

第３図は本発明の第１実施例を示すブロック図であるが
、この第３図において、３１はヘッダ変換部で、このヘ
ッダ変換部３１はｎ個の入力ハイウェイ毎に出力ハイウ
ェイの数（ｍ）だけ合計量ｎ個設けられており、各ヘッ
ダ変換部３１は、ヘッダ検出回路３２．速度変換器とし
てのレジスタ３３、ヘッダ変換器３４．セレクタ３５を
そなえて構成されている。

ここで、ヘッダ検出回路３２は、入力ハイウェイのセル
からヘッダＨｉを検出して、ヘッダＨｉと情報（データ
）工ｉとに振り分けるものである。

レジスタ３３は、セル周期で入力されるセルクロックを
受けて、ヘッダＨｉを１セル周期時間だけ保持するもの
で、これによりハイウェイ速度で入力されるヘッダＨの
速度を低減させることができる。

ヘッダ変換器３４は、入力ハイウェイ上で付けられたヘ
ッダＨｉを出力ハイウェイに適したヘッダＨ１′に変換
することにより、入出力ハイウェイ間でヘッダを出力ハ
イウェイ用のものに変更するものである。そして、この
ために、ヘッダ変換器３４は、第４図に示すようなヘッ
ダ変換メモリ（このメモリはテーブル化されている）を
有しており、このヘッダ変換メモリは入力ハイウェイ用
のヘッダ（入力ヘッダ）Ｈｌに対応して出力ハイウェイ
用のヘッダ（出力ヘッダ）　Ｈｉ　’と、イネ−プル情
報とを記憶するものである。

セレクタ３５は、情報Ｉｉとヘッダ変換器３４からの出
力ハイウェイ用のヘッダＨ１′とを多重化するものであ
る。

また、３６はスイッチ部で、このスイッチ部３６は各ヘ
ッダ変換部３１に対応して設けられており、各スイッチ
部３６は、バッファメモリ３７゜メモリ制御部３８をそ
なえて構成されているにこで、バッファメモリ３７は、
セルの情報１ｉと変換後のヘッダＨ１′とを別々に格納
しうるもので、このため情報メモリ部とヘッダメモリ部
とを有する。

メモリ制御部３８は、セルのバッファメモリ３７への書
き込みを制御するもので、ヘッダ変換器３４におけるヘ
ッダ変換メモリの入力ハイウェイ用のへラダＨｉに対応
するイネーブル信号が立っている場合（「１」の場合）
には、セルをバッファメモリ３７に書き込み、イネーブ
ル信号が立っていない場合（「０」の場合）には、セル
をバッファメモリ３７に書き込まないように制御する。

さらに、３９はセレクタで、このセレクタ３９は、入力
ハイウェイ＃１〜＃ｎに対応するスイッチ部３６のバッ
ファメモリ３７からのセルを適宜選択するものである。

上述の構成により、入力ハイウェイから入ってきたセル
は、ヘッダ検出回路３２で、情報ＩｉとヘッダＨｉとに
分離され、更に入力ハイウェイの伝送速度のヘッダＨｉ
は、セル周期のクロックで打ち抜かれ、１セル周期時間
だけレジスタ３３で保持される。その間に、このヘッダ
をアドレスとして、ヘッダ変換器３４のヘッダ変換メモ
リを検索し、該当するイネーブル信号と新し、い出力ヘ
ッダＨ１′とを読み出す。その後は、この読み出された
出力ヘッダＨ１′と情報Ｉｉとをセレクタ３５で多重化
して、バッファメモリ３７へ送られる。

このとき、セレクタ３５は情報Ｉｉの時間位置は情報を
そのまま先に通し、この情報１ｉと同一セルの変換後へ
ラダＨ１′は、次のセルのヘッダの時間位置に挿入され
る。

一方、メモリ制御部３８は、イネーブル信号が「１」で
あれば、送られてきたセルをバッファメモリ３７に書き
込み、イネーブル信号が「０」であれば、バッファメモ
リ３７には書き込まないように制御している。そして、
このときのバッファメモリ３７へのセルの格納順序は情
報Ｔｉ、変換後のヘッダＨ１′の順となる。

さらに、格納されたセルをバッファメモリ３７から読み
出す際には、ヘッダＨｉ　’　、情報Ｉｉの順に直し、
これをセレクタ３９を介して出力ハイウェイへ送り出す
。

なお、この場合の入力ハイウエイ、セルクロック、ヘッ
ダ交換メモリ入出力、セレクタ３５用のセレクタ信号、
セレクタ３５の出力、イネーブル信号、出力ハイウェイ
についてのタイムチャートの例を示すと、第５図（ａ）
〜（ｈ）のようになる。

このようにヘッダ変換器３４の動作は１セル周期時間内
で処理できればよいため、ヘッダ変換器３４にアクセス
タイムの高速なメモリを必要とせず、これによりコスト
の低減に寄与しうるほか、ヘッダ速度変換用のレジスタ
を要するもののハード規模の大きい情報遅延用のシフト
レジスタが不要になるので、ハードウェアの削減ができ
、ひいては装置の小型化が可能となる。

（ｂ）第２実施例の説明第６図は本発明の第２実施例を示すブロック図であるが
、この第６図に示す第２実施例では、０本の入力ハイウ
ェイを収容し、その入力ハイウェイ毎に１個のヘッダ変
換部６１が設けられ、各ヘッダ変換部６１毎に出力ハイ
ウェイの数（ｍ）だけスイッチ部６６が設けられたもの
である。

まず、各ヘッダ変換部６１は、ヘッダ検出回路６２、速
度変換器としてのレジスタ６３．ヘッダ変換器６４．セ
レクタ６５．デコーダ７０をそなえて構成されている。

ここで、ヘッダ検出回路６２は、入力ハイウェイのセル
からヘッダＨｉを検出して、ヘッダＨｉと情報（データ
）■ｉとに振り分けるもので、レジスタ６３は、セル周
期で入力されるセルクロックを受けて、ヘッダＨｉを１
セル周期時間だけ保持するもので、これによりハイウェ
イ速度で入力されるヘッダＨの速度を低減させることが
できる。

ヘッダ変換器６４は、入力ハイウェイ上で付けられたヘ
ッダＨｉを出力ハイウェイに適したヘッダＨ１′に変換
することにより、入出力ハイウェイ間でヘッダを出力ハ
イウェイ用のものに変更するもので、このために、ヘッ
ダ変換器６４は、第７図に示すようなヘッダ変換メモリ
（このメモリはテーブル化されている）を有しており、
このヘッダ変換メモリは入力ハイウェイ用のヘッダ（入
力ヘッダ）Ｈｌに対応して出力ハイウェイ用のヘッダ（
出力ヘッダ）　Ｈｉ　’と、対応する出力ハイウェイ番
号とを記憶するものである。

セレクタ６５は、情報Ｉｉとヘッダ変換器３４からの出
力ハイウェイ用のへラダＨ１′とを多重化するもので、
デコーダ７０は、ヘッダ変換メモリからの出力ハイウェ
イ番号をデコードして、出力ハイウェイ対応のメモリ制
御部６８へ送出要求の有無を識別するイネーブル信号を
送出するものである。すなわち、例えば出力ハイウェイ
番号２のときは、出力ハイウェイ＃２に対応するメモリ
制御部６８には、「１」のイネーブル信号を送り、それ
以外の出力ハイウェイに対応するメモリ制御部６８には
、ｒＱＪのイネーブル信号を送る。

また、各スイッチ部６６は、バッファメモリ６７、メモ
リ制御部６８をそなえて構成されている。

ここで、バッファメモリ６７は、セルの情報Ｉｉと変換
後のヘッダＨｉ’とを別々に格納しうるちので、このた
め情報メモリ部とヘッダメモリ部とを有する。

メモリ制御部６８は、セルのバッファメモリ３７への書
き込みを制御するもので、デコーダ７０からのイネーブ
ル信号が「１」の場合には、セルをバッファメモリ６７
に書き込み、イネーブル信号が「Ｏ」の場合には、セル
をバッファメモリ６７に書き込まないよう制御する。

さらに、６９はセレクタで、このセレクタ６９は、入力
ハイウェイ＃ｌ〜＃ｎに対応するスイッチ部６６のバッ
ファメモリ６７からのセルを適宜選択するものである。

上述の構成により、入力ハイウェイから入ってきたセル
は、ヘッダ検出回路６２で、情報ＩｉとヘッダＨｉとに
分離され、更に入力ハイウェイの伝送速度のへラダＨｉ
が、セル周期のクロックで打ち抜かれ、１セル周期時間
だけレジスタ６３で保持される。その間に、このヘッダ
をアドレスとして、ヘッダ変換器６４のヘッダ変換メモ
リを検索し、該当する出力ハイウェイ番号と新しい出力
へラダＨ１′とを読み出す。その後は、この読み出され
た出力ヘッダＨ１′と情報Ｉｉとをセレクタ６５で多重
化して、バッフアメ・モリ６７へ送られる。このとき、
セレクタ６５は情報Ｉｉの時間位置は情報をそのまま先
に通し、この情報Ｉｉと同一セルの変換後ヘッダＨ１′
は、次のセルのヘッダの時間位置に挿入する。

同時に、ヘッダ変換器６４では、そのセルの送出すべき
出力ハイウェイ番号をデコーダ７０へ送るが、このデコ
ーダ７０では、その番号をデコードし、各出力ハイウェ
イ対応のメモリ制御部６８へ送出要求の有無を識別する
イネーブル信号を送る。

一方、メモリ制御部６８は、デコーダ７ｏからのイネー
ブル信号が「１」であれば、送られてきたセルをバッフ
ァメモリ６７に書き込み、イネーブル信号が「０」であ
れば、バッファメモリ６７には書き込まない。このとき
、バッファメモリ６７へのセルの格納順序は、情報１ｉ
、変換後のへラダＨ１′の順となる。

さらに、格納されたセルをバッファメモリ６７から読み
出す際には、ヘッダＨｉ’、情報Ｉｉの順に直し、これ
をセレクタ６９を介して所望の出力ハイウェイへ送り出
す。

なお、この場合の入力ハイウェイ、セレクタ６５の出力
、デコーダ出力、出力ハイウェイについてのタイムチャ
ートの例を示すと、第８図（ａ）〜（ｄ）のようになる
。

このようにして、この第２実施例においても、ヘッダ変
換器６４の動作は１セル周期時間内で処理できればよい
ため、ヘッダ変換器６４にアクセスタイムの高速なメモ
リを必要とせず、これによリコストの低減に寄与しうる
ほか、ヘッダ速度変換用のレジスタを要するもののハー
ド規模の大きい情報遅延用のシフトレジスタが不要にな
るので、ハードウェアの削減ができ、ひいては装置の小
型化が可能となる。

［発明の効果］以上詳述したように、本発明のＡＴＭ交換通話路におけ
るヘッダ変換方式によれば、入力ハイウェイからのセル
をヘッダと情報とに分離し、情報はハイウェイ速度のま
まバッファメモリに書き込むとともに、ヘッダは速度変
換器により伝送速度を低減してヘッダ変換器により１セ
ル周期時間内で変換処理を行なったあとバッファメモリ
に書き込み、ヘッダおよび情報の順序で、バッファメモ
リから読み出して、出力ハイウェイへ送出することが行
なわれるので、ヘッダ変換器の動作は１セル周期時間内
で処理できればよく、これによりヘッダ変換器にアクセ
スタイムの高速なメモリを必要とせず、コストの低減に
寄与しうるほか、ヘッダ速度変換用のレジスタを要する
もののハード規模の大きい情報遅延用のシフトレジスタ
が不要になるので、ハードウェアの削減ができ、ひいて
は装置の小型化が可能となる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の詳細な説明するタイムチャート、第３図は本発明の第１実施例を示すブロック図、第４図
はヘッダ変換メモリのテーブル構成を示す図。第５図は本発明の第１実施例の作用を説明するタイムチ
ャート、第６図は本発明の第２実施例を示すブロック図。第７図はヘッダ変換メモリのテーブル構成を示す図。第８図は本発明の第２実施例の作用を説明するタイムチ
ャート、第９図は従来例を示すブロック図。第１０図は従来例の作用を説明するタイムチャートであ
る。図において、１は速度変換器、２はヘッダ変換器、３はバッファメモリ、３Ａは情報メモリ部、３Ｂはヘッダメモリ部、３１はヘッダ変換部、３２はヘッダ検出回路、３３は速度変換器としてのレジスタ、３４はヘッダ変換器、３５はセレクタ、３６はスイッチ部、３７はバッファメモリ、３８はメモリ制御部。３９はセレクタ、６１はヘッダ変換部、６２はヘッダ検出回路、６３は速度変換器としてのレジスタ、６４はヘッダ変換器、６５はセレクタ、６６はスイッチ部、６７はバッファメモリ、６８はメモリ制御部、６９はセレクタ、７０はデコーダである。ヘツタ゛贋４費メモリの−ｒ−ｉル壜八゛師へし］第４
図へ、／Ｆｆ′愛、を陀メ七り／１−ｒ−ブルオ勇劣叉６
もす口第７図

Claims

【特許請求の範囲】情報とヘッダとからなるセルについて、そのヘッダを出
力ハイウェイ用のものに変更して、統計多重した入出力
ハイウェイ間で該セルを交換するＡＴＭ交換方式の通話
路において、ハイウェイ速度で入力される該ヘッダの速度を低減する
速度変換器（１，３３，６３）と、入出力ハイウェイ間
で該ヘッダを出力ハイウェイ用のものに変更するヘッダ
変換器（２，３４，６４）と、該セルの該情報と該ヘッ
ダとを別々に格納しうるバッファメモリ（３，３６，６
６）とをそなえ、入力ハイウェイからの該セルを該ヘッ
ダと該情報とに分離し、該情報はハイウェイ速度のまま
該バッファメモリ（３，３６，６６）に書き込むととも
に、該ヘッダは、該速度変換器（１，３３，６３）によ
り伝送速度を低減して該ヘッダ変換器（２，３４，６４
）により１セル周期時間内で変換処理を行なったあと、
該バッファメモリ（３，３６，６６）に書き込み、該ヘ
ッダおよび該情報の順序で、該バッファメモリ（３，３
６，６６）から読み出して、該出力ハイウェイへ送出す
ることを特徴とする、ＡＴＭ交換通話路におけるヘッダ変換方式
。