JPH10322364A

JPH10322364A - Ａｔｍスイッチ

Info

Publication number: JPH10322364A
Application number: JP6810398A
Authority: JP
Inventors: Norihiko Moriwaki; 紀彦森脇; Kenichi Sakamoto; 健一坂本; Akio Makimoto; 明生牧本; 晶彦 ▲高▼瀬; Masahiko Takase; Kazumasa Yanagisawa; 一正柳沢
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-03-19
Filing date: 1998-03-18
Publication date: 1998-12-04

Abstract

(57)【要約】【課題】ＡＴＭスイッチのセルバッファとしてＤＲＡＭ
を使用した場合に生じる、メモリアクセス時間とデータ
出力遅延時間のばらつきを吸収したスループットの高い
大容量のＡＴＭスイッチを提供する。【解決手段】セルを蓄積するＤＲＡＭを用いた第１のメ
モリ（３２０）と、セルを第１のメモリへの入力前に一
時蓄積交換するＳＲＡＭを用いた第２のメモリ（３２
０）と、第１のメモリと第２のメモリの書き込みと読み
出しのアドレスとタイミングを生成する制御回路（３０
０）とでＡＴＭスイッチ（１）を構成し、制御回路が、
第１のメモリのアクセスアドレスに基づくアクセス時間
もしくは遅延時間のばらつきに対応した第２のメモリの
読み出しのアドレスとタイミングと第１のメモリの書き
込みアドレスとタイミングを出力して第２のメモリで一
旦蓄積交換したセルを第１のメモリで蓄積してから交換
先の出力回線に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、広帯域通信に好適
な非同期転送モード（以下、ＡＴＭと称する）のセルを
交換するＡＴＭスイッチの構成に係わる。

【０００２】

【従来の技術】ＡＴＭ通信網構築のために、様々なタ
イプのＡＴＭスイッチの開発が進められている。ＡＴＭ
スイッチは、ＡＴＭセルをバッファメモリ（セルバッフ
ァメモリ）に一旦蓄積することでセルの交換を行うもの
で、オーム社刊「Ｂ−ＩＳＤＮ絵とき読本」（１９９３
年１月刊行）の７４〜７５頁に記載されたように、セル
バッファメモリの使い方に対応したタイプの異なるＡＴ
Ｍスイッチが提案されている。このなかでも、特開平２
−１６６９号公報に示されたような、出力方路ごとのバ
ッファを共通的に使用する共通バッファ形のＡＴＭスイ
ッチが広く使用されている。

【０００３】ＡＴＭスイッチとしては、セルを蓄積する
セルバッファメモリと、セルをセルバッファメモリに振
り分けたり、同一の宛先に出力されるセル同士の衝突を
避けタイミング調整等を行う制御回路と備える構成のも
ので、セルバッファメモリとしては、制御回路が簡単に
構成でき取り扱いが容易なＳＲＡＭ（ＳｔａｔｉｃＲａ
ｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を用いるもの
が一般的であり、制御回路等を備えたＬＳＩに外付けの
ＳＲＡＭを接続してスイッチを構成する。また、超ＬＳ
Ｉデバイス技術の発展に伴い、ＬＳＩ内部にＳＲＡＭを
配置したスイッチを実現することも可能である。

【０００４】

【発明が解決しようとする課題】近年、ＡＴＭ通信網に
おいては、データ系のバースト性の高いトラヒックが増
大しており、ＡＴＭスイッチとして、バースト性入力に
よるセルロスに耐えることが可能なセルバッファメモリ
できるだけ多く備えたスループットの高い大容量のスイ
ッチの実現が望まれている。この大容量スイッチをＬＳ
Ｉ外付けのバッファメモリ実現しようとすると、ＲＡＭ
のアクセス速度やＬＳＩとＲＡＭの入出力ピンの本数が
スループットの制約となる。また、メモリ内蔵の場合
は、ＬＳＩ内部のおけるＲＡＭ実装可能面積が限られて
いるために、大容量のＳＲＡＭを用いたセルバッファを
実現することが難しい。これを解決するために、ＳＲＡ
Ｍの代わりにメモリの構造が簡単で実装面積が小さいＤ
ＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓ
Ｍｅｍｏｒｙ）を大容量セルバッファ用ＲＡＭとして
ＬＳＩに内蔵することが考えられる。

【０００５】ＤＲＡＭは、培風館刊「超ＬＳＩメモリ」
（１９９４年１１月刊行）の１０１〜１１０頁に記載さ
れているように、複数個のメモリ素子がカラム方向とロ
ー方向にマトリクス状に配置されたバンクを複数個集め
て構成したもので、カラム、ロー、バンクの３つのパラ
メータによりアドレスを選択してデータの書き込みと読
み出しを実行する。バンクとローが同一で、カラムを変
化させるアクセス形態をカラムアクセス、カラムとロー
にかかわらずバンクを変化させるアクセス形態をバンク
アクセス、また、カラムにかかわらず同一バンクでロー
を変化させるアクセス形態をローアクセスと呼ぶ。ＤＲ
ＡＭはこれらのアクセス形態により、アクセス時間とデ
ータの出力時間に変化が生じる性質（異方性と称する）
を有する。

【０００６】具体的には、アクセス時間でみると、カラ
ムアクセスとバンクアクセスは高速アクセスが可能であ
るが、ローアクセスは、これらのアクセスと比較して数
倍のアクセス時間を要する。また、カラムアクセスは、
アクセスされたアドレスに対して、高速データ出力が可
能であるが、バンクアクセスとローアクセスはカラムア
クセスと比較してデータの出力に数倍の時間がかかる。
さらに、すべてのアクセス形態において、リードアクセ
スのデータ読み出し時間は、ライトアクセスのデータ書
き込み時間より時間がかかる。

【０００７】すなわち、ＤＲＡＭは、連続アドレスリー
ド動作やライト動作など連続的なカラムアクセスにより
データの書き込みと読み出しを行う場合に最速の連続ア
クセスが可能となり高スループットが実現できる。つま
り、計算機システム等情報処理装置において、画像デー
タや計算機システムのファイルデータ等、多量のデータ
をバースト的にメモリに書き込み（連続アドレスライ
ト）、これを必要な時まで記憶し、必要な時にデータを
バースト的にメモリから読み出す（連続アドレスリー
ド）、というバースト的なデータの入出力を高速に実行
して記憶しておくのに好適なメモリである。一方、先に
説明した異方性のために、３つのアクセス形態がランダ
ムに発生する、すなわち、データのリード動作やライト
動作時のアドレス指定がランダムに発生するような使用
方法では、アクセス時間遅延とデータ出力時間遅延が異
なるため高スループットが期待できない。また、ＤＲＡ
Ｍの構成特有の電気的特性で時間が経過するとデータが
消失するので、これを防止するために専用タイミングを
与えるデータリフレッシュの実行も必要である。

【０００８】ＡＴＭスイッチに用いるセルバッファメモ
リは、複数の入力回線のそれぞれから、複数個のセルが
断続的かつ非同期に入力されて来たものを、それぞれの
セルの宛先となる出力回線に振り分け交換するものであ
る。具体的には、複数の回線から次々に入力されてくる
セルをセルバッファメモリの宛先に対応するアドレスに
振り分けて書き込み、一時蓄積されたセルを、出力回線
のスループットに合うような時間間隔で、宛先である出
力回線に次々と読み出すメモリである。そして、スイッ
チに次々と入力されてくる複数のセルのそれぞれの宛先
（交換先）は、スイッチ自身が決めるものではなく、発
信側が通信を行いたい相手を指定することで決まるもの
でランダムである。また、セルの到着間隔や時間も非同
期で回線のトラヒック特性に依存するのでランダムであ
る。

【０００９】すなわち、セルバッファメモリでは、複数
の回線のそれぞれから入力される複数のセルを交換する
ために、ランダムな宛先を持つセルの入出力によるラン
ダムアドレスアクセスが断続的に実行されることにな
る。しかも、セルバッファメモリにおけるセル入出力タ
イミングとアドレスがランダムな状態は、スイッチ外部
のランダムなトラヒック状態により変動するものであ
り、予めセルバッファメモリの入出力において所定の規
則を定めて制御しても、スイッチを使用する通信網の状
態によって変わってしまう。

【００１０】上述したような特性を有するセルバッファ
メモリとしてＤＲＡＭを使用すると、先に説明した３つ
のアクセス形態がランダムに生じてしまうので、異方性
がネックとなり、ＤＲＡＭの最長のアクセス時間と最長
のデータ入出力遅延を考慮したタイミングでのセルの交
換を行わないと、セルの交換が間に合わなくなりセルロ
スが発生する可能性がある。このセルロスを避けるため
スイッチング速度と回線容量を落とせばスループットが
低下してしまう。また、セルの入出力がほぼ連続的に実
行される状態において、データリフレッシュ動作を適当
な間隔で行うためには、更にスループットに制限を与え
ることになる。

【００１１】具体的には、現状のＤＲＡＭの最長のアク
セス時間と最長のデータ入出力遅延時間を考慮したスイ
ッチング速度は、ＳＲＡＭの１０数分の１程度であり、
高スループットの要求されるＡＴＭスイッチのセルバッ
ファメモリとして単純にＤＲＡＭを使用することは困難
である。

【００１２】本発明の目的は、上記課題を解決して、大
容量でスループットが高くセルロスが発生しにくいＡＴ
Ｍスイッチを提供することである。具体的には、ＡＴＭ
スイッチのセルバッファメモリとしてＤＲＡＭを使用し
た、大容量でスループットの高いセルロスが発生しにく
いＡＴＭスイッチを提供することにある。

【００１３】また、ＤＲＡＭのアクセスアドレスに起因
するアクセス時間や遅延時間のばらつきを吸収する手段
と方法を提供し、この手段と方法を備えたＤＲＡＭを使
用した大容量でスループットの高いセルロスが発生しに
くいＡＴＭスイッチを提供することにある。より具体的
には、ＤＲＡＭメモリのランダムライトアクセスに起因
するアクセス時間とデータ書き込み時間のばらつきを吸
収する手段と方法を提供すること、さらにこの手段と方
法を用いた大容量でスループットの高いセルロスが発生
しにくいＡＴＭスイッチを提供することを目的とする。
また、ＤＲＡＭメモリのランダムリードアクセスに起因
するアクセス時間とデータ読み出し遅延のばらつきを吸
収する手段と方法を提供すること、さらにこの手段と方
法を用いた大容量でスループットの高いセルロスが発生
しにくいＡＴＭスイッチを提供することを目的とする。

【００１４】さらに、本発明の別の目的は、ＤＲＡＭを
セルバッファメモリとして使用する場合に必要な、保持
されているデータをリフレッシュするタイミングを与え
る手段を提供し、ＡＴＭスイッチのセルバッファメモリ
としてＤＲＡＭを使用する場合でも、リフレッシュ動作
を確実に実行させ、セルロスが発生しないスループット
の高い大容量のＡＴＭスイッチを提供することである。

【００１５】

【課題を解決するための手段】上記課題を解決するため
に本発明では、ＡＴＭセルを複数の入力回線から入力し
て複数の出力回線のいずれかに交換出力するＡＴＭスイ
ッチを、セルを蓄積するＤＲＡＭを用いた第１のメモリ
と、入力されたセルを第１のメモリへの入力前に交換
（一時蓄積）するＳＲＡＭを用いた第２のメモリと、第
１のメモリと第２のメモリの書き込みと読み出しのアド
レスとタイミングを生成する制御回路とで構成した。そ
して、制御回路が、第１のメモリのアクセスアドレスに
基づくアクセス時間もしくは遅延時間のばらつきに対応
した第２のメモリの読み出しのアドレスとタイミングと
第１のメモリの書き込みアドレスとタイミングを生成す
ることで第２のメモリで交換したセルを第１のメモリが
さらに蓄積する構成とし、第１のメモリのアクセスアド
レスに基づくアクセス時間もしくは遅延時間のばらつき
を吸収するスループットの高い大容量のＡＴＭスイッチ
を実現した。

【００１６】より具体的には、制御回路を、第１のメモ
リのアクセスアドレスを生成する第１のアドレス生成回
路と、第２のメモリのアクセスアドレスを生成する第２
のアドレス生成回路と、第２のメモリの空き状態を判定
する判定回路と、第１のアドレス生成回路の出力に基づ
き第１のメモリのアクセスアドレスに基づくアクセス時
間もしくは遅延時間のばらつきに対応した第１および第
２のアドレス生成回路の出力タイミングを生成するタイ
ミング回路とで構成し、第２のメモリで交換（一時蓄
積）したセルを第１のメモリに再度蓄積することで第１
のメモリのアクセスアドレスに基づくアクセス時間もし
くは遅延時間のばらつきを吸収するスループットの高い
大容量のＡＴＭスイッチを実現した。また、制御回路
が、第１のメモリのセル書き込みと第２のメモリのセル
読み出しを第２のメモリへのセル書き込み速度より速い
速度で行い、第１のメモリのアクセスアドレスに基づく
アクセス時間もしくは遅延時間のばらつきを吸収するよ
うに第２のメモリのセルを第１のメモリに転送制御する
ＡＴＭスイッチを構成した。

【００１７】さらに、ＤＲＡＭを用いた第１のメモリの
後段に高速ランダムリード／ライトアクセスが可能なＳ
ＲＡＭを用いた第３のメモリも備えることで出力回線へ
のセル出力ばらつきも吸収するＡＴＭスイッチを構成し
た。

【００１８】また、ＤＲＡＭを使用するので、蓄積した
セルが消失しないようリフレッシュ動作が実行できるよ
うに、制御回路にリフレッシュ回路も備え、第２のメモ
リのセルを第１のメモリに転送する空き時間にリフレッ
シュ動作を実行するように第１のメモリへのセル転送速
度を高めたＡＴＭスイッチとした。なお、ＡＴＭスイッ
チに定期的に入力されてくる空きセルは交換しないの
で、第１のメモリで定期的に入力される空セルのタイミ
ングを利用してリフレッシュ動作が行えるようにも構成
した。

【００１９】

【発明の実施の形態】本発明のＡＴＭスイッチは、ＡＴ
Ｍセルの交換を行うセルバッファメモリに大容量のＤＲ
ＡＭを採用するもので、連続的に入出力されるＡＴＭセ
ルの特性に起因するＤＲＡＭの異方性によるメモリアク
セス時間等のばらつき発生を吸収し、さらには、リフレ
ッシュ動作も確実に行うことでＡＴＭセルの消失を防止
するスループットの高い大容量ＡＴＭスイッチを提供す
るものである。以下、図面を用いながら本発明によるＡ
ＴＭスイッチの構成と動作について詳細に説明する。

【００２０】図１は、本発明のＡＴＭスイッチの構成例
を示したブロック構成図である。本発明のＡＴＭスイッ
チ１は、複数本（本実施例ではＮ＋１本）の入力ハイウ
ェイ２００〜２０ｎのそれぞれから入力されるＡＴＭセ
ルをセルバッファ３２０に一旦蓄積して宛先となる出力
ハイウェイ２１０〜２１ｎに交換出力するもので、入力
ハイウェイ２００〜２０ｎからのセルを一旦多重化する
セル多重部２１０と、ＡＴＭセルの蓄積を行うＤＲＡＭ
を用いたセルバッファ部３２０と、入力されたセルを交
換（一時保持）してセルバッファ３２０へのセル入力タ
イミングを調整するＳＲＡＭを用いたセルバッファ部３
１０と、スイッチ１全体の制御を行う制御部３００とで
構成した。尚、本スイッチ１は、図示していない交換シ
ステムの入力回線インタフェース部等で、各入力ハイウ
ェイ２００〜２０ｎより入力されるセル３００〜３０ｎ
の交換先を示すルーチングタグ３００Ｒ〜３０ｎＲを予
め付与しておき、このルーチングタグ３００Ｒ〜３０ｎ
Ｒに基づき制御部がセルを交換する構成とした。もちろ
ん、ＡＴＭセルのヘッダに元々含まれるセル識別子であ
るＶＣＩやＶＰＩを基に制御部が交換動作するものであ
っても構わない。

【００２１】スイッチ１においては、各セルがセル多重
部２１０へ入力される前後にルーチングタグ３００Ｒ〜
３０ｎＲが取り出され制御部３００へ送られる。制御部
３００は、このルーチングタグ３００Ｒ〜３０ｎＲによ
り、各セルをＳＲＡＭセルバッファ３１０内に構成され
た所望の出力方路に該当するアドレスを備えたキューバ
ッファ３１０−０〜３１０−ｎへ交換（一時蓄積）す
る。さらに、後で説明するような異方性を吸収するタイ
ミングでＤＲＡＭセルバッファ３２０へセルを転送す
る。ＤＲＡＭセルバッファ３２０に転送された各セル
は、キューバッファ３２０−０〜３２０−ｎのいずれか
で宛先に対応したアドレスのメモリに蓄積され、この蓄
積されたセルをＤＲＡＭセルバッファ３２０−０〜３２
０−ｎから出力ハイウェイ２１１〜２１ｎへ読み出す。
以上の動作でＡＴＭセルの交換が行われる。

【００２２】上記のように構成したスイッチ１におい
て、入出力ハイウェイ（Ｎ＋１）本の速度をＶとすると
セル多重部出力後の速度は(Ｎ＋１)Ｖ（２６０）とな
り、制御部３００は、この(Ｎ＋１)Ｖの速度でＳＲＡＭ
セルバッファ３１０への書き込みを行う。ＳＲＡＭセル
バッファ３１０からは、出力方路毎に独立して、ＤＲＡＭ
セルバッファ３２０へセル転送を行うが、異方性を吸収
するために、ＤＲＡＭセルバッファ３２０へのセル書き
込み速度をα(Ｎ＋１)Ｖ(ただし、α＞１)とする（３３
０）。具体的なαの値は、使用するＤＲＡＭのアクセス
の異方性を考慮した平均のアクセス速度が(Ｎ＋１)Ｖと
なるようにαの値を決定する。従って、ＳＲＡＭセルバ
ッファ３１０はＤＲＡＭのアクセスの異方性によって生
じるバーストを平滑化できる程度のバッファ量のみを持
てば良い。このように、本発明のスイッチによれば、大
容量セルバッファを実現するＤＲＡＭセルバッファに対
して、メモリアクセスのばらつきを吸収する時間だけセ
ルを保持させるための、わずかな容量のセル交換・蓄積
用ＳＲＡＭをさらに備え、以下で説明するようなアドレ
ス付与とＤＲＡＭと連動した動作を行うだけでスループ
ットの高い大容量ＡＴＭスイッチが実現できる。尚、後
述するように、ＤＲＡＭセルバッファへの書き込み速度
をα’（α’＞α）とすることでＤＲＡＭのリフレッシ
ュタイミングを生成することが出来る。

【００２３】先ず、ＤＲＡＭセルバッファ３２０のアド
レスの与え方について説明する。図２と図３は、ＤＲＡ
Ｍセルバッファの構成とアドレスの与えかたを説明する
図で、それぞれ書き込み側と読み出し側を示している。
ＤＲＡＭセルバッファは、図２に示すように横方向アド
レスのカラム（Ｃｏｌ）４１０、縦方向アドレスのロー
（Ｒｏｗ）４２０を有する複数のバンク（Ｂａｎｋ）４
００〜４０ｍの集まりで構成される。そして、ＤＲＡＭ
セルバッファのライトアドレスの与え方は、図２の４３
０に示すように、アクセスの異方性ができるだけ少なく
なるように、各出力方路に対応して入力するセルをカラ
ムアクセスとバンクアクセスの連続となるような与えか
たとする。ライトアクセスの速度は、上述したようにα
(Ｎ＋１)Ｖで行う。また、各ライトアクセスのタイミン
グにおいて、転送元のＳＲＡＭ３１０内の該当する出力
方路にセルが存在しない場合にはライトアクセスは行わ
れない。一方、ＤＲＡＭセルバッファへのリードアドレ
スの与えかたは、図３に示すようにライトアドレスと同
じ順序４４０で与えるものとし、リードアクセスの速度
はＶ（周期は１／Ｖ）とする。このように、ＤＲＡＭセ
ルバッファ３２０においては、ライトアクセスの１／α
(Ｎ＋１)の割合でリードアクセスが行われる。

【００２４】尚、上記のようなアドレスの与えかたを行
っても、先に説明したようなＡＴＭセルのトラヒックの
性質により連続的なアドレスアクセスによるセルの入出
力が保証されるものではない。また、ＡＴＭスイッチと
してＤＲＡＭを使用する場合には、次々に入力されたセ
ルを出力方路毎のキューバッファに書き込み、出力方路
のスループットに合うような所定のタイミングでセルを
各出力方路に読み出す動作を行うため、ＤＲＡＭに対す
るライトアクセスのランダム性により、必ずライトアク
セスとリードアクセスが混在する。しかも、ＤＲＡＭは
基本的に各メモリ素子のデータ入出力ポートが共通な１
ポートメモリ構成であるため、上記のように連続するラ
イトアクセスの途中でリードアクセスを行い、リードア
クセス後にライトアクセスを再開する場合には、アドレ
スの与え方は不連続となる。よって、ＤＲＡＭで構成し
たセルバッファ３２０に対するアクセスが、ＤＲＡＭの
カラムアクセス、ローアクセス、バンクアクセスにいず
れになるかを常に保証することは不可能であり、ランダ
ムなアクセスを有する形態となる。

【００２５】図４と図５は、上述したＤＲＡＭセルバッ
ファ３２０におけるランダムなアクセス形態を説明する
説明図である。図４は、連続的なライトアクセスの途中
で、挿入されたリードアクセスが、カラムアクセスとなる
場合のアドレスシーケンス例１００を示したもので、ス
イッチ１（ＤＲＡＭセルバッファ３２０）に書き込まれ
たセルが比較的早く読み出される状態で生じる可能性が
あるケースである。同図において、ｔ＝０からｔ＝３ま
では、連続アドレス０００〜００３を与えて、カラムア
クセスによるライトアクセスを行い、ｔ＝４で、アドレ
ス０００を与えてリードアクセスを行っている。ここ
で、アドレス０００は直前に与えたアドレス００３とは
不連続であるが、同一バンク内のカラムアクセスとな
る。ｔ＝５において、アドレス００４を与えてリードア
クセスが再開されるが、直前のアドレス０００との関係
により、カラムアクセスとなる。このケースでは、基本
的にカラムアクセスなので高速アクセスが可能であるに
もかかわらす、途中のｔ＝４にライト動作より時間のか
かるリード動作が入るため、ｔ＝５のタイミングでアド
レスＡ００４に書き込むセルを、連続的な書き込みの場
合より待たせる必要があり、高速アクセスに制約が出て
しまう。また、図５は、連続的なライトアクセスが途中
の読み出し動作によりローアクセスとなる場合のアドレ
スシーケンス例１１０を示したもので、スイッチ１（Ｄ
ＲＡＭセルバッファ３２０）に書き込まれたセルが比較
的遅れて読み出される状態に生じる可能性があるケース
である。同図において、ｔ＝０からｔ＝３までは、連続
アドレス０１ｊ〜１１２を与えて、カラムアクセスとバ
ンクアクセスによるライトアクセスを行い、ｔ＝４にお
いて、アドレス１０１を与えてリードアクセスを行って
いる。ここで、アドレス１０１は直前に与えたアドレス
１１２とは不連続であり、同一バンク内でローが異なる
アクセスとなるために、ローアクセスとなる。ｔ＝５に
おいて、アドレス１１３を与えてリードアクセスが再開
されるが、直前のアドレス１０１との関係により、再び
ローアクセスとなる。このケースでは、ローアクセスが
途中に入るので、ＤＲＡＭの異方性によりアクセス時間
およびデータ入出力に長い時間がかかる。従って、ｔ＝
５のタイミングのようなライトとリードの切り替えタイ
ミングにおいては、セルの待ち合わせ時間がさらに増え
高速アクセスにさらに制約が出てしまう。そして、ＤＲ
ＡＭセルバッファ３２０においては、これら図４と５で
示したような状況がランダムに発生する可能性がある。

【００２６】本発明は、セルバッファ３２０の前にＳＲ
ＡＭセルバッファ３１０を備え、上記異方性を吸収して
大容量のＤＲＡＭをセルバッファとして使用ならしめる
スイッチであり、以下制御部３００の構成と動作を中心
にスイッチ１の構成と動作をさらに詳細に説明する。

【００２７】図６は、本発明のＡＴＭスイッチに備えた
制御部の構成を示すブロック構成図である。制御部３０
０は、ルーティングタグ３００Ｒ〜３０ｎＲに従いセル
の出力方路を解析するルーティングタグ解析部５０１と
ＤＲＡＭセルバッファ３２０に対して、セル読み出しタ
イミングを与えるためのリードタイミングカウンタ５１
０に、さらに、本発明のスイッチ１でセルの交換を行い
ＤＲＡＭの異方性を吸収するＳＲＡＭセルバッファ３１
０とＤＲＡＭセルバッファ３２０の書き込みならびに読
み出しを制御するＲ／Ｗ制御部５２０（５２０−０〜５
２０−ｎ）を備えた構成とした。

【００２８】このＲ／Ｗ制御部５２０が、速度(Ｎ＋１)
Ｖで入力してきたセルをルーティングタグ解析部５０１
からの情報に基づき、該当する出力方路のＳＲＡＭセル
バッファ３１０に一旦蓄積し、(Ｎ＋１)Ｖより高速な速
度α(Ｎ＋１)ＶでＤＲＡＭセルバッファにセルを転送す
るときには、ＤＲＡＭメモリの異方性を吸収させるタイ
ミングでセルを待ち合わせて転送し、出力方路毎のＤＲ
ＡＭセルバッファ３２０の出力においては、リードタイ
ミングカウンタ５１０より指示されるタイミングに従っ
て、セルが速度Ｖで読み出せるように各メモリ（ＳＲＡ
Ｍ３１０とＤＲＡＭ３２０）を制御する。

【００２９】図７は、Ｒ／Ｗ制御部の詳細な構成を示す
ブロック構成図である。本発明のＡＴＭスイッチ１の制
御に用いるＲ／Ｗ制御部５２０は、ＳＲＡＭセルバッフ
ァ３１０の書き込みならびに読み出しアドレスを生成す
るＷＡカウンタ５２１１とＲＡカウンタ５２１２とを備
えたＳＲＡＭＲＡ／ＷＡ生成部５２１と、ＳＲＡＭセル
バッファ３１０における蓄積セル数をカウントするセル
カウンタ５２２１と、これに基づき、セル有無を判定する
判定回路５２２２とを備えたセル有無判定部５２２と、
ＤＲＡＭセルバッファ３２０の書き込みならびに読み出
しアドレスを生成するＷＡカウンタ５２３１とＲＡカウ
ンタ５２３２とを備えたＤＲＡＭＲＡ／ＷＡ生成部５２
３と、ＤＲＡＭセルバッファ３２０の前回のアクセスア
ドレスを記憶するアドレス保持回路５２４１と今回のア
クセスアドレスと前回のアクセスアドレスからＤＲＡＭ
セルバッファ３２０の今回のアクセスがカラム／バンク
／ローアクセスのいずれかになるかを解析するアクセス
種別判定回路５２４２とアクセス種別によりアクセスタ
イミングを計算して異方性を吸収するようＳＲＡＭセル
バッファ３１０とＤＲＡＭセルバッファ３２０のアクセ
スタイミングを生成するタイミング生成回路５４２３と
を備えたアクセスタイミング生成部５２４とで構成し
た。

【００３０】この構成において、ＳＲＡＭセルバッファ
３１０のセル有無を（信号ＣＬＡＶ５２５）判定して、
ＤＲＡＭセルバッファのアクセスアドレスを生成すると
共に、ＳＲＡＭセルバッファ３１０の読み出しタイミン
グの調整（信号ＥＮＢ）とＤＲＡＭセルバッファ３２０
の書き込みタイミングの調整とを行い、ＳＲＡＭセルバ
ッファ３１０とＤＲＡＭセルバッファ３２０間のセル転
送を制御する。各セルバッファ３１０と３２０は、それ
ぞれＳＲＡＭＲＡ／ＷＡ生成部５２１とＤＲＡＭＲＡ／
ＷＡ生成部５２３が制御線５５０ならびに５４０を介し
て出力したアドレス等のメモリ制御信号によって動作す
る。尚、リードタイミングカウンタ５１０からは、ＤＲ
ＡＭセルバッファ３２０のリードアクセスタイミングを
ＤＲＡＭＲＡ／ＷＡ生成部５２３にＲＥＡＤ信号５３０
により通知する。

【００３１】図８は、Ｒ／Ｗ制御部５２０によりＤＲＡ
Ｍセルバッファ３２０のリード／ライトの動作を説明す
る動作フロー図である。以下、同図を用いながら図６と
図７で示した本発明のＡＴＭスイッチ１の制御部の動作
について説明する。具体的には、ルーティングタグ解析
部５０１からの情報により到着セルを該当する出力方路
のＳＲＡＭセルバッファ３１０に格納した（交換され
た）後の状態において、Ｒ／Ｗ制御部５２０によりＳＲ
ＡＭセルバッファ３１０に格納されたセルをＤＲＡＭセ
ルバッファ３２０に転送する動作、および、特定のタイ
ミングでＤＲＡＭセルバッファ３２０からセルを読み出
す動作について説明する。

【００３２】先ず、ＤＲＡＭＲＡ／ＷＡ生成部５２３
は、リードタイミングカウンタ５１０の出力によりリー
ドタイミングかどうかの判定を行う（ステップ５４
１）。

【００３３】上記ステップ５４１でリードタイミングの
場合、ＤＲＡＭＲＡ／ＷＡ生成部５２３がＤＲＡＭセル
バッファ３２０の読み出しアドレスを計算してアクセス
タイミング生成部５２４へ通知する（ステップ５４
２）。

【００３４】アクセスタイミング生成部５２４は、前の
タイミングでのＤＲＡＭ読み出しアドレスもしくは書き
込みアドレスと、受け取った読み出しアドレスを比較し
て、アクセス種別を判定し、そのアクセス特有のアクセ
スイネーブルタイミングを生成する（ステップ５４
３）。

【００３５】ＤＲＡＭＲＡ／ＷＡ生成部５２３は、アク
セスイネーブルタイミングでＤＲＡＭセルバッファ３２
０へ読み出し指示（Ｒ信号）と読み出しアドレスを制御
線５４０に出力して、ＤＲＡＭセルバッファ３２０に蓄
積したセルの読み出しを行う（ステップ５４４）。

【００３６】一方、ステップ５４１でリードタイミング
でない場合、ＤＲＡＭＲＡ／ＷＡ生成部５２３は、セル
有無判定部５２２から受信したＣＬＡＶ信号５２５によ
り、ＳＲＡＭセルバッファ３１０からの転送セルの有無
を判定する（ステップ５４５）。

【００３７】上記ステップ５４５で転送セルが存在する
場合、ＤＲＡＭＲＡ／ＷＡ生成部５２３は、ＤＲＡＭセ
ルバッファ３２０への書き込みアドレスを計算して、ア
クセスタイミング生成部５２４へ通知する（ステップ５
４６）。

【００３８】アクセスタイミング生成部５２４は、前の
タイミングでのＤＲＡＭ読み出しアドレスもしくは書き
込みアドレスと、受け取った書き込みアドレスを比較し
て、アクセス種別を判定し、そのアクセス種別に応じた
アクセスイネーブルタイミングを生成する（ステップ５
４７）。

【００３９】アクセスイネーブルタイミングにおいてＤ
ＲＡＭＲＡ／ＷＡ生成部５２３は、ＤＲＡＭセルバッフ
ァ３２０へ書き込み指示（Ｗ信号）と書き込みアドレス
を制御線５４０に出力すると共に、ＳＲＡＭＲ／Ｗ生成
部５２１にＥＮＢ信号５２６を送出する。ＥＮＢ信号５
２６を受信したＳＲＡＭＲ／Ｗ生成部は、ＳＲＡＭセル
バッファへ読み出しアドレスを通知して、セルの読み出
しを行う（ステップ５４８）。

【００４０】以上の手順をＲ／Ｗ制御部５２０が実行す
ることで、セルバッファ間のセル転送およびＤＲＡＭセ
ルバッファ３２０からのセル読み出しが可能となる。
尚、セルデータの転送効率をあげるために、ＤＲＡＭセ
ルバッファ３２０のリード／ライトアクセスは、図２お
よび図３に示すように、カラムアクセスと、バンクアク
セスの連続で行うようにアドレスを与え、アクセス遅延
とデータ出力遅延の大きいローアクセスは極力行わない
ようにすることで、ＤＲＡＭの欠点であるアクセス異方
性の影響をできるだけ少なくするようにした。

【００４１】以下、さらに図面を用いて本発明のＡＴＭ
スイッチの動作を説明する。図９は、上述した本発明の
ＡＴＭスイッチ１の動作を説明するタイミング図で、セ
ルバッファ間でのセル転送タイミングの一例を示したも
のである。

【００４２】タイミングｔ０では、ＳＲＡＭセルバッフ
ァ３１０内に読み出しセルが存在しないのでセル転送は
行われない。ｔ１でＤＲＡＭＲＡ／ＷＡ生成部５２３が
ＣＬＡＶ信号によりＳＲＡＭセルバッファ３１０から転
送可能なセルが有ることを検出すると、ＤＲＡＭセルバ
ッファ３２０の書き込みアドレスＷＡを生成してアクセ
スタイミング生成部５２４に通知する。（ＳＲＡＭＲＡ
／ＷＡ生成部５２１では、ＳＲＡＭ３１０の読み出しア
ドレスＲＡが生成されている）。アクセスタイミング生
成部５２４では、受信したＷＡにより、次タイミング
（ｔ２）でのセルバッファ間のデータ転送が可能である
と判断し、ＥＮＢ信号５２６をＳＲＡＭＲＡ／ＷＡ生成
部５２１とＤＲＡＭＲＡ／ＷＡ生成部５２３に送信す
る。ｔ２で、ＳＲＡＭＲＡ／ＷＡ生成部５２１とＤＲＡ
ＭＲＡ／ＷＡ生成部５２３のそれぞれは、ＥＮＢ信号５
２６によりセル転送の許可を確認してセルデータＤ０の
転送を開始する。（このときのＳＲＡＭのＲＡはＲＡ０
で、ＤＲＡＭのＷＡはＡＤ０で、カラムアクセスによる
書き込みとする）。ｔ３においても同様にセルデータＤ
１の転送を行う。ｔ２、ｔ３におけるＤＲＡＭのアクセ
スはカラムアクセスであるが、アクセスタイミング生成
部５２４は、ｔ４におけるＤＲＡＭ３２０のアクセスが
バンクアクセスであると判定するとＥＮＢ信号を取り下
げる。これは、バンクアクセスによりＤＲＡＭの出力遅
延（異方性）が生じ、タイミングｔ５からｔ７の間はセ
ル転送が不可能になるからである。さらに、アクセスタ
イミング生成部５２４はバンクアクセスの出力遅延を計
算した後、ｔ８でアクセスが可能であると判断すると、
その前のｔ７のタイミングで再びＥＮＢ信号５２６を有
効にする。ｔ７においてｔ４でバンクアクセスしたＡＤ
２に対応するセルデータＤ２の転送が行われるので、ｔ
８から再びカラムアクセスを行いデータを転送する。以
上の例で示したセルバッファの制御方法で、ＳＲＡＭセ
ルバッファ３１０からＤＲＡＭセルバッファ３２０への
転送を行うことができる。

【００４３】次にＤＲＡＭセルバッファからのセル読み
出しについて説明する。先に説明したように、ＤＲＡＭ
は基本的に１ポートのＲＡＭであるため、読み出しアク
セスの種別は、その直前の書き込みアドレスにより、カ
ラムアクセスかバンクアクセスかローアクセスかのいず
れにかに変化する。つまり、ＤＲＡＭのアクセス形態
は、読み出しがカラムアクセスでその直後の書き込みア
クセスもカラムアクセスとなるような異方性の影響が小
さいアクセス形態から、読み出しがローアクセスでその
直後の書き込みアクセスもローアクセスとなる異方性影
響が最も大きいアクセス形態まで変動するものである。

【００４４】図１０は、本発明のＡＴＭスイッチ１の動
作を説明するタイミング図で、ＤＲＡＭセルバッファ３
２０からのセル読み出しタイミングで、読み出しアクセ
スがカラムアクセスとなる場合の例を示している。出力
回線側に読み出す速度はＶで有るため、ＤＲＡＭへの書
き込み速度α（Ｎ＋１）Ｖの１／α（Ｎ＋１）の頻度で
読み出しを行えばよい。このタイミングは制御部３００
内のリードタイミングカウンタ５１０からのＲＥＡＤ信
号５３０によってＤＲＡＭＲＡ／ＷＡ生成部５２３に通
知されている。

【００４５】タイミングｔ０でリードアクセスタイミン
グであることを通知されると、アクセスタイミング生
成部５２４がｔ１でＥＮＢ信号５２６を無効にして、Ｓ
ＲＡＭセルバッファ３１０からのセル転送を中止する。
ｔ２でリードアクセスが開始され、Ｒ／Ｗ信号５４０に
よりリードアクセス種別とリードアドレスをＤＲＡＭセ
ルバッファ３２０に通知する。また、ＤＲＡＭの特性
上、リードアクセスはライトアクセスに比べてデータの
出力遅延が生じるため、次のタイミングｔ３では、すぐ
に次のライトアクセスを行うことはできない。従って、
ｔ２でのＥＮＢ信号５２６は無効のままである。ｔ４の
タイミングでセル転送が可能となるため、その前のｔ３
のタイミングでＥＮＢ信号５２６を有効とする。ｔ３の
タイミングでｔ２で与えたリードアドレスＡＤＸに対応
するセルデータＤＸが読み出され、次のｔ４のタイミン
グからセル転送が再開される。

【００４６】尚、図１０では、セル転送が一時中断する
例も併せて示している。具体的には、タイミングｔ５に
おいて、ＳＲＡＭセルバッファ内３１０に読みだしセル
が存在しない場合、これがＣＬＡＶ信号５２５を通じて
ＤＲＡＭＲＡ／ＷＡ生成部５２３に通知され、次のｔ６
のタイミングでセルの転送を中止するためＥＮＢ信号５
２６を無効にしている。その結果、ｔ７のタイミングで
はセル転送が行われない。ｔ６でＳＲＡＭセルバッファ
３１０内にセルの存在が確認されると、ｔ７で再びＥＮ
Ｂ信号５２６を有効にし、ｔ８からセル転送を再開す
る。

【００４７】図１１も、本発明のＡＴＭスイッチ１の動
作を説明するタイミング図で、ＤＲＡＭセルバッファ３
２０からのセル読み出しと、それに続く書き込みアクセ
スが共にローアクセスとなる例を示したものである。

【００４８】タイミングｔ１で、ＲＥＡＤ信号５３０に
より、ＤＲＡＭＲＡ／ＷＡ生成部５２３にリードアクセ
スであることが通知されると、次のｔ２でＥＮＢ信号５
２６を無効にしてＳＲＡＭセルバッファ３１０からのセ
ル転送を中断する。ｔ２では、アクセスタイミング生成
部５２４が直前のライトアドレスＡＤ１とリードアドレ
スＡＤＸを比較し、アクセスがローアクセスであると判
定すると、異方性によるアクセス遅延を計算して、タイ
ミングｔ６でＤＲＡＭセルバッファ３２０にリードアド
レスＡＤＸを与えるようにＤＲＡＭＲＡ／ＷＡ生成部５
２３を制御する。

【００４９】尚、アドレスＡＤＸに対するデータはｔ９
のタイミングで出力される。また、ｔ９では、次のセル
転送を行うためのＥＮＢ信号５２６が送信されるが、次
のＤＲＡＭアクセス種別もローアクセスであるため、次
のｔ１０でＥＮＢ信号５２６が再び無効となる。ｔ１０
で与えたアドレスＡＤ２に相当するセルデータＤ２が転
送された後、カラムアクセスまたはバンクアクセスによ
るセルバッファ間セル転送が再び開始される。

【００５０】今までに示した本発明のＡＴＭスイッチの
構成と動作例で示したように、ＤＲＡＭセルバッファ３
２０からセルが読み出されるタイミングは、出力回線に
対応したセルの読み出しアクセス種別により異なるた
め、出力回線間でのセルの出力タイミングが異なる場合
が有る。

【００５１】図１２は、本発明のＡＴＭスイッチの動作
を説明するタイミング図で、上述した出力回線でのセル
出力遅延ばらつきにより、出力回線間でのセルの出力タ
イミングが異なる場合を示したものである。同図では、
ｔ１での読みだしタイミングに対して、回線＃ｍにおい
ては、カラムアクセスによりセルが読み出され、回線＃
ｎにおいては、ローアクセスによりセルが読み出され、
その結果、セルの出力遅延差６００が発生する例を示し
ている。

【００５２】本発明によれば、上記出力回線のセル出力
遅延ばらつきおよび出力回線間の遅延差吸収も可能とな
る。図１３は、本発明によるＡＴＭスイッチの別の構成
例を示したブロック構成図で、出力回線毎の遅延差吸収
機能も備えたスイッチである。本発明のＡＴＭスイッチ
２は、先に説明したＡＴＭスイッチ１のＤＲＡＭセルバ
ッファ３２０の後段に出力遅延差吸収用のＳＲＡＭセル
バッファ３４０を設け、制御回路３０１がＤＲＡＭセル
バッファ３２０とＳＲＡＭセルバッファ３１０を連動さ
せて異方性を吸収したのと同様に、ＤＲＡＭセルバッフ
ァ３２０とＳＲＡＭセルバッファ３４０を連動させてこ
の遅延差を吸収することにより、すべての出力回線に対
して同一のタイミングでセルを出力する構成である。
尚、遅延差吸収用のセルバッファ３４０としては、１セ
ル程度のセルバッファ量を持つ高速のＳＲＡＭを用い
た。

【００５３】この遅延差吸収用セルバッファ３４０から
のセル読み出しは、制御回路３０１でリードタイミング
に対してＤＲＡＭセルバッファ３２０からの読み出しが
ローアクセスとなった場合の遅延分を加算したタイミン
グを生成して、すべての回線に対応する遅延差吸収用セ
ルバッファ３４０（３４０−０〜３４０−ｎ）から同時
にセルの読み出しを行うことで実施する。

【００５４】次にＤＲＡＭセルバッファのリフレッシュ
動作について説明する。ＤＲＡＭはＳＲＡＭと違い保持
データが消失しないようにリフレッシュ動作を実行する
必要がある。すなわち、次々に入力されるセルを一時蓄
積して交換出力する間において、リフレッシュタイミン
グを生成してリフレッシュ動作を行うことが必要とな
る。そこで、本発明のＡＴＭスイッチ１や２では、セル
バッファとしてＤＲＡＭを使用するために、ＤＲＡＭの
動作速度を入出力回線の速度より少し早めてＤＲＡＭセ
ルバッファ３２０のリフレッシュタイミングを作り出す
構成とする。

【００５５】具体的に図１のスイッチ構成図を用いて説
明すれば、ＡＴＭスイッチ１には速度Ｖの回線が（Ｎ＋
１）本入出力されるので、異方性を考慮したＤＲＡＭへ
の入力速度をα（Ｎ＋１）Ｖより大きい速度α’（Ｎ＋
１）Ｖ（但しα’＞α）とし、入力されたセルを速度
（Ｎ＋１）ＶでＳＲＡＭセルバッファ３１０に書き込
み、速度α’（Ｎ＋１）ＶでＤＲＡＭセルバッファ３２
０へ転送することによりＤＲＡＭセルバッファ３２０に
必要なリフレッシュタイミングを確保する構成とする。
尚、リフレッシュ回路は通常のＤＲＡＭリフレッシュの
回路と同じものであり、本発明では制御回路３００にそ
の回路を備え、ＤＲＡＭセルバッファ３２０で特定のタ
イミングでリフレッシュ動作を行う構成とした。具体的
には図１４に示すように、リードタイミング／リフレッ
シュタイミングカウンタ６１０を制御部３００内に設
け、リードタイミング５３０およびリフレッシュタイミ
ング６３０を生成する。Ｒ／Ｗ制御部５２０において
は、通知されたリフレッシュタイミングにおいて、リード
／ライトアクセスを停止し、ＤＲＡＭセルバッファ３２
０のリフレッシュ動作を行う。リフレッシュタイミング
割り当ての一例を図１５に示す。

【００５６】通常のＡＴＭ交換機の回線対応部（本発明
のＡＴＭスイッチの外側にあり、今回の説明では図示せ
ず）においては、ＡＴＭセルがＩＴＵ−Ｔ勧告で定めら
れたＳＯＮＥＴやＳＤＨの伝送フレームにマッピングさ
れて入出力されるのが一般的である。この伝送フレーム
からオーバヘッドを処理してＡＴＭセルを取り出す際
に、一定の間隔で無情報部分が生じるので、無情報部の
タイミングでは、情報が無いことを示す空セル（装置内
空セル）をスイッチ内に挿入することで伝送路速度との
整合を行っている。回線速度が典型的な１５５．５２Ｍ
ｂｉｔ／ｓ回線の場合、装置内空セルは５３セルに対し
て１セルの割合で挿入される。これは、スイッチ内で処
理すべきセルスループットに対して１／５２だけ高いス
ループット速度でスイッチを動作させていることに相当
する。よって、この定期的に挿入される装置内空セルの
タイミングをＤＲＡＭセルバッファのリフレッシュタイ
ミングとして利用することでＤＲＡＭ特有のリフレッシ
ュの問題を解決することもできる。つまり、ライトアク
セスに割り当てられたタイミングの１／５３の割合のタ
イミングにおいてリフレッシュ動作が完了するようなＤ
ＲＡＭ構成であれば、このタイミングをリフレッシュ専
用タイミングとして使用することにより、ＤＲＡＭへの
転送セル速度を高めることなくリフレッシュが可能とな
る。

【００５７】

【発明の効果】本発明により、ＡＴＭスイッチのセルバ
ッファとしてＤＲＡＭを使用した場合に生じる、ＤＲＡ
Ｍ特有のアクセス形態によるアクセス時間とデータ出力
遅延の異方性を吸収することができ、その結果、高スル
ープットのＡＴＭスイッチに対して従来不可能であった
大容量のセルバッファを与えることができる。

【図面の簡単な説明】

【図１】本発明によるＡＴＭスイッチの構成を示すブロ
ック構成図である。

【図２】同じく、セルバッファのライトアドレスの与え
方を示す説明図である。

【図３】同じく、セルバッファのリードアドレスの与え
方を示す説明図である。

【図４】同じく、セルバッファのライトとリードの動作
例を示す説明図である。

【図５】同じく、セルバッファのライトとリードの他の
動作例を示す説明図である。

【図６】本発明のＡＴＭスイッチに備えた制御部の構成
を示すブロック構成図である。

【図７】同じく、制御部に備えたＲ／Ｗ制御部の構成を
示すブロック構成図である。

【図８】同じく、制御部におけるセルバッファのライト
とリード制御手順を説明する動作フロー図である。

【図９】同じく、制御部とセルバッファの動作を説明す
るタイミング図である。

【図１０】同じく、制御部とセルバッファの別の動作を
説明するタイミング図である。

【図１１】同じく、制御部とセルバッファの他の動作を
説明するタイミング図である。

【図１２】同じく、制御部とセルバッファの他の動作を
説明するタイミング図である。

【図１３】本発明によるＡＴＭスイッチの別の構成を示
すブロック構成図である。

【図１４】同じく、ＡＴＭスイッチに備えた制御部の別
の構成を示すブロック構成図である。

【図１５】同じく、ＤＲＡＭセルバッファリフレッシュ
の動作例を説明するタイミング図である。

【符号の説明】

１：ＡＴＭスイッチ、２００〜２０ｎ：入
力回線、２１０〜２１ｎ：出力回線、３００：制
御部、３０５：セル多重部、３１０：ＳＲ
ＡＭセルバッファ、３２０：ＤＲＡＭセルバッファ、
５２０：Ｒ／Ｗ制御部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼瀬晶彦神奈川県横浜市戸塚区戸塚町216番地株式会社日立製作所情報通信事業部内 (72)発明者柳沢一正東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】非同期転送モードのセルを複数の入力回線
から入力し、前記セルを複数の出力回線のいずれかに交
換出力するＡＴＭスイッチにおいて、前記セルを蓄積す
る第１のメモリと、入力されたセルを前記第１のメモリ
への入力前に蓄積交換する第２のメモリと、前記第１の
メモリと第２のメモリの書き込みと読み出しのアドレス
とタイミングを生成する制御回路とを備えたことを特徴
とするＡＴＭスイッチ。
【請求項２】前記第１のメモリをＤＲＡＭ、前記第２の
メモリをＳＲＡＭで構成し、前記制御回路は、前記第１
のメモリのアクセスアドレスに基づくアクセス時間もし
くは遅延時間のばらつきに対応した前記第２のメモリの
読み出しのアドレスとタイミングと前記第１のメモリの
書き込みアドレスとタイミングを生成することを特徴と
する請求項１に記載のＡＴＭスイッチ。
【請求項３】非同期転送モードのセルを複数の入力回線
から入力し、前記セルを複数の出力回線のいずれかに交
換出力するＡＴＭスイッチにおいて、前記セルの蓄積を
行うセルバッファと、前記セルバッファの入力側に備え
られ前記セルバッファのアクセスアドレスに基づくアク
セス時間もしくは遅延時間のばらつきを吸収するメモリ
と、前記セルの交換制御を行う制御部とを備え、前記制
御部が前記メモリでセルを交換し、交換後のセルを前記
セルバッファに蓄積後、交換先の出力回線にセルを出力
することを特徴とするＡＴＭスイッチ。
【請求項４】前記セルバッファをＤＲＡＭ、前記メモリ
をＳＡＲＭで構成し、前記制御回路は、前記セルバッフ
ァのアクセスアドレスに基づくアクセス時間もしくは遅
延時間のばらつきに対応して前記メモリのセルを前記セ
ルバッファに入力することを特徴とする請求項３に記載
のＡＴＭスイッチ。
【請求項５】非同期転送モードのセルを複数の入力回線
から入力し、前記セルを複数の出力回線のいずれかに交
換出力するＡＴＭスイッチにおいて、前記セルを蓄積す
る第１のメモリと、前記第１のメモリへの入力側に備え
られ、入力されたセルを蓄積交換する第２のメモリと、
前記第１のメモリのアクセスアドレスに基づくアクセス
時間もしくは遅延時間のばらつきに対応した前記第２の
メモリの読み出しアドレスとタイミングと前記第１のメ
モリの書き込みアドレスとタイミングを生成する制御回
路とを備えたことを特徴とするＡＴＭスイッチ。
【請求項６】非同期転送モードのセルを複数の入力回線
から入力し、前記セルを複数の出力回線のいずれかに交
換出力するＡＴＭスイッチにおいて、前記セルを蓄積す
る第１のメモリと、前記複数の入力回線からのセルを多
重化する多重化回路と、前記第１のメモリの入力側に備
えられ、前記多重化されたセルを蓄積交換する第２のメ
モリと、前記第１のメモリのアクセスアドレスに基づく
アクセス時間もしくは遅延時間のばらつきに対応して前
記第２のメモリの読み出しアドレスとタイミングと前記
第１のメモリの書き込みアドレスとタイミングを生成
し、前記第２のメモリでセルを交換し、交換後のセルを
前記第１のメモリに蓄積後、交換先の出力回線にセルを
出力する制御回路とを備えたことを特徴とするＡＴＭス
イッチ。
【請求項７】非同期転送モードのセルを複数の入力回線
から入力し、前記セルを複数の出力回線のいずれかに交
換出力するＡＴＭスイッチにおいて、前記セルを蓄積す
る第１のメモリと、前記第１のメモリへの入力側に備え
られ、入力されたセルを蓄積交換する第２のメモリと、
前記第１のメモリのアクセスアドレスを生成する第１の
アドレス生成回路と、前記第２のメモリのアクセスアド
レスを生成する第２のアドレス生成回路と、前記第２の
メモリの空き状態を判定する判定回路と、前記第１のア
ドレス生成回路の出力に基づき前記第１および第２のア
ドレス生成回路の出力タイミングを生成するタイミング
回路とを有し、前記第２のメモリでセルを交換し、交換
後のセルを前記第１のメモリ蓄積後、交換先の出力回線
にセルを出力するための制御回路とを備えたことを特徴
とするＡＴＭスイッチ。
【請求項８】上記制御回路が、上記第２のメモリへのセ
ル書き込みを第１の速度で行い、前記第１のメモリのセ
ル書き込みと上記第２のメモリのセル読み出しを前記第
１のメモリのアクセスアドレスに基づくアクセス時間も
しくは遅延時間のばらつきに対応した前記第１の速度よ
り高速な第２の速度で行い、前記第２のメモリで交換し
たセルを前記第１のメモリに転送して蓄積制御すること
を特徴とする請求項５乃至７のいずれかに記載のＡＴＭ
スイッチ。
【請求項９】前記第１のメモリをＤＲＡＭ、前記第２の
メモリをＳＡＲＭで構成したことを特徴とする請求項５
乃至８のいずれかに記載のＡＴＭスイッチ。
【請求項１０】非同期転送モードのセルを複数の入力回
線から入力し、前記セルを複数の出力回線のいずれかに
交換出力するＡＴＭスイッチにおいて、前記セルを蓄積
する第１のメモリと、前記第１のメモリへの入力側に備
えられ、入力されたセルを蓄積交換する第２のメモリ
と、前記第１のメモリが出力したセルを一時蓄積する第
３のメモリと、前記第１のメモリと第２のメモリと第３
のメモリの書き込みと読み出しのアドレスとタイミング
を生成する制御回路とを備えたことを特徴とするＡＴＭ
スイッチ。
【請求項１１】非同期転送モードのセルを複数の入力回
線から入力し、前記セルを複数の出力回線のいずれかに
交換出力するＡＴＭスイッチにおいて、前記セルを蓄積
する第１のメモリと、前記第１のメモリへの入力側に備
えられ、入力されたセルを蓄積交換する第２のメモリ
と、前記第１のメモリから出力されたセルを一時蓄積す
る第３のメモリと、前記第１のメモリのアクセスアドレ
スに基づくアクセス時間もしくは遅延時間のばらつきに
対応した前記第２のメモリの読み出しアドレスとタイミ
ングと前記第１のメモリの書き込みアドレスとタイミン
グと前記第１のメモリの読み出しアドレスとタイミング
と前記第３のメモリの書き込みアドレスとタイミングと
を生成する制御回路とを備えたことを特徴とするＡＴＭ
スイッチ。
【請求項１２】前記第１のメモリをＤＲＡＭ、前記第２
および第３のメモリをＳＡＲＭで構成したことを特徴と
する請求項１０もしくは１１に記載のＡＴＭスイッチ。
【請求項１３】非同期転送モードのセルを複数の入力回
線から入力し、前記セルを複数の出力回線のいずれかに
交換出力するＡＴＭスイッチにおいて、前記セルを蓄積
する第１のメモリと、前記第１のメモリへの入力側に備
えられ、入力されたセルを蓄積交換する第２のメモリ
と、前記第１のメモリと第２のメモリの書き込みと読み
出しのアドレスとタイミング生成および前記第１のメモ
リのリフレッシュを実行する制御回路とを備えたことを
特徴とするＡＴＭスイッチ。
【請求項１４】上記制御回路が、上記第２のメモリへの
セル書き込みを第１の速度で行い、前記第１のメモリの
セル書き込みと上記第２のメモリのセル読み出しを前記
第１のメモリのアクセスアドレスに基づくアクセス時間
もしくは遅延時間のばらつきを吸収するための前記第１
の速度より高速な第２の速度で行うことでリフレッシュ
専用タイミングを生成し、前記第２のメモリのセルを前
記第１のメモリに転送するスループットに影響を与える
ことなく上記リフレッシュ動作を実行する請求項１３に
記載のＡＴＭスイッチ。
【請求項１５】上記制御回路は、前記ＡＴＭスイッチに
回線対応部で定期的に挿入する同期デジタルハイアラキ
ー（ＳＤＨ）との速度整合用の空セルタイミングを利用
して上記第１のメモリのリフレッシュ動作を実行する請
求項１３に記載のＡＴＭスイッチ。