KR20030031667A - Ｓｒａｍ을 이용한 ｖｐ/ｖｃ 스위치 시스템 - Google Patents

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Abstract

본 발명은 SRAM을 이용한 VP/VC 스위치 시스템에 관한 것으로, 특히 종래 기술에서는 입력된 ATM 셀을 해당 링크로 전송하기 위해 CAM을 사용하므로, 상용칩을 사용하여 구현이 용이하기는 하지만, 비용이 많이 들고 소용량의 VP/VC스위칭에서 사용하기에는 낭비라는 문제점이 있었다. 따라서, 본 발명은 CAM 대신 SRAM을 사용하도록 구현되어 소용량의 VP/VC 스위칭을 요구하는 보드에 적합하며, FPGA를 사용하는 경우 FPGA 내부 SRAM을 사용하면 보드에 공간이 부족한 경우 유용하게 사용될 수 있을 뿐만 아니라, 2클럭만에 매치 정보를 얻을 수 있어, 고속 스위칭이 가능한 효과가 있다.

Description

ＳＲＡＭ을 이용한 ＶＰ/ＶＣ 스위치 시스템{VP/VC SWITCHING SYSTEM USING SRAM}
본 발명은 VP/VC 스위치 시스템에 관한 것으로, 특히 물리 링크로부터 입력된 ATM 셀의 상위 비트 중 특정 비트만을 어드레스로 설정하여 상기 SRAM에서 정보를 읽어들이도록 지원하여, 상기 SRAM으로부터 반환되는 매치 결과에 따라 해당 링크에 상기 ATM 셀을 전송하는 SRAM을 이용한 VP/VC 스위치 시스템에 관한 것이다.
도 1은 종래 기술에 따른 CAM을 이용한 VP/VC 스위치 시스템의 블록 구성도이다.
도 1을 참조하면, Phy.0(Physical Link. 0; 제 1 물리 링크. 40)로 입력된 ATM 셀을 Phy.1-5중 해당 링크로 전송하는 VP/VC 스위치부(10)와; 상기 입력된 ATM 셀 중 상위 32비트를 전송받아 그 매치 결과를 반환해주는 CAM(20)과; 상기 CAM(20)에 제어 신호를 전송하여 필요한 정보를 기입하는 프로세서(30)를 포함하여 구성된다.
상술한 바와 같이 구성된 상태에서의 동작 설명은 다음과 같다.
우선 프로세서(30)가 CAM(20)에 제어 신호를 송출하여 필요한 정보를 써넣은 상태에서 Phy.0(40)을 통해 ATM 셀이 입력되면, 상기 CAM(20)에 매치 시작 요청 신호를 전송함과 동시에 도 2에 도시된 ATM 셀 중의 상위 32비트를 CAM(20)에 전송한다.
상기 CAM(20)은 상위 32비트를 전송받아 8 클럭 후에 그 매치 정보를 상기VC/VP 스위치부(10)에 반환하고, 상기 VC/VP 스위치부(10)는 상기 CAM(20)으로부터 매치 결과를 전송받아, 매치가 성공하였다면, 해당 매치 정보에 따라 ATM 셀을 해당 물리 링크로 전송한다.
그러나, 상기에서와 같이 종래의 기술에 있어서, 상용칩을 사용하기 때문에 구현이 쉽기는 하지만 비용이 많이 들고 소용량의 VP/VC 스위칭에서는 불필요한 낭비를 초래한다는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 입력되는 ATM 셀 헤더에서 필요한 부분만을 SRAM에 전송하고, 상기 SRAM으로부터 반환되는 매치 결과에 따라 해당 링크에 상기 ATM 셀을 전송하는 SRAM을 이용한 VP/VC 스위치 시스템을 제공함에 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은, VP/VC 테이블 정보를 포함하여 외부로부터 입력되는 데이터에 해당하는 매치 결과 정보를 출력하는 SRAM과; 물리 링크로부터 ATM 셀이 입력되면, 상기 SRAM의 어드레스 라인에 맞게 상기 ATM 셀의 상위 비트 중 특정 비트만을 어드레스로 상기 SRAM에 입력하고, 상기 SRAM으로부터 출력되는 매치 결과에 따라 해당 링크를 통해 상기 ATM 셀을 출력하는 VP/VC 스위치부를 포함하여 구성된 것을 특징으로 한다.
도 1은 종래 기술에 따른 CAM을 이용한 VP/VC 스위치 시스템의 블록 구성도 .
도 3는 표준 ATM셀의 포맷 구조도.
도 2은 본 발명에 따른 SRAM을 이용한 VP/VC 스위치 시스템의 전체 블록 구성도.
도 4는 본 발명에 따른 SRAM을 이용한 VP/VC 스위치 시스템의 상세 블록 구성도.
도 5는 본 발명에 따른 모드 및 상태 레지스터의 예시도.
** 도면의 주요 부분에 대한 부호의 설명 **
100 : VP/VC 스위치부 30 : 프로세서
40~45 : 물리 링크 50 : SRAM
이하, 본 발명에 따른 일 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 SRAM을 이용한 VP/VC 스위치 시스템의 블록 구성도이다.
도 3을 참조하면, 본 발명에 따른 SRAM을 이용한 VP/VC 스위치 시스템은 VP/VC 테이블 정보를 포함하여 외부로부터 입력되는 데이터에 해당하는 매치 결과 정보를 출력하는 SRAM(50)과; 물리 링크(40)로부터 ATM 셀이 입력되면, 상기 SRAM(50)의 어드레스 라인에 맞게 상기 ATM 셀의 상위 비트중 특정 비트만을 어드레스로 상기 SRAM에 입력하고, 상기 SRAM으로부터 출력되는 매치 결과에 따라 해당 링크(41~45)를 통해 상기 ATM 셀을 출력하는 VP/VC 스위치부(100)를 포함하여 구성된다.
도 4는 본 발명에 따른 SRAM을 이용한 VP/VC 스위치 시스템의 상세 블록 구성도이다.
도 4를 참조하면, 상기 VP/VC 스위치부(100)는 SRAM의 어드레스 라인에 맞게 세팅되어, 입력되는 ATM 셀의 상위 비트 중 일부 비트를 마스킹하는 VP/VC 마스크 레지스터(110, 111)와; VP/VC 값 중 고정된 영역이 세팅되는 제 1 레지스터(120, 121)와; 상기 고정된 영역에 해당되는 값이 세팅되는 제 2 레지스터(130, 131)와; 상기 SRAM(50)의 동작 여부 또는 자체의 삽입 동작, 체크 동작, 삭제 동작, 매치 동작 상태 여부에 따라 세팅되는 하는 모드 및 상태 레지스터(140)를 포함하여 구성된다.
상기 SRAM(50)의 데이터 비트는 용도에 따라 가변적으로 사용할 수 있다.
VP/VC 변환을 위해서는 32 비트로 사용할 수도 있지만 여기서는 스위칭을 위해 사용하므로 8비트를 사용한다.
상기 8비트의 VP 마스크 레지스터(110)와 16비트의 VC 마스크 레지스터(111)는 쓰고자 하는 VP/VC 영역을 지정하여 주는데, 해당 비트가 1로 세팅되어 있어야 그 비트가 유효하다.
도 5는 본 발명에 따른 모드 및 상태 레지스터의 예시도이다.
도 5를 참조하면, 상기 모드 및 상태 레지스터(140)의 MSB는 현재 SRAM(50)이 액세스 중인지 아닌지를 나타내줌으로써 매치 동작 중에 다른 동작을 수행하지 못하도록 한다.
즉, SRAM(50)이 액세스중일 때는 MSB가 '1'로 세팅되고, SRAM(50)이 액세스중이 아닐 때는 MSB가 '0'으로 세팅된다.
그리고, 상기 모드 및 상태 레지스터(140)의 마지막 두 비트는 상기 SRAM(50)의 동작 상태를 나타내는 것으로 OO일 때는 삽입 모드, 01일때는 체크 모드, 10일 때는 삭제 모드, 11일 때는 매치 모드를 나타낸다.
상기와 같이 구성된 상태에서의 동작 설명은 다음과 같다.
면저 시스템 리셋이 풀리면 SRAM(50)을 초기화하고 프로세서(30)는 모드 및 상태 레지스터(140)의 LSB를 11로 세팅하여 매치 모드에서 대기한다.
프로세서(30)는 먼저 VP 마스크 레지스터(110)와 VC마스크 레지스터(111)를 셋팅한후, 상기 VP/VC 값 중 변하지 않을 영역을 제 1 레지스터(120)에 세팅하고, 그 값을 제 2 레지스터(130, 131)에 세팅한다.
SRAM(50)에 정보를 입력하기 위해서는 프로세서(30)는 모드 및 상태 레지스터(140)의 LSB를 삽입모드인 00으로 세팅하고 정보를 입력한다. 이때 데이터의 MSB에는 유효한 데이터가 들어있다는 것을 가르쳐주기 위해 1로 세팅한다.
모드 및 매치 레지스터(140)는 매치 모드 및 준비 상태로 자동 전환된다.
이 때, ATM 셀이 들어오면, 매치 동작은 상기 VP/VC 비트 중, VP/VC 마스크 레지스터(110)에 셋팅된 비트만이 어드레스가 되어 SRAM(50)에 저장된 값을 읽어온다.
상기 SRAM(50)으로부터 매치 결과 데이터 출력에 따라, 매치 성공 여부를 판단하여, 매치 성공이면 제 1 물리 링크로부터 입력된 ATM 셀을 SRAM에서 읽어온 정보에 해당되는 물리 링크로 보내고, 매치 실패일 경우에는 상기 입력된 ATM 셀을 버리게 된다.
이 때, 읽어온 데이터의 MSB가 '1'이면 매치 성공이고, MSB가 '0'인 경우에는 매치 실패가 된다.
또한, 제 1 레지스터(120, 121)에 세팅된 비트가 VP/VC 정적값과 같지 않은 경우에도 매치 실패가 된다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 청구항에서 정의되는 본 발명의 취지와 범위에 포함된다.
이상에서 설명한 바와 같이 본 발명은 소용량의 VP/VC 스위칭을 요구하는 보드에 적합하므로 CAM을 사용하는 것보다 비용이 적게 들고, FPGA를 사용하는 경우,FPGA 내부 SRAM을 사용하면 보드에 공간이 부족한 경우 유용하게 사용될 수 있다는 이점이 있을 뿐만 아니라, SRAM을 사용하면, 2클럭만에 매치 정보를 얻을 수 있어 고속 스위칭이 가능하다는 이점이 있다.

Claims (4)

  1. VP/VC 테이블 정보를 포함하여 외부로부터 입력되는 데이터에 해당하는 매치 결과 정보를 출력하는 SRAM과;
    물리 링크로부터 ATM 셀이 입력되면, 상기 SRAM의 어드레스 라인에 맞게 상기 ATM 셀의 상위 비트중 특정 비트만을 어드레스로 상기 SRAM에 입력하고, 상기 SRAM으로부터 출력되는 매치 결과에 따라 해당 링크를 통해 상기 ATM 셀을 출력하는 VP/VC 스위치부를 포함하여 구성된 것을 특징으로 하는 SRAM을 이용한 VP/VC 스위치 시스템.
  2. 제 1항에 있어서, 상기 VP/VC 스위치부는
    SRAM의 어드레스 라인에 맞게 세팅되어, 입력되는 ATM 셀의 상위 비트 중 일부 비트를 마스킹하는 VP/VC 마스크 레지스터와;
    VP/VC 값 중 변하지 않을 영역이 세팅되는 제 1 레지스터와;
    상기 변하지 않을 영역에 해당되는 값이 세팅되는 제 2 레지스터와;
    상기 SRAM의 동작 여부 또는 자체의 삽입 동작, 체크 동작, 삭제 동작, 매치 동작 상태 여부를 판단하는 모드 및 상태 레지스터를 포함하여 구성되는 것을 특징으로 하는 SRAM을 이용한 VP/VC 스위치 시스템.
  3. 제 1항 또는 제 2항에 있어서, 상기 VP/VC 스위치부는
    상기 SRAM으로부터 출력된 매치 결과 데이터의 최상위 비트에 따라 매치 성공 여부를 판단하는 것을 특징으로 하는 SRAM을 이용한 VP/VC 스위치 시스템.
  4. 제 2항에 있어서, 상기 VP/VC 스위치부는
    상기 제 1 레지스터에 세팅된 비트와 VP/VC 정적치와의 일치 여부에 따라 매치 성공 여부를 판단하는 것을 특징으로 하는 SRAM을 이용한 VP/VC 스위치 시스템.
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