KR20010061328A

KR20010061328A - 데이터 전송속도를 향상시키기 위한 라인 보드

Info

Publication number: KR20010061328A
Application number: KR1019990063821A
Authority: KR
Inventors: 이주형
Original assignee: 서평원; 엘지정보통신주식회사
Priority date: 1999-12-28
Filing date: 1999-12-28
Publication date: 2001-07-07

Abstract

데이터 전송속도를 향상시키기 위한 라인 보드에 관한 것으로, 최대 데이터 처리단위로 패킷 데이터를 송/수신하고 패킷 데이터의 송/수신을 제어하기 위한 제어신호를 출력하는 CPU와, 데이터 버스를 통해 전송된 패킷 데이터 및 패킷 제어신호를 수신하기 위한 제1 버퍼와, 제1 버퍼를 통해 수신된 패킷 데이터를 CPU의 최대 데이터 처리단위로 저장하기 위한 수신 FIFO 메모리와, 수신 FIFO 메모리에 저장된 패킷 데이터를 CPU로 전송하기 위한 제3 버퍼와, CPU에서 출력되는 패킷 데이터를 쉬프트 시키기 위한 쉬프트 레지스터와, 쉬프트 레지스터에서 쉬프트되는 패킷 데이터를 상기 데이터 버스 형식에 따른 단위로 저장하기 위한 송신 FIFO 메모리와, 송신 FIFO 메모리에 저장된 패킷 데이터를 데이터 버스를 통해 송신하기 위한 제2 버퍼와, 제1 버퍼를 통해 수신된 패킷 제어신호와 상기 CPU의 제어신호에 따라 제3 버퍼, 쉬프트 레지스터, 수신 FIFO 메모리, 송신 FIFO 메모리 및 제2 버퍼의 동작을 제어하기 위한 패킷 컨트롤러를 포함하여 구성되므로 데이터 전송속도를 향상시킬 수 있다.

Description

데이터 전송속도를 향상시키기 위한 라인 보드{LINE BOARD FOR INCREASING TRANSMISSION SPEED OF DATA}

본 발명은 데이터 전송속도를 향상시키기 위한 라인 보드에 관한 것이다.

일반적으로 다수개의 라인 보드(Line Board)는 송/수신이 동시에 가능한 풀 듀플렉스(Full Duplex) 방식으로 이루어진 8비트 데이터 버스를 이용하여백보드(Back Board)를 통해 내부 패킷 데이터를 교환하도록 구성된다.

그리고 라인 보드(10)는 도 1에 도시된 바와 같이, 데이터 버스를 통해 전송된 패킷 데이터 및 패킷 제어신호를 수신하는 버퍼(11), 상기 버퍼(11)를 통해 수신된 패킷 데이터를 저장하기 위한 수신 FIFO 메모리(12), 송신용 패킷 데이터를 저장하기 위한 송신 FIFO 메모리(13), 상기 송신 FIFO 메모리(13)에 저장된 패킷 데이터를 데이터 버스를 통해 송신하기 위한 버퍼(14), 상기 수신 FIFO 메모리(12)에서 출력된 데이터를 내부로 읽어들이거나 외부 전송용 데이터를 상기 송신 FIFO 메모리(13)에 써넣기 위한 양방향 버퍼(15), 상기 양방향 버퍼(15)를 통해 패킷 데이터를 읽어들이고 외부로 전송해야할 패킷 데이터를 상기 양방향 버퍼(15)를 통해 송신 FIFO 메모리(13)에 써넣는 동작을 수행하며, 상기 패킷 데이터의 송/수신을 제어하기 위한 제어신호를 출력하는 CPU(17), 상기 버퍼(11)를 통해 수신된 패킷 제어신호와 상기 CPU(17)의 제어신호에 따라 양방향 버퍼(15), 수신 FIFO 메모리(12), 송신 FIFO 메모리(13) 및 버퍼(14)의 동작을 제어하고 인터럽트 발생을 제어하기 위한 패킷 컨트롤러(16), 패킷 컨트롤러(16)의 제어에 따라 인터럽트 신호를 상기 CPU(17)로 전송하는 MFP(Multi Function Peripheral)(18)를 포함하여 구성된다.

이와 같이 구성된 종래기술의 동작을 설명하면 다음과 같다.

먼저, 패킷 데이터 수신동작을 설명하면 다음과 같다.

데이터 버스를 통해 외부에서 소정 패킷 데이터 및 패킷 제어신호가 전송되면 버퍼(11)를 통해 그중 패킷 제어신호가 패킷 컨트롤러(16)로 전송되고 패킷 데이터가 8비트 단위로 수신 FIFO 메모리(12)로 전송된다.

이어서 패킷 컨트롤러(16)는 상기 버퍼(11)를 통해 전송된 패킷 제어신호 및 CPU(17)의 제어신호에 따라 수신 FIFO 메모리(12)에 저장된 패킷 데이터가 8비트 단위로 양방향 버퍼(15)로 전송되도록 한다.

그리고 CPU(17)는 상기 양방향 버퍼(15)를 통해 해당 패킷 데이터를 8비트 단위로 읽어들인다.

한편, 외부에서 인터럽트 요청이 있을 경우, 패킷 컨트롤러(16)가 MFP(18)를 제어하여 CPU(17)로 인터럽트 신호를 발생시킨다.

다음으로, 패킷 데이터 송신과정을 설명하면 다음과 같다.

CPU(17)는 패킷 데이터 송신이 이루어지도록 패킷 컨트롤러(16)에 제어신호를 인가하고 패킷 데이터를 8비트 단위로 양방향 버퍼(15)를 통해 송신 FIFO 메모리(13)에 써넣는다.

이어서 송신 FIFO 메모리(13)는 패킷 컨트롤러(16)의 제어신호에 따라 해당 패킷 데이터를 8비트 단위로 버퍼(14)를 통해 데이터 버스로 전송한다.

이와 같은 종래의 패킷 데이터 송/수신 타이밍을 살펴보면, 도 2와 같이, 패킷 데이터 전송주기를 'T1'이라 하면, 실제 하나의 패킷 데이터를 전송하는데 소요되는 시간은 'T2'이다.

이때 한 패킷이 220 바이트(1760 비트)로 구성된 경우의 예를 들어보면, CPU(17)가 패킷 데이터를 송신 FIFO 메모리(13)에 써넣는데 소요되는 시간은 't1'이고 패킷 컨트롤러(16)가 패킷 데이터를 데이터 버스를 통해 백보드에 써넣는 시간과 패킷 컨트롤러(16)가 백보드로부터 데이터 버스를 통해 패킷 데이터를 읽어들이는 시간은 각각 't2'와 't3'로 서로 동일하며, 상기 't1'은 't2'에 비해 약 2.5배의 시간이 소요된다.

이에 반하여, CPU(17)가 수신 FIFO 메모리(12)로부터 패킷 데이터를 읽어들이는 시간은 't4'이고 't1'에 비해 약 6배의 시간이 소요된다. 그리고 이 시간은 패킷 데이터의 양에 비례하여 증가한다.

이때 CPU(17)는 한번에 32비트의 데이터 처리기능이 지원되고 그때 최적의 속도성능을 발휘하는데, 종래 기술은 CPU(17)에서 8비트 단위로 패킷 데이터 송/수신을 수행하므로 CPU(17)가 제 성능을 발휘하지 못하게 된다.

그러나 종래의 기술에 따른 라인 보드는 CPU가 자신의 성능에 못 미치는 8비트 단위로 데이터를 처리하므로 데이터 처리성능이 저하되고 결국, 데이터 전송속도의 저하를 초래하는 문제점이 있다.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 데이터 전송속도를 향상시키기 위한 라인 보드를 제공함에 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명은 최대 데이터 처리단위로 패킷 데이터를 송/수신하고 패킷 데이터의 송/수신을 제어하기 위한 제어신호를 출력하는 CPU와, 데이터 버스를 통해 전송된 패킷 데이터 및 패킷 제어신호를 수신하기 위한 제1 버퍼와, 제1 버퍼를 통해 수신된 패킷 데이터를 CPU의 최대 데이터 처리단위로 저장하기 위한 수신 FIFO 메모리와, 수신 FIFO 메모리에 저장된 패킷 데이터를 CPU로 전송하기 위한 제3 버퍼와, CPU에서 출력되는 패킷 데이터를 쉬프트 시키기 위한 쉬프트 레지스터와, 쉬프트 레지스터에서 쉬프트되는 패킷 데이터를 상기 데이터 버스 형식에 따른 단위로 저장하기 위한 송신 FIFO 메모리와, 송신 FIFO 메모리에 저장된 패킷 데이터를 데이터 버스를 통해 송신하기 위한 제2 버퍼와, 제1 버퍼를 통해 수신된 패킷 제어신호와 상기 CPU의 제어신호에 따라 제3 버퍼, 쉬프트 레지스터, 수신 FIFO 메모리, 송신 FIFO 메모리 및 제2 버퍼의 동작을 제어하기 위한 패킷 컨트롤러를 포함하여 구성됨을 특징으로 한다.

도 1은 종래의 기술에 따른 라인 보드의 구성을 나타낸 블록도

도 2는 도 1의 데이터 전송 타이밍도

도 3은 본 발명에 따른 라인 보드의 구성을 나타낸 블록도

도 4는 도 3의 데이터 전송 타이밍도

도면의 주요부분에 대한 부호의 설명

30: 라인 보드 31, 33, 36: 버퍼

32: 수신 FIFO 메모리 34: 쉬프트 레지스터

35: 송신 FIFO 메모리 37: 패킷 컨트롤러

38: CPU 39: MFP

이하, 첨부된 도면을 참조하여 본 발명에 따른 데이터 전송속도를 향상시키기 위한 라인 보드의 바람직한 일실시예를 설명하면 다음과 같다.

도 3은 본 발명에 따른 라인 보드의 구성을 나타낸 블록도이고, 도 4는 도 3의 데이터 전송 타이밍도이다.

본 발명에 따른 라인 보드(30)는 도 3에 도시된 바와 같이, 32비트 단위로 패킷 데이터를 송/수신하고 패킷 데이터의 송/수신을 제어하기 위한 제어신호를 출력하는 CPU(38), 데이터 버스를 통해 전송된 패킷 데이터 및 패킷 제어신호를 수신하는 제1 버퍼(31), 상기 제1 버퍼(31)를 통해 수신된 패킷 데이터를 32비트 단위로 저장하기 위한 수신 FIFO 메모리(32), 상기 수신 FIFO 메모리(32)에 저장된 패킷 데이터를 CPU(38)로 전송하기 위한 제3 버퍼(33), 상기 CPU(38)에서 32 비트단위로 출력되는 패킷 데이터를 1비트씩 쉬프트 시키기 위한 쉬프트 레지스터(34), 상기 쉬프트 레지스터(34)에서 쉬프트되는 패킷 데이터를 8비트 단위로 저장하기위한 송신 FIFO 메모리(35), 상기 송신 FIFO 메모리(35)에 저장된 패킷 데이터를 데이터 버스를 통해 송신하기 위한 제2 버퍼(36), 상기 제1 버퍼(31)를 통해 수신된 패킷 제어신호와 상기 CPU(38)의 제어신호에 따라 제3 버퍼(33), 쉬프트 레지스터(34), 수신 FIFO 메모리(32), 송신 FIFO 메모리(35) 및 제2 버퍼(36)의 동작을 제어하고 인터럽트 발생을 제어하기 위한 패킷 컨트롤러(37), 패킷 컨트롤러(37)의 제어에 따라 인터럽트 신호를 상기 CPU(38)로 전송하는 MFP(Multi Function Peripheral)(39)를 포함하여 구성된다.

이와 같이 구성된 본 발명의 동작을 설명하면 다음과 같다.

먼저, 패킷 데이터 수신동작을 설명하면 다음과 같다.

데이터 버스를 통해 외부에서 소정 패킷 데이터 및 패킷 제어신호가 전송되면 제1 버퍼(31)를 통해 그중 패킷 제어신호가 패킷 컨트롤러(37)로 전송되고 패킷 데이터가 8비트 단위로 수신 FIFO 메모리(32)로 전송된다.

그리고 수신 FIFO 메모리(32)는 상기 제1 버퍼(31)에서 전송되는 8비트 단위의 패킷 데이터를 32비트 단위로 저장한다.

이어서 패킷 컨트롤러(37)는 상기 제1 버퍼(31)를 통해 전송된 패킷 제어신호 및 CPU(38)의 제어신호에 따라 수신 FIFO 메모리(32)에 저장된 32비트 데이터가 제3 버퍼(33)로 전송되도록 한다.

그리고 CPU(38)는 상기 제3 버퍼(33)를 통해 해당 패킷 데이터를 32비트 단위로 읽어들인다.

다음으로, 패킷 데이터 송신동작을 설명하면 다음과 같다.

CPU(38)는 패킷 데이터 송신이 이루어지도록 패킷 컨트롤러(37)에 제어신호를 인가하고 패킷 데이터를 32비트 단위로 쉬프트 레지스터(34)로 전송한다.

그리고 쉬프트 레지스터(34)는 패킷 컨트롤러(37)의 제어신호에 따라 CPU(38)에서 전송된 32비트 데이터를 1비트 단위로 쉬프트시켜 송신 FIFO 메모리(35)에 써넣는다.

이어서 송신 FIFO 메모리(35)는 패킷 컨트롤러(37)의 제어신호에 따라 해당 패킷 데이터를 8비트 단위로 제2 버퍼(36)를 통해 데이터 버스로 전송한다.

이와 같은 본 발명의 패킷 데이터 송/수신 타이밍을 살펴보면, 도 4와 같이, 패킷 데이터 전송주기를 T1′이라 하면, 실제 하나의 패킷 데이터를 전송하는데 소요되는 시간은 T2′이다.

이때 한 패킷이 종래기술의 타이밍도인 도 2의 예와 마찬가지로 220 바이트(1760 비트)로 구성된 경우, CPU(38)가 패킷 데이터를 송신 FIFO 메모리(35)에 써넣는데 소요되는 시간은 t1′이고 패킷 컨트롤러(37)가 패킷 데이터를 데이터 버스를 통해 백보드에 써넣는 시간과 패킷 컨트롤러(37)가 백보드로부터 데이터 버스를 통해 패킷 데이터를 읽어들이는 시간은 각각 t2′와 t3′로 서로 동일하며 이는 도 2의 t2 및 t3와 동일하다. 여기서 t1′은 t2′에 비해 약 1.5배의 시간이 소요되는데, 종래 기술에서는 t1이 t2에 비해 약 2.5배의 시간이 소요된다.

즉, 220 바이트 송신을 기준으로 했을 경우, 본 발명에서 CPU(38)가 패킷 데이터를 송신 FIFO 메모리(35)에 써넣는데 소요되는 시간 t1′을 종래기술에 비해 40% 이상 감소시킬 수 있다.

또한 CPU(38)가 수신 FIFO 메모리(32)로부터 패킷 데이터를 읽어들이는 시간은 t4′이고 이는 도 2의 t4에 비해 약 1/4의 시간이 소요된다.

즉, 220 바이트 수신을 기준으로 했을 경우, 본 발명에서 CPU(38)가 수신 FIFO 메모리(32)로부터 패킷 데이터를 읽어들이는데 소요되는 시간 t4′을 종래기술에 비해 75% 이상 감소시킬 수 있다.

상술한 내용은 220 바이트를 일예로 하여 기술한 내용이며, 실제 데이터 전송효율은 패킷 데이터의 양에 비례하여 증가한다.

본 발명에 따른 데이터 전송속도를 향상시키기 위한 라인 보드는 내부 CPU에서 외부와의 데이터 버스 비트수에 상관없이 자신의 최대 데이터 처리용량에 상응하는 단위로 패킷 데이터 송/수신을 수행하므로 데이터 전송속도를 향상시킬 수 있는 효과가 있다.

Claims

백 보드(Back Board)와 연계된 데이터 버스를 통해 다른 라인 보드(Line Board)와 패킷 데이터 송/수신을 수행하는 라인 보드에 있어서,

최대 데이터 처리단위로 패킷 데이터를 송/수신하고 패킷 데이터의 송/수신을 제어하기 위한 제어신호를 출력하는 CPU,

상기 데이터 버스를 통해 전송된 패킷 데이터 및 패킷 제어신호를 수신하기 위한 제1 버퍼,

상기 제1 버퍼를 통해 수신된 패킷 데이터를 상기 CPU의 최대 데이터 처리단위로 저장하기 위한 수신 FIFO 메모리,

상기 수신 FIFO 메모리에 저장된 패킷 데이터를 CPU로 전송하기 위한 제3 버퍼,

상기 CPU에서 출력되는 패킷 데이터를 쉬프트 시키기 위한 쉬프트 레지스터,

상기 쉬프트 레지스터에서 쉬프트되는 패킷 데이터를 상기 데이터 버스 형식에 따른 단위로 저장하기 위한 송신 FIFO 메모리,

상기 송신 FIFO 메모리에 저장된 패킷 데이터를 데이터 버스를 통해 송신하기 위한 제2 버퍼, 상기 제1 버퍼를 통해 수신된 패킷 제어신호와 상기 CPU의 제어신호에 따라 제3 버퍼, 쉬프트 레지스터, 수신 FIFO 메모리, 송신 FIFO 메모리 및 제2 버퍼의 동작을 제어하기 위한 패킷 컨트롤러를 포함하여 구성됨을 특징으로 하는 데이터 전송속도를 향상시키기 위한 라인 보드.