KR20000038686A

KR20000038686A - 직접 메모리 접근 제어기

Info

Publication number: KR20000038686A
Application number: KR1019980053762A
Authority: KR
Inventors: 임종원
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1998-12-08
Filing date: 1998-12-08
Publication date: 2000-07-05

Abstract

본 발명은 직접 메모리 접근 제어기에 관한 것으로, 종래 직접 메모리 접근 제어기는 데이터를 전송할 장치와 데이터를 전송받을 장치의 어드레스 상태가 서로 다른 경우 1바이트씩의 데이터를 전송함으로써, 전송속도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 데이터가 저장된 장치의 어드레스 및 데이터를 전송받을 장치의 어드레스정보와 전송할 데이터의 크기정보를 포함하는 중앙처리장치의 명령데이터를 저장하는 레지스터부와; 상기 레지스터부에 저장된 데이터가 저장된 장치의 어드레스 및 데이터를 전송받을 장치의 어드레스정보와 전송할 데이터의 크기정보에 따른 제어신호를 출력하는 제어부와; 상기 제어부의 제어신호에 따라 워드단위의 데이터를 전송하기 위해 입력된 데이터를 시프트 및 저장하는 3바이트 시프트 버퍼부와; 상기 제어부의 제어신호에 따라 워드단위 또는 바이트단위의 데이터를 읽어오거나, 워드단위의 데이터를 전송하도록 외부의 버스를 제어하는 인터페이스 로직부로 구성되어, 전송할 데이터가 저장된 장치의 어드레스 및 데이터를 전송받을 장치의 어드레스와 전송할 데이터의 상태에 따라 시프트 버퍼를 사용한 전송되는 데이터 처리를 통해 워드단위의 데이터를 전송함이 가능해짐으로써, 데이터의 전송속도 및 전송효율을 향상시키는 효과가 있다.

Description

직접 메모리 접근 제어기

본 발명은 직접 메모리 접근 제어기에 관한 것으로, 특히 데이터의 위치에 관계없이 워드(word)단위의 데이터 전송이 가능한 직접 메모리 접근 제어기(direct memory access controller)에 관한 것이다.

일반적으로, 멀티 미디어 제품이 포편화된 요즘 오디오, 비디오 및 그래픽 데이터 등 많은 양의 데이터를 전송하게 된다. 이와 같이 많은 양의 데이터를 전송하기 위해서 속도가 빠른 중앙처리장치(CPU) 뿐만 아니라 빠른 전송장치도 요구되고 있으며, 현재 많은 양의 데이터를 빠르게 전송할 수 있는 장치로 직접 메모리 접근 제어기를 사용하고 있다. 이는 중앙처리장치에 비해 명령데이터(instruction data)를 인출(fetch), 디코딩(decoding) 및 실행(execution)하는 불필요한 시간을 없앨 수 있어 한 개의 전송단위를 전송하기 위해 중앙처리장치는 최소 2개의 명령데이터가 필요하므로 산술적으로 최소 2배 이상의 전송시간을 단축할 수 있으며, 이와 같은 종래 직접 메모리 접근 제어기를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 일반적인 직접 메모리 접근 제어기를 이용한 시스템 블록도로서, 이에 도시한 바와 같이 16비트의 버스(BUS)를 사용하는 시스템에서 직접 메모리 접근 제어기(DMAC)는 그 버스(BUS)를 통해 주 메모리(MEMORY)와 그래픽 메모리(G-MEMORY)의 데이터를 전송하도록 구성된다.

상기와 같은 구성에서 전송할 데이터의 어드레스인 소스 어드레스(source address)와 데이터를 전송받을 장치의 어드레스(destiation address)가 모두 짝수일때는 소스 어드레스의 데이터를 워드단위로 읽어 16비트 버스(BUS)를 통해 워드단위로 전송할 수 있으나, 데이터의 성격, 메모리의 위치 등의 이유로 소스 어드레스나 전송 받을 장치의 전송받을 위치인 어드레스가 항상 짝수일 수 없으며, 전송하는 데이터의 크기 또한 홀수 바이트일 수 있으며, 발생할 수 있는 어드레스의 종류에 따라 종래 직접 메모리 접근 제어기의 동작은 아래와 같다.

먼저, 종래의 직접 메모리 접근 제어기는 전송할 소스 어드레스(source address)가 홀수이고 전송받을 장치의 어드레스(destination address)가 짝수인 경우 소스 어드레스의 데이터를 1바이트씩 순차적으로 읽어온 후, 읽어온 데이터를 1워드(word)의 단위로 전송받을 장치에 전송한다.

또한, 소스 어드레스가 짝수이고 전송받을 장치의 어드레스가 홀수 있때, 소스 어드레스의 데이터를 워드단위로 읽어온 후, 16비트 버스(BUS)를 사용함에도 불구하고, 전송받을 장치의 어드레스가 홀수인 이유로 1바이트씩 전송하는 동작을 수행한다.

상기한 바와 같이 종래 직접 메모리 접근 제어기는 워드단위의 데이터전송이 가능함에도 불구하고 데이터를 전송할 메모리의 어드레스 또는 데이터를 전송할 장치의 현재 어드레스 위치가 홀수인 경우 바이트단위의 데이터만을 전송받거나 전송함으로써, 그 전송속도가 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 전송할 데이터가 저장된 어드레스와 데이터를 전송받을 장치의 어드레스의 홀수 짝수에 관계없이 워드단위로 데이터를 읽어와 워드단위로 데이터를 전송할 수 있는 직접 메모리 접근 제어기를 제공함에 그 목적이 있다.

도1은 일반적인 직접 메모리 접근 제어기를 이용한 시스템 블록도.

도2는 본 발명 직접 메모리 접근 제어기의 블록도.

도3은 데이터를 전송할 장치와 데이터를 전송받을 장치의 어드레스가 각각 짝수와 홀수 일 때 본 발명 직접 메모리 접근 제어기의 동작 순서도.

도4는 데이터를 전송할 장치와 데이터를 전송받을 장치의 어드레스가 각각 홀수와 짝수 일 때 본 발명 직접 메모리 접근 제어기의 동작 순서도.

***도면의 주요 부분에 대한 부호의 설명***

1:레지스터부 2:제어부

3:3바이트 시프트버퍼부 4:인터페이스 로직부

상기와 같은 목적은 데이터가 저장된 장치의 어드레스 및 데이터를 전송받을 장치의 어드레스정보와 전송할 데이터의 크기정보를 포함하는 중앙처리장치의 명령데이터를 저장하는 레지스터부와; 상기 레지스터부에 저장된 데이터가 저장된 장치의 어드레스 및 데이터를 전송받을 장치의 어드레스정보와 전송할 데이터의 크기정보에 따른 제어신호를 출력하는 제어부와; 상기 제어부의 제어신호에 따라 워드단위의 데이터를 전송하기 위해 입력된 데이터를 시프트 및 저장하는 3바이트 시프트 버퍼부와; 상기 제어부의 제어신호에 따라 워드단위 또는 바이트단위의 데이터를 읽어오거나, 워드단위의 데이터를 전송하도록 외부의 버스를 제어하는 인터페이스 로직부로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 직접 메모리 접근 제어기의 블록도로서, 이에 도시한 바와 같이 외부의 중앙처리장치(CPU)로 부터 명령데이터를 받아 이때의 스테이터스(STATUS)를 저장하는 레지스터부(1)와; 상기 레지스터부(1)에 저장된 스테이터스(STATUS)에 따라 전송할 데이터(DATA)가 저장된 장치의 어드레스와 데이터(DATA)를 전송받을 장치의 어드레스가 홀수 또는 짝수인지 판단하며, 전송할 데이터(DATA)의 바이트수를 판단하여 그 판단결과에 따른 제어신호를 출력하는 제어부(2)와; 상기 제어부(2)의 제어에 따라 전송할 데이터를 3바이트의 단위로 시프트하는 시프트 버퍼부(3)와; 상기 시프트 버퍼부(3)에서 시프트된 데이터(DATA) 또는 전송할 데이터가 위치한 장치의 시프트 되지 않은 데이터(DATA)를 전송할 수 있도록 상기 제어부(2)의 제어신호에 따라 버스 제어신호(BUS_CONTROL)를 출력하는 인터페이스 로직부(4)로 구성된다.

이하, 상기와 같이 구성된 본 발명 직접 메모리 접근 제어기의 동작을 설명한다.

먼저, 외부의 중앙처리장치(CPU)로 부터 명령데이터가 입력되면, 그 명령데이터는 상기 레지스터부(1)에 저장된다. 이때, 명령데이터에는 전송할 데이터(DATA)가 위치한 장치의 어드레스, 전송받을 장치의 어드레스 및 전송할 데이터(DATA)의 바이트수를 포함한다.

그 다음, 상기 레지스터부(1)에 저장된 데이터에 따라 제어부(2)는 전송할 데이터(DATA)가 저장된 주 메모리 등의 특정장치의 어드레스와 전송받을 장치(예를 들어 비디오 메모리)의 데이터(DATA)를 저장할 어드레스 및 전송할 데이터(DATA)의 바이트수가 홀수인지 짝수인지 판단하게 된다.

이때, 발생할 수 있는 경우의 수는 2의 3승인 8가지 경우로 생각할 수 있으며, 중요한 것은 종래 기술에서 설명한 바와 같이 전송할 데이터가 위치한 장치의 어드레스가 짝수일 때 전송받을 장치의 어드레스가 홀수이거나, 전송할 데이터가 위치한 장치의 어드레스가 홀수일 때 전송받을 장치의 어드레스가 짝수일 때가 워드단위의 데이터전송에 문제가 발생하게 되므로, 이와 같이 데이터를 전송할 장치와 데이터를 전송받을 장치의 어드레스 상태가 서로 다른 경우에 대해 첨부한 도면을 참조하여 좀더 상세히 설명한다.

도3은 데이터를 전송할 장치의 어드레스가 짝수, 전송받을 장치의 어드레스가 홀수인 경우의 직접 메모리 접근 제어기의 동작 순서도로서, 상기 제어부(2)는 데이터(DATA)를 전송할 장치의 어드레스가 짝수이고 전송받을 장치의 어드레스가 홀수인 것으로 판단한 후에, 워드단위의 데이터(DATA)를 전송하기 위한 제어신호를 출력한다.

상기 제어신호를 인가받은 인터페이스 로직부(4)는 전송할 데이터(DATA)가 저장된 장치에서 워드단위로 데이터(DATA)를 읽어오며, 1바이트를 데이터(DATA)를 전송받을 장치로 전송함과 동시에 상기 제어부(2)의 제어신호에 따라 동작하는 3바이트 시프트 버퍼부(3)로 전송하여 그 1바이트 데이터가 오른쪽으로 시프트되도록 한다.

그 다음, 상기와 같은 과정을 수행한 후에 다시 전송할 데이터(DATA)가 저장된 장치에서 워드단위의의 데이터를 읽어오며, 상기 읽어온 워드라인 단위의 데이터(DATA)중 상위 1바이트의 데이터(DATA)와 상기 3바이트 시프트 버퍼부(3)를 통해 시프트시켰던 1바이트 단위의 데이터(DATA)를 묶어 1워드단위의 데이터(DATA)를 전송하고, 읽어온 데이터중 하위 1바이트 단위의 데이터(DATA)를 시프트하여 다음 데이터(DATA)를 읽어올 때까지 저장한다.

상기와 같은 과정을 반복적으로 수행하면, 최초 1바이트단위의 데이터를 전송한 후에는 계속적으로 워드단위의 데이터(DATA)를 전송할 수 있으며, 이는 전송할 데이터(DATA)중 남은 데이터가 워드단위로 남아있을 때까지 반복 수행한다.

이와 같은 과정으로 전송할 데이터(DATA)중 전송되지 않은 데이터(DATA)가 1바이트인 경우 그 1바이트의 데이터만을 읽어와 이전의 단계에서 시프트된 1바이트와 합쳐 1워드단위의 데이터(DATA)를 전송한다. 이는 최초 전송할 데이터(DATA)가 홀수인 경우이며, 짝수인 경우에는 마지막으로 남는 데이터(DATA)가 1워드단위 남게되며, 이때에는 1워드단위의 데이터(DATA)를 읽어온 후, 상기 설명과 같이 이전의 시프트된 데이터와 읽어온 1워드단위의 데이터(DATA)중 상위 1바이트의 데이터를 묶어 1워드단위의 데이터(DATA)를 전송하고, 나머지 하위 1바이트의 데이터를 시프트시킨 다음, 시프트된 1바이트의 데이터(DATA)를 최종적으로 전송한다.

이와 같이 전송할 데이터(DATA)가 저장된 장치의 어드레스가 짝수이고, 전송받을 장치의 어드레스가 홀수인 경우에 있어서, 전송할 데이터(DATA)가 홀수인 경우에는 최초전송하는 데이터의 단위만 1바이트 단위로 전송되고, 전송할 데이터(DATA)가 짝수인 경우에는 최초전송하는 데이터와 마지막 전송하는 데이터만이 1바이트단위로 전송되며, 나머지 데이터(DATA)는 모두 워드 단위로 전송할 수 있게 된다.

또한, 도4는 상기 데이터를 전송할 장치의 어드레스가 홀수이고, 전송받을 장치의 어드레스가 짝수인 경우 직접 메모리 접근 제어기의 동작 순서도로서, 이에 도시한 바와 같이 제어부(2)의 제어에 따라 인터페이스 로직부(4)는 최초 1바이트 단위의 데이터(DATA)를 읽어와, 이를 3바이트 시프트 버퍼부(3)에서 시프트 및 저장한 후, 다시 1워드단위의 데이터를 읽어온 후, 그 1워드단위 데이터의 상위 1바이트의 데이터와 상기 시프트 및 저장된 1바이트 데이터를 묶어 1워드단위의 데이터로 전송하고, 그 읽어온 1워드단위 데이터중 하위 1바이트의 데이터를 시프트 및 저장한다. 이와 같은 동작을 반복 수행하여 처음 데이터 전송시부터 1워드단위의 데이터를 전송하여 읽어올 데이터가 1워드단위 이하로 남을 때까지 계속 수행한다.

그 다음, 만일 전송할 데이터(DATA)가 홀수개로, 최종 남아있는 전송할 데이터(DATA)가 1워드단위 이면, 그 1워드단위의 데이터를 읽어와 상기 설명한 바와 같이 이전의 시프트된 데이터와 상위 1바이트의 데이터를 묶어 1워드단위의 데이터를 전송하고, 나머지 하위 1바이트단위의 데이터를 시프트한 후, 다음 전송단계에서 전송하며, 전송할 데이터(DATA)가 짝수로 최종 남은 데이터가 1바이트인 경우, 그 1바이트 단위의 데이터 만을 읽어와 이전의 전송 단계에서 시프트 했던 1바이트의 데이터와 함께 1워드단위의 데이터를 전송하게 된다.

이와 같이 전송할 데이터가 저장된 장치의 어드레스가 홀수이고, 전송받을 장치의 어드레스가 짝수인 경우에 있어서, 전송할 데이터가 홀수 인 경우, 마지막 전송하는 데이터만을 1바이트단위로 전송하고, 전송할 데이터가 짝수인 경우 모든 데이터를 워드단위로 전송함으로써, 전송 속도를 증가시킬 수 있게 된다.

즉, 본 발명 직접 메모리 접근 제어기는 전송할 데이터가 저장된 장치와 데이터를 전송받을 장치의 어드레스와, 전송할 데이터의 상태에 따라 전송할 데이터를 시프트하여 저장한 후, 다음 전송할 데이터의 일부와 묶어 1워드단위의 데이터를 전송하는 3바이트 시프트버퍼(3)를 포함하여 각 장치와 데이터의 상태에 따라 최적의 데이터 전송을 실시할 수 있게 된다.

상기한 바와 같이 본 발명 직접 메모리 접근 제어기는 전송할 데이터가 저장된 장치의 어드레스 및 데이터를 전송받을 장치의 어드레스와 전송할 데이터의 상태에 따라 시프트 버퍼를 사용한 전송되는 데이터 처리를 통해 워드단위의 데이터를 전송함이 가능해짐으로써, 데이터의 전송속도 및 전송효율을 향상시키는 효과가 있다.

Claims

데이터가 저장된 장치의 어드레스 및 데이터를 전송받을 장치의 어드레스정보와 전송할 데이터의 크기정보를 포함하는 중앙처리장치의 명령데이터를 저장하는 레지스터부와; 상기 레지스터부에 저장된 데이터가 저장된 장치의 어드레스 및 데이터를 전송받을 장치의 어드레스정보와 전송할 데이터의 크기정보에 따른 제어신호를 출력하는 제어부와; 상기 제어부의 제어신호에 따라 워드단위의 데이터를 전송하기 위해 입력된 데이터를 시프트 및 저장하는 3바이트 시프트 버퍼부와; 상기 제어부의 제어신호에 따라 워드단위 또는 바이트단위의 데이터를 읽어오거나, 워드단위의 데이터를 전송하도록 외부의 버스를 제어하는 인터페이스 로직부로 구성된 것을 특징으로 하는 직접 메모리 접근 제어기.
제 1항에 있어서, 상기 인터페이스 로직부는 상기 데이터를 전송할 장치의 어드레스가 홀수이고, 데이터를 전송받을 장치의 어드레스가 짝수인 경우, 최초 데이터를 전송할 장치로부터 1바이트의 데이터를 읽어오며, 이후의 동작에서 1워드단위의 데이터를 읽어오며, 최초의 전송시부터 1워드단위의 데이터를 전송받을 장치로 전송하고, 그 전송할 데이터의 바이트수가 홀수일 때만 마지막 전송시 1바이트의 데이터를 전송하는 것을 특징으로 하는 직접 메모리 접근 제어기.
제 1항 또는 제 2항에 있어서, 상기 데이터를 전송할 장치의 어드레스가 홀수이고, 데이터를 전송받을 장치의 어드레스가 짝수인 경우, 상기 3바이트 시프트버퍼부는 상기 인터페이스 로직부에서 최초 읽어들인 1바이트의 데이터를 시프트 및 저장하고, 이후에 읽어온 워드단위의 데이터 중 상위 1바이트의 데이터와 묶어 워드단위의 데이터를 출력하고, 상기 읽어온 워드단위의 데이터 중 하위 1바이트의 데이터를 시프트 및 저장하는 과정을 반복수행하는 것을 특징으로 하는 직접 메모리 접근 제어기.
제 1항에 있어서, 상기 인터페이스 로직부는 상기 데이터를 전송할 장치의 어드레스가 짝수이고, 데이터를 전송받을 장치의 어드레스가 홀수인 경우, 데이터를 전송할 장치로부터 데이터를 1워드단위씩 읽어오며, 전송할 데이터의 바이트수가 홀수인 경우에만 마지막 전송단계에서 1바이트의 데이터를 읽어오고, 최초의 전송시 1바이트단위의 데이터를 전송받을 장치로 전송하고, 이후에는 워드단위의 데이터를 전송하며, 데이터의 바이트수가 짝수일 때만 마지막 전송시 1바이트의 데이터를 전송하는 것을 특징으로 하는 직접 메모리 접근 제어기.
제 1항 또는 제 4항에 있어서, 상기 데이터를 전송할 장치의 어드레스가 짝수이고, 데이터를 전송받을 장치의 어드레스가 홀수인 경우, 상기 3바이트 시프트버퍼부는 상기 인터페이스 로직부에서 최초 읽어들인 1워드단위의 데이터중 상위 1바이트의 데이터를 출력하고, 하위 1바이트의 데이터를 시프트 및 저장하고, 이후에 읽어온 워드단위의 데이터 중 상위 1바이트의 데이터와 묶어 워드단위의 데이터를 출력하며, 상기 읽어온 워드단위의 데이터 중 하위 1바이트의 데이터를 시프트 및 저장하는 과정을 반복수행하는 것을 특징으로 하는 직접 메모리 접근 제어기.