KR100310568B1 - 랜덤액세스메모리장치,랜덤액세스메모리제어기,랜덤액세스메모리의동시판독및기록방법 - Google Patents

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Abstract

고속/협폭 I/O DRAM 장치는 데이타 입력/출력(I/O) 포트 뿐만 아니라 DRAM의 동작을 제어하는데 사용되는 커맨드를 수신하기 위한 커맨드 포트를 포함한다. 커맨드 포트는 (즉, 커맨드 데이타를 입력하기 위한) 입력용으로만 정의된다. 본 발명은 DRAM 내에 기록되어 저장될 기록 데이타를 커맨드 데이타 패킷과 함께 커맨드 포트상에서 멀티플렉싱하는 것을 포함한다. 데이타 I/O 포트는 데이타 입력과 데이타 출력 사이에서 더 이상 바뀔 필요가 없기 때문에 데이타를 중단없이 지속적으로 흐르게 하도록 전용될 수 있다. 만약 커맨드 패킷 전송시 DRAM으로의 데이타 기록이 데이타 I/O 포트로 다시 스위칭된다면 버스 효율은 보다 더 높아질 수 있다. 이러한 입력 포트 스위칭 프로토콜을 통해, 버스 효율과 메모리 성능을 보다 높게 구현할 수 있다.

Description

랜덤 액세스 메모리 장치, 랜덤 액세스 메모리 제어기, 랜덤 액세스 메모리의 동시 판독 및 기록 방법{INPUT PORT SWITCHING PROTOCOL FOR A RANDOM ACCESS MEMORY}
본 발명은 전반적으로 고대역폭 및 고성능의 다이나믹 랜덤 액세스 메모리(DRAM)에 관한 것으로, 특히 데이타 입/출력 능력을 향상시키기 위해 커맨드 버스 이용 효율을 향상시킨 고대역폭 및 고성능의 다이나믹 랜덤 액세스 메모리(DRAM)에 관한 것이다.
다이나믹 랜덤 액세스 메모리(DRAM) 성능은 컴퓨터 시스템 성능에 대한 제한적 요소로서 잘 알려져 있다. 프로세서 속도는 메인 메모리의 성능을 크게 능가하고 있으며, 프로세서 설계자 및 시스템 제조자들은 저속의 DRAM 장치로 인한 성능 제한 요소를 최소화하기 위한 일환으로 고성능의 메모리 서브시스템을 개발하고 있다. 이상적으로, 메모리 성능은 프로세서 성능에 필적하거나 능가할 것이다. 다시 말해서, 메모리 사이클 시간은 하나의 프로세서 클럭 사이클 시간보다 짧을 것이다. 이것은 실제로는 거의 그렇지 못하여, 메모리가 시스템에서의 병목 현상을 초래하고 있다. 가령, 최신의 고속 마이크로프로세서는 5 나노초(ns) 클럭 주기의 200 메가헤르쯔(MHZ) 클럭을 기본으로 하고 있다. 고성능의 DRAM은 프로세서 성능에 훨씬 못 미치는 60 ns의 액세스 시간을 가질 수 있다.
이 시스템에서의 병목 현상은 멀티미디어 애플리케이션의 보급량이 늘어남에 따라 더욱 악화되고 있다. 멀티미디어 애플리케이션은 메인 메모리 혹은 프레임 버퍼 메모리용의 대역폭을, 스프레드 시트 분석 프로그램과 같은 계산 중심 태스크들이나 워드프로세싱 혹은 인쇄와 같은 다른 입/출력 중심 애플리케이션의 대역폭보다 수 배 크게 요구하고 있다.
대역폭을 증가시키기 위해 확장형 데이타 출력(Extended Data Out;EDO) DRAM 및 동기형 DRAM(SDRAM)이 개발되었다. 그러나, SDRAM 및 EDO DRAM도 여전히 프로세서 성능에는 미치지 못하며, 따라서 여전히 시스템 성능을 제한하고 있다. 그 결과, 멀티미디어 처리와 고성능 시스템을 위한 보다 고속의 마이크로프로세서가 개발됨에 따라, 메모리/프로세서 간의 성능 차이를 극복하는 보다 고속의 메모리 아키텍쳐, 가령 광폭 I/O DRAM이 개발되고 있다.
최근의 이러한 개발은 메모리 장치 및 관련 서브시스템이 고속/협폭의 I/O 장치로 전환되는 중대한 전환점을 예고하고 있다. 고대역폭 메모리 I/O 설계에 있어서의 최근의 개발은 데이타 I/O로부터 메모리 커맨드 입력을 분리시킴으로써 성능을 향상시켰다. 이와 같이 핀의 규정을 재할당함으로써 메모리의 필요한 기능 핀들이 증가했지만, 고대역폭 메모리에 대해 데이타의 연속적인 흐름이 가능하게 되었다. 그러나, 이러한 재할당은 또한 커맨드 포트와 데이타 포트 간의 버스 이용 효율을 저하시켰다. 데이타 포트는 데이타 판독 혹은 기록을 충족시키기 위해 지속적으로 방향을 바꾸지만, 커맨드 포트는 새로운 커맨드 패킷이 수신되어야 할 경우에만 활성 상태로 된다. 이것은 성능 및 데이타 속도의 잠재력에 방해를 가할 수 있는 버스 효율의 불균형을 초래하고 있다.
따라서, 본 발명의 목적은 커맨드 포트를 이용하여 커맨드들의 수신 사이에 기록 데이타를 수신할 수도 있는 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 출력 데이타를 위한 입력/출력(I/O) 포트를 해방시키기 위해 커맨드 포트상에서 커맨드 패킷들 사이에 기록 데이타를 멀티플렉싱시킬 수 있는 DRAM 장치를 제공하는 데 있다.
본 발명에 따르면, 고속/협폭 I/O DRAM 장치는 데이타 입력/출력(I/O) 포트 뿐만 아니라 DRAM의 동작을 제어하는데 사용되는 커맨드 및 어드레스를 수신하기 위한 커맨드 포트를 포함한다. 커맨드 포트는 커맨드 데이타를 입력하기 위한 입력 포트로서만 정의된다. 본 발명은 DRAM에 기록되고 저장될 기록 데이타를, 기록 데이타와 함께 멀티플렉싱되는 커맨드 데이타 패킷을 수신하도록 프로그램될 수 있는 커맨드 포트상으로 스위칭시키는 것을 포함한다. 다음, 데이타 I/O 포트는 데이타 입력과 데이타 출력 사이에서 더 이상 스위칭될 필요가 없기 때문에 데이타를 중단없이 지속적으로 흐르게 하도록 전용될 수 있다.
만약 커맨드 패킷 전송시 어레이로의 데이타 기록이 데이타 I/O 포트로 다시 스위칭된다면 버스 효율은 보다 높게 구현될 수 있다. 고대역폭 메모리가 이러한 데이타 입력 포트 스위칭 프로토콜을 사용하도록 함으로써, 버스 효율과 메모리 성능을 보다 높게 향상시킬 수 있다.
도 1은 어드레싱가능한 DRAM 메모리 뱅크를 포함하는 통상의 고속 I/O DRAM 메모리 페이지 레지스터 장치의 블럭도.
도 2는 본 발명에 따른 DRAM 장치의 블럭도.
도 3은 도 2에 도시한 회로의 데이타 판독/기록 동작을 위한 흐름도.
도 4a 내지 도 4c는 각각 기록 동작, 판독 동작, 동시 판독 및 기록 동작을 나타내는 타이밍도.
도면의 주요 부분에 대한 부호의 설명
10, 12, 14, 16 : 서브어레이 20, 22, 24, 26 : 페이지 레지스터
30 : 64비트 버스 32 : 드라이버
34 : 버퍼 36 : 8:1 멀티플렉서
38 : I/O 포트 40 : 1:8 디멀티플렉서
42 : 제어 논리 회로 44 : 데이타 마스크 레지스터
63 : 데이타 입력 레지스터 80 : 어드레스 제어 레지스터
82 : 커맨드 제어 레지스터
전술한 목적, 특징, 장점들 및 그외 다른 목적, 특징, 장점들은 도면을 참조하여 기술된 본 발명의 바람직한 실시예로부터 보다 명확히 이해될 수 있을 것이다.
도면, 특히 도 1을 참조하면, 본 발명에 의해 향상될 것이라고 생각되는 타입의 관련된 고속 I/O DRAM 메모리 장치가 도시되어 있다. 16Mb 메모리 어레이는 4개의 4Mb(64×256×1024)의 서브어레이(10, 12, 14, 16)로 이루어져 있다. 각각의 서브어레이는 각각 페이지 레지스터(20, 22, 24, 26)에 의해 버퍼링된다. 페이지 레지스터들은 64×256 비트 어드레스들(즉, 2Kb)로 구성된다. 페이지 레지스터(20, 22, 24, 26)에 대해 입력 및 출력되는 데이타는 드라이버(32) 혹은 버퍼(34)로부터 64 비트 버스(30)상에 전송된다. 버퍼(34)는 데이타를 64 비트 버스(30)로부터 8:1 멀티플렉서(MUX)(36)로 전송하고, 다시 멀티플렉서(36)는 그 데이타를 I/O 핀(38)(DQ0-DQ7)으로 칩 밖으로 전송한다. 64 비트 버스(30)는 8 비트의 8개 버스트(burst)를 전송할 수 있다. 유사하게, I/O 핀(38)으로부터의 데이타 입력은 1:8 디멀티플렉서(DEMUX)에 의해 수신되며, 이 수신된 신호는 제어 논리 회로(42) 및 데이타 마스크 레지스터(44)의 제어에 따라 버스(37) 및 드라이버(32)를 통해 64 비트 버스(30) 상으로 전송된다.
도 1에 도시한 장치에 있어서, 액세스 어드레스 및 커맨드들은 어드레스 입력단(46) 및 커맨드 입력단(47)을 통해 제어 논리 회로(42)로 전송된다(piped). 제 1 커맨드 패킷, 후속하는 어드레스, 커맨드들은 데이타 전송시 어드레스입력단(46)과 커맨드 입력단(47) 내로 연속적으로 주사된다. 제어 논리회로(42)로부터의 신호는 디멀티플렉서(40)로부터 버스(41) 상으로 전송된다. 모든 판독 및 기록 데이타는 I/O 포트(38)에 의해 전송된다. 그러므로, I/O 포트(38)는 데이타가 입력인지 출력인지에 따라 방향을 끊임없이 바꾼다.
도 2를 참조하면, 본 발명에 따른 메모리 장치가 도시되어 있다. 전술한 바와 같이, 16Mb 메모리 어레이는 4개의 4Mb(64×256×1024)의 서브어레이(50, 52, 54, 56)로 구성된다. 서브어레이의 각각은 페이지 레지스터(51, 53, 55, 57)에 의해 버퍼링된다. 그러나, 본 발명이 64Mb의 메모리 뱅크에 대해 기술되었지만 구성 및 밀도는 예시적인 것에 지나지 않으며 본 발명이 기술한 밀도들에 국한되는 것은 아니다.
페이지 레지스터는 64×256 비트 어드레스(즉, 2Kb)로서 구성된다. 페이지 레지스터(51, 53, 55, 57)에 대해 입출력되는 데이타는 드라이버의 데이타 입력 레지스터(63) 또는 버퍼(64)로부터 64 비트 버스(60) 상으로 전송된다. 버퍼(64)는 64 비트 버스(60)로부터 8:1 멀티플렉서(MUX)(66)로 데이타를 전송하며, 그 후 멀티플렉서(66)는 그 데이타를 핀(DQ0-DQ7)으로 구성되는 I/O 포트(68)를 통해 칩 밖으로 전송한다. 64 비트 버스(60)는 8개의 8 비트 버스트를 전송할 수 있다. 유사하게, I/O 포트(68)를 통해 입력되는 데이타는 1:8 멀티플렉서(DEMUX)(70)에 의해 수신되며, 이 수신된 데이타는 데이타 입력 레지스터(63)에 의해 64 비트 버스(60)로 전송된다. 또한, I/O 포트(68)가 판독 데이타로 인해 비지(busy) 상태일 때는 언제든 커맨드 데이터 및 커맨드 데이타와 멀티플렉싱된 기록 데이타를 수신하도록 부가의 디멀티플렉서(DEMUX)(74)가 프로그램될 수 있다. 이 실시예에서, 부가의 디멀티플렉서(74)는 1:10 디멀티플렉서로서, 기록 데이타는 8 비트로 구성되며 나머지 2 비트는 각각의 1 비트로 이루어진 제어 및 어드레스 데이타에 의해 사용된다. 데이타 입력 레지스터(63)는 기록 데이타를 한 페이지까지 저장할 수 있으며, 버스(60)가 판독 동작에 묶여 있을 때마다 어드레스/커맨드 포트(72)로부터 수신된 기록 데이타를 일시적으로 유지한다.
가령, 기록 동작시, 서브어레이(50, 52, 54, 56)에 기록될 입력 데이타는 디멀티플렉서(70)와 레지스터(63)를 통해 I/O 포트(68)로 입력될 수 있다. 그러나, 본 발명에 따르면, 기록 데이타는 이와는 달리 부가의 디멀티플렉서(74)를 통해 커맨드 포트(72)를 경유해 입력될 수도 있다. 이러한 경우 데이타 입력 레지스터(63)는 입력 데이타를 일시적으로 저장한다. 제어 데이타 및 어드레스 데이타는 또한 커맨드 포트(72)를 통해 입력되어 기록 데이타 패킷과 함께 2-비트로 멀티플렉싱된다. 어드레스 및 제어 데이타는 각각 어드레스 제어 레지스터(80)와 커맨드 제어 레지스터(82)로 라우팅되어 서브어레이(50, 52, 54, 56)를 제어한다. 또한, 커맨드 제어 레지스터(82)는 프로그래머블 어드레스/커맨드 포트(74)를 제어하여 어드레스/커맨드 데이타와 함께 멀티플렉싱된 기록 데이타를 수신하는데 사용될 수 있다. 그러므로, 본 발명에 따르면, 데이타 I/O 포트(68)는 데이타 입력 상태와 데이타 출력 상태 사이에서 스위칭될 필요가 더 이상 없으므로 데이타를 중단없이 연속적으로 흐르게 하는데 전용될 수 있다. 일단 한 페이지의 데이타가 판독되는 경우, 데이타 입력 레지스터(63)에 저장된 기록 데이타 페이지는 서브어레이(50, 52, 54, 56)에 기록될 수 있다. 이것은 버스(60) 사용을 매우 효율적으로 하게 한다.
또한, 커맨드 데이타 패킷 전송동안 판독이 행해지지 않을 때 데이타 기록이 데이타 I/O 포트(68)로 다시 스위칭되면 버스 효율을 보다 높게 구현할 수 있다. 고대역폭 메모리로 하여금 데이타 입력 포트 스위칭 프로토콜을 사용하게 함으로써 버스 효율과 메모리 성능을 보다 더 향상시킬 수 있다.
도 3을 참조하면, 본 발명에 따른 데이타 판독/기록 동작을 예시하는 흐름도가 도시되어 있다. 블럭(100)에서 시작하여, 데이타 기록 동작이 블럭(102)에서 개시된다. 만약 블럭(104)에서, 데이타 I/O 포트(68)가 판독 데이타를 출력하는 비지 상태에 있지 않다면, 블럭(106)에서 기록 데이타는 I/O 포트(68)를 통해 입력된다. 그러나, I/O 포트(68)가 판독 데이타를 출력하는 비지 상태이면, 블럭(108)에서 기록 데이타는 커맨드 포트(72)를 통해 입력된다. 만약 판정 블럭(110)에서 커맨드 포트(72)가 커맨드 데이타로 인한 비지 상태가 아니면, 커맨드 포트(72)에 제공된 기록 데이타는 블럭(112)에서 서브어레이(50, 52, 54, 56)에 기록된다. 한편, 커맨드 포트(72)가 커맨드 데이타를 입력하는 비지 상태에 있으면, 기록 데이타는 블럭(114)에서 커맨드 데이타 패킷과 함께 멀티플렉싱된다. 그 후, 블럭(112)에서 기록 데이타는 서브어레이에 기록된다.
도 4a 내지 도 4c를 참조하면, 기록 동작, 판독 동작, 동시 판독 및 기록 동작을 각각 나타내는 타이밍가 도시되어 있다. 기록 및 판독 동작은 상당히 일직선상으로 진행하고 있다. 기록 동작시, 어드레스 데이타 및 제어 데이타(커맨드패킷 A, B, C)는 도 2에 도시된 바와 같이 커맨드 포트(72)를 통해 입력된다. 기록 데이타 패킷은 I/O 포트(68)를 통해 입력된다. 마찬가지로, 판독 동작시, 어드레스 데이타 및 제어 데이타(커맨드 패킷 A, B, C)는 여전히 커맨드 포트(72)를 통해 입력되며, 판독 데이타는 I/O 포트(68)를 통해 출력된다. 판독 데이타의 제 1 공백 시간 슬롯은 어레이 액세스 시간의 지연으로 인해 발생된다. 이러한 모든 경우에서, I/O 포트(68)는 통상의 방식으로 데이타를 판독 또는 기록(둘 중의 어느 하나)하는데 사용될 수 있다. 판독 동작동안 기록 동작이 요구되면, 판독 동작이 종료할 때까지 기록 동작이 지연되거나 혹은 기록 동작이 I/O 포트(68) 및 버스(60)를 사용하는 판독 동작을 인터럽트할 것이다.
도 4c를 참조하면, 동시 판독 및 기록 동작의 타이밍도가 도시되어 있다. 본 발명에 따르면, 데이타 포트(68, 72)는 동시 판독 및 기록 동작동안 통상의 I/O 포트(68)와 커맨드 포트(72) 사이에서 기록 데이타를 스위칭하도록 프로그램될 수 있다. 이 경우, 어드레스 및 커맨드 패킷(패킷 A, B, C)은 여전히 커맨드 포트(72)를 통해 입력되며, 판독 데이타는 I/O 포트(68)를 통해 출력된다. 그러나, 판독 데이타가 I/O 포트(68)를 통해 출력되기 때문에 판독 및 기록 동작은 동시에 수행될 수 있다. 동시에, 기록 데이타는 어드레스 및 제어 데이타와 함께 멀티플렉싱되어 커맨드 포트(72)를 통해 입력된다. 따라서, 데이타 I/O 포트(68)는 데이타 입력과 데이타 출력 사이에서 더 이상 바뀔 필요가 없기 때문에 데이타를 중단없이 지속적으로 흐르게 하도록 전용될 수 있다.
본 발명에 따르면, 데이타 I/O 포트가 데이타 입력과 데이타 출력 사이에서 더 이상 스위칭될 필요가 없기 때문에 데이타를 중단없이 지속적으로 흐르게 하도록 전용될 수 있다. 만약 커맨드 패킷 전송시 DRAM으로의 데이타 기록이 데이타 I/O 포트로 다시 스위칭된다면 버스 효율은 보다 높게 구현될 수 있으며, 또한 입력 포트 스위칭 프로토콜에 의해 버스 효율 및 메모리 성능을 보다 향상시킬 수 있다.
본 발명이 일실시예에 따라 기술되었지만 당업자라면 첨부되는 특허청구범위의 사상과 범위내에서 실시예에 대한 수정이 가해질 수 있음을 알 수 있을 것이다.

Claims (11)

  1. 랜덤 액세스 메모리(RAM) 장치에 있어서,
    데이타 입력/출력 포트와,
    프로그램가능한 커맨드 포트를 포함하되,
    상기 랜덤 액세스 메모리에 기록될 기록 데이타는 상기 데이타 입력/출력 포트 및 상기 프로그램가능한 커맨드 포트 중의 어느 하나로 입력되고, 상기 프로그램가능한 커맨드 포트로 입력되는 기록 데이터는 상기 랜덤 액세스 메모리를 제어하고 어드레싱하는데 이용되는 커맨드 데이타 및 어드레스 데이타와 함께 일련의 스트림(a serial stream)으로 멀티플렉싱됨으로써, 상기 데이타 입력/출력 포트가 상기 랜덤 액세스 메모리로부터의 판독 데이타를 출력하는 데 전용될 수 있도록 하는
    랜덤 액세스 메모리 장치.
  2. 랜덤 액세스 메모리(RAM) 장치에 있어서,
    데이타 입력/출력 포트와,
    프로그램가능한 커맨드 포트―상기 랜덤 액세스 메모리에 기록될 기록 데이타는 상기 데이타 입력/출력 포트 및 상기 프로그램가능한 커맨드 포트 중의 어느 하나로 입력되고, 상기 프로그램가능한 커맨드 포트에 대한 기록 데이터는 상기 랜덤 액세스 메모리를 제어하는데 이용되는 커맨드 데이타와 멀티플렉싱됨으로써, 상기 데이타 입력/출력 포트가 상기 랜덤 액세스 메모리로부터의 판독 데이타를 출력하는 데 전용될 수 있게 함 ―와,
    상기 데이타 입력/출력 포트가 판독 데이타를 출력하고 있는 동안 상기 프로그램가능한 커맨드 포트로부터의 기록 데이타를 유지하기 위한 데이타 입력 레지스터를 포함하는,
    랜덤 액세스 메모리 장치.
  3. 랜덤 액세스 메모리(RAM) 장치에 있어서,
    데이타 입력/출력 포트와,
    프로그램가능한 커맨드 포트―상기 랜덤 액세스 메모리에 기록될 기록 데이타는 상기 데이타 입력/출력 포트 및 상기 프로그램가능한 커맨드 포트 중의 어느 하나로 입력되고, 상기 프로그램가능한 커맨드 포트에 대한 기록 데이터는 상기 랜덤 액세스 메모리를 제어하는데 이용되는 커맨드 데이타와 멀티플렉싱됨으로써, 상기 데이타 입력/출력 포트가 상기 랜덤 액세스 메모리로부터의 판독 데이타를 출력하는 데 전용될 수 있게 함 ―를 포함하되,
    상기 프로그램가능한 커맨드 포트는 상기 기록 데이타와 상기 커맨드 데이타를 디멀티플렉싱하기 위한 디멀티플렉서를 포함하는,
    랜덤 액세스 메모리 장치.
  4. 제 3 항에 있어서,
    상기 디멀티플렉서는 커맨드 데이타를 제어 데이타 및 어드레스 데이타로 디멀티플렉싱하는 랜덤 액세스 메모리 장치.
  5. 동시 판독 및 기록 모드를 갖는 랜덤 액세스 메모리 장치 제어기에 있어서,
    입력/출력 포트와,
    상기 입력/출력 포트에 접속되어, 상기 랜덤 액세스 메모리로부터의 판독 데이타를 제공하기 위한 멀티플렉서와,
    상기 입력/출력 포트에 접속되어, 상기 랜덤 액세스 메모리에 기록 데이타를 제공하기 위한 제 1 디멀티플렉서와,
    프로그램가능한 입력 포트와,
    상기 프로그램가능한 입력 포트에 접속된 제 2 디멀티플렉서와,
    상기 제 1 디멀티플렉서와 상기 제 2 디멀티플렉서에 접속되어, 기록 데이타를 버퍼링하기 위한 레지스터를 포함하며,
    기록 모드에서, 상기 프로그램가능한 입력 포트는 상기 랜덤 액세스 메모리를 제어하기 위한 커맨드 데이타를 수신하고, 상기 입력/출력 포트는 상기 랜덤 액세스 메모리에 기록될 기록 데이타를 수신하며,
    동시 판독 및 기록 모드에서, 상기 프로그램가능한 입력 포트는 상기 기록데이타와 멀티플렉싱된 커맨드 데이타를 수신하며, 상기 입력/출력 포트는 판독 데이타를 출력하는,
    랜덤 액세스 메모리 장치 제어기.
  6. 제 5 항에 있어서,
    상기 제 2 디멀티플렉서는 상기 제 1 디멀티플렉서보다 더 광폭인,
    랜덤 액세스 메모리 장치 제어기.
  7. 제 6 항에 있어서,
    상기 제 1 디멀티플렉서는 1:8 디멀티플렉서를 포함하며, 상기 제 2 디멀티플렉서는 1:10 디멀티플렉서를 포함하는,
    랜덤 액세스 메모리 장치 제어기.
  8. 제 5 항에 있어서,
    상기 레지스터는 한 페이지의 기록 데이타를 저장할 수 있는 크기를 갖는 랜덤 액세스 메모리 장치 제어기.
  9. 랜덤 액세스 메모리에 대한 동시 판독 및 기록 동작을 수행하는 방법에 있어서,
    ① 커맨드 포트에 상기 랜덤 액세스 메모리를 제어하기 위한 커맨드 데이타를 입력하는 단계와,
    ② 판독 모드시, 상기 랜덤 액세스 메모리로부터의 판독 데이타를 입력/출력 포트로 출력하는 단계와,
    ③ 기록 모드시, 상기 랜덤 액세스 메모리에 기록될 기록 데이타를 상기 입력/출력 포트에 입력하는 단계와,
    ④ 동시 판독 및 기록 모드시, 멀티플렉싱된 기록 데이타와 커맨드 데이타를 상기 커맨드 포트에 입력하고 상기 랜덤 액세스 메모리로부터의 상기 판독 데이타를 상기 입력/출력 포트로 출력하는 단계를 포함하는
    랜덤 액세스 메모리의 동시 판독 및 기록 방법.
  10. 제 9 항에 있어서,
    버퍼 레지스터에 상기 기록 데이타를 저장하는 단계를 더 포함하는 랜덤 액세스 메모리의 동시 판독 및 기록 방법.
  11. 제 9 항에 있어서,
    상기 멀티플렉싱된 기록 데이타와 커맨드 데이타를 기록 데이타, 어드레스 데이타, 제어 데이타로 디멀티플렉싱하는 단계를 더 포함하는 랜덤 액세스 메모리의 동시 판독 및 기록 방법.
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