JP3408652B2 - ビット位相同期回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、第１のクロックに同期
したデジタルデータを、第１のクロックのＮ（Ｎは２以
上の自然数）倍の周波数を有する、第１のクロックとは
独立した位相を持つ第２のクロックに同期させたデジタ
ルデータに変換させるビット位相同期回路に関し、例え
ば、ビット位相が任意なデジタルデータを扱う伝送装
置、多重化装置、交換装置等に適用し得るものである。

【０００２】

【従来の技術】例えば、Ｂ−ＩＳＤＮにおいては、これ
までのＮ−ＩＳＤＮよりも高速（例えば６２０Mbit/s）
のデジタルデータを処理しなければならず、ジッタ累積
や波形劣化等の影響が顕著であるので、デジタルデータ
をリタイミングしてビット毎の位相を合わせると共に波
形再生を行なう、伝送装置や多重化装置や交換装置等に
設けられるビット位相同期回路がより重要である。ビッ
ト位相同期回路として各種の方式に従うものがあるが、
高速なデジタルデータを取扱う装置の場合、下記文献１
及び文献２に記載されているように位相マージンからの
理由により、エラスティックストアを用いた方式が好適
と考えられている。

【０００３】文献１『大塚祥広他、「高速通話路におけ
るビット位相同期回路構成法」、電子情報通信学会論文
誌 Ｂ−Ｉ Ｖｏｌ．Ｊ７４−Ｂ−Ｉ Ｎｏ．４ ｐ
ｐ．３０４−３１２ １９９１年４月』 文献２『大塚祥広他、「高速通話路におけるビット位相
同期回路構成法」、信学技報 ＳＳＥ８９−１１４』 文献３『特開平２−７６３３２号公報』 第１のクロックに同期したデジタルデータを、第１のク
ロックのＮ倍の周波数を有する第１のクロックと非同期
の第２のクロックに同期させる、エラスティックストア
方式に従うビット位相同期回路としては、従来、上記文
献３に記載されたものがある。

【０００４】以下、図２及び図３を参照しながら、従来
のビット位相同期回路を簡単に説明する。

【０００５】図２は、エラスティックストア方式に従う
一般的なビット位相同期回路の動作原理の説明図であ
る。エラスティックストアＥＳは、複数（図２は８個）
のメモリＭＥＭ１〜ＭＥＭ８（例えばそれぞれがフリッ
プフロップ回路でなる）を有するメモリ部ＭＥＭと、こ
のメモリ部ＭＥＭの書込みメモリを規定する信号（以
下、書込メモリ規定信号と呼ぶ）を生成する書込制御手
段ＷＫと、メモリ部ＭＥＭの読出しメモリを規定する信
号（以下、読出メモリ規定信号と呼ぶ）を生成する読出
制御手段ＲＫとから構成されている。

【０００６】書込制御手段ＷＫは、入力データに同期し
た第１のクロックＣ１が与えられる毎に、入力データを
書込むメモリ部ＭＥＭのメモリを巡回的に変化させる書
込メモリ規定信号を生成し、一方、読出制御手段ＲＫ
は、第３のクロックＣ３が与えられる毎に、格納データ
を読出すメモリ部ＭＥＭのメモリを巡回的に変化させる
読出メモリ規定信号を生成する。書込制御手段ＷＫ及び
読出制御手段ＲＫの動作開始時には、両者の初期位相を
半周期ずらし、書込みメモリへの書込み位相と（例えば
ＭＥＭ１）及び読出しメモリからの読出し位相と（例え
ばＭＥＭ５）が最も異なるようにし、ジッタ変動等があ
ってもスリップが発生し難くし、その後は、エラスティ
ックストアＥＳの書込み、読出しを通じて、第１のクロ
ックＣ１に同期していた入力データを第３のクロックＣ
３に同期するように変換する。

【０００７】エラスティックストア方式のビット位相同
期回路は、以上のように、第１及び第３のクロックＣ１
及びＣ３の周波数が同一の場合に有効なものである。

【０００８】ところで、並列的に入力された異なるデー
タ速度を有する複数の入力データが、それぞれ対応する
ビット位相同期回路を介した後にビット同期されている
ことを要求する装置がある。図２に示すビット位相同期
回路は、このような要求に答えることができない。

【０００９】かかる不都合を解決すべく、上記文献３に
記載のビット位相同期回路１においては、図３に示すよ
うに、エラスティックストアＥＳに加えて、分周回路２
を備えている。そして、エラスティックストアＥＳの読
出し側が、書込みクロックとして用いられる第１のクロ
ックＣ１のＮ倍の周波数を有する第２のクロックＣ２を
生成し、この第２のクロックＣ２を分周回路２が１／Ｎ
分周することで、書込みクロックと同一周波数の第３の
クロックＣ３に変換してエラスティックストアＥＳに読
出しクロックとして与える。ここで、第２のクロックＣ
２の周波数を、異なるデータ速度を有する複数の入力デ
ータのデータ速度の公倍数に対応した周波数とし、各ビ
ット位相同期回路の分周比を入力データの速度に応じて
選定することにより、複数のビット位相同期回路から出
力されたデータを速度は異なるがビット同期させること
ができる。

【００１０】

【発明が解決しようとする課題】ところで、第１のクロ
ックＣ１のＮ倍の周波数を有する生成された第２のクロ
ックＣ２を、仮に、読出制御手段ＲＫに直接入力したと
すると、読出制御手段ＲＫの位相数は、書込制御手段Ｗ
Ｋの位相数のＮ倍になり、読出制御手段ＲＫの位相選択
肢が多くなり、スリップの発生を未然にかなり押さえる
ことができ、また、エラスティックストアＥＳのメモリ
部Ｍのメモリ数を押さえることも可能となる。

【００１１】しかしながら、図３のビット位相同期回路
では、第２のクロックＣ２を分周回路２で分周して読出
制御手段ＲＫに与えているため、読出制御手段ＲＫの位
相数は書込制御手段ＷＫの位相数と同じである。その結
果、スリップを有効に回避しようとすると、エラスティ
ックストアＥＳのメモリ部Ｍのメモリ数をかなり多くし
ておかなければならない。

【００１２】すなわち、図３に示した従来回路１は、第
２のクロックＣ２が、第１のクロックＣ１のＮ倍の周波
数を有するにも拘らず、その周波数がＮ倍であることを
直接的には位相制御に利用しておらず、そのため、エラ
スティックストアＥＳのメモリ部Ｍのメモリ数がかなり
多くなっていた。実際上、各メモリはフリップフロップ
回路で実現されることが多いが、メモリ数が多いと、集
積回路で実現する場合に占有面積を大きくとり、他の回
路部分の面積を圧迫し、同一チップに実現する回路が少
なくなるという不都合も生じる。

【００１３】そのため、エラスティックストアのメモリ
数を減少できる、読出し側のクロックが書込み側のクロ
ックのＮ倍の周波数を有するビット位相同期回路が望ま
れている。

【００１４】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、第１のクロックに同期した入力
デジタルデータを、第１のクロックのＮ（Ｎは２以上の
自然数）倍の周波数を有する、第１のクロックとは独立
した位相を持つ第２のクロックに同期させた出力デジタ
ルデータに変換させるビット位相同期回路において、以
下の手段を有するようにした。

【００１５】すなわち、入力デジタルデータのビット値
を格納するＭ（Ｍは２以上の自然数）個のメモリを有す
るメモリ部と、第１のクロックに基づいて、入力デジタ
ルデータの各ビット値を格納するメモリを巡回的に可変
させる、第１のクロックに同期した位相数がＭ個の書込
メモリ規定信号を形成してメモリ部に与える書込制御手
段と、第２のクロックに基づいて、格納ビット値を出力
させるメモリを巡回的に可変させる、第２のクロックに
同期した読出メモリ規定信号を形成してメモリ部に与え
るものであって、読出メモリ規定信号として取り得る総
位相数がＭ×Ｎ個であって、メモリ数であるＭ個ずつに
しかも位相差が均等になるように総位相数Ｍ×Ｎ個をＮ
組に分けたいずれかの組のＭ個の位相をとるように読出
メモリ規定信号を形成する読出制御手段と、書込メモリ
規定信号及び読出メモリ規定信号に基づいて、同一メモ
リにおける書込と読出との競合を監視し、競合時に、異
なる組のＭ個の位相の読出メモリ規定信号を読出制御手
段から出力させるように制御する位相比較手段とを有す
るようにした。

【００１６】

【作用】本発明のビット位相同期回路において、書込制
御手段は、第１のクロックに基づいて、入力デジタルデ
ータの各ビット値を格納するメモリを巡回的に可変させ
る、第１のクロックに同期した書込メモリ規定信号を形
成してメモリ部に与え、これにより、入力デジタルデー
タの各ビット値はＭ個のメモリに巡回的に格納される。
一方、読出制御手段は、第２のクロックに基づいて、格
納ビット値を出力させるメモリを巡回的に可変させる、
第２のクロックに同期した読出メモリ規定信号を形成し
てメモリ部に与え、これにより、各メモリは巡回的にそ
の格納ビット値を出力させる。

【００１７】ここで、読出制御手段は、メモリ数である
Ｍ個ずつにしかも位相差が均等になるように総位相数Ｍ
×Ｎ個をＮ組に分けたいずれかの組のＭ個の位相をとる
ように読出メモリ規定信号を形成し、位相比較手段は、
書込メモリ規定信号及び読出メモリ規定信号に基づい
て、同一メモリにおける書込と読出との競合を監視し、
競合時に、異なる組のＭ個の位相の読出メモリ規定信号
を読出制御手段から出力させる。

【００１８】このように、読出側の位相数（読出メモリ
規定信号の位相タイミング）を従来より多くしたので、
メモリの数が少なくても（例えば２個）、第２のクロッ
クに同期した出力デジタルデータを出力できる。

【００１９】

【実施例】

（Ａ）第１実施例 以下、本発明によるビット位相同期回路の第１実施例を
図面を参照しながら説明する。

【００２０】図１は、第１実施例（及び後述する第２実
施例）の原理の概略説明図である。なお、図１は、原理
の理解を容易にすべく、入力データに同期した第１のク
ロックＣ１の周波数ｆw に対する入力データを取込む側
が生成した第２のクロックＣ２の周波数ｆr の倍数Ｎが
２であって、エラスティックストア内のメモリ数Ｍが２
である場合を示している。

【００２１】この第１実施例のビット位相同期回路は、
分周回路を備えず、図１に示すように、エラスティック
ストアＥＳ１だけから構成されている。

【００２２】エラスティックストアＥＳ１は、上述した
ように２（＝Ｍ）個のメモリＭＥＭ１及びＭＥＭ２を有
するメモリ部Ｍ１と、このメモリ部Ｍ１の書込みメモリ
を規定する書込メモリ規定信号を生成する書込制御手段
ＷＫ１と、メモリ部Ｍ１の読出しメモリを規定する読出
メモリ規定信号を生成する読出制御手段ＲＫ１と、書込
制御手段ＷＫ１及び読出制御手段ＲＫ１からの出力信号
の位相を比較する位相比較回路φＣＯＭＰとから構成さ
れている。

【００２３】この第１実施例の書込制御手段ＷＫ１も、
従来と同様に、入力データに同期した第１のクロックＣ
１が与えられる毎に、入力データを書込むメモリ部Ｍ１
のメモリを巡回的に変化させる書込メモリ規定信号を生
成し、一方、読出制御手段ＲＫ１も、第２のクロックＣ
２が与えられる毎に、格納データを読出すメモリ部Ｍ１
のメモリを巡回的に変化させる読出メモリ規定信号を生
成する。そして、これら書込メモリ規定信号及び読出メ
モリ規定信号が規定するメモリＭＥＭ１又はＭＥＭ２を
異なるようにすることにより、メモリ部Ｍ１への入力デ
ータの書込み及び読出しを通じて、メモリ部Ｍ１から読
み出されたデータ（従って入力データ）が第２のクロッ
クＣ２に同期したものとなる。

【００２４】ここで、書込制御手段ＷＫ１の位相数Ｐw
は、メモリ数Ｍに等しい２である。これに対して、この
第１実施例の場合、読出制御手段ＲＫ１の位相数Ｐr
は、書込制御手段ＷＫ１の位相数Ｐw と、両クロック信
号Ｃ１及びＣ２間の周波数倍数Ｎとの積Ｎ×Ｐw （＝Ｎ
×Ｍ）＝４に選定されている。

【００２５】データをアクセスするメモリの数Ｍ（＝
２）が定まっているので、書込制御手段ＷＫ１の位相数
Ｐw 及び読出制御手段ＲＫ１の位相数Ｐr は最低限メモ
リ数Ｍだけあれば良い。しかし、この第１実施例におい
ては、読出制御手段ＲＫ１の位相数Ｐr としてＮ×Ｐw
（＝４）個を用意しており、そのＮ×Ｐw （＝４）個の
位相を、各組での位相差が均等になるようにＰw （＝
２）個ずつのＮ（＝２）組に分け、書込制御手段ＷＫ１
の位相との関係が最も良好な（スリップを防止できる）
読出制御手段ＲＫ１の位相の組を、位相比較回路φＣＯ
ＭＰによって常時監視して選択させる。

【００２６】なお、第２のクロックＣ２の周波数ｆr
が、第１のクロックＣ１の周波数ｆwのＮ倍であるの
で、読出制御手段ＲＫ１の位相数Ｐr として書込制御手
段ＷＫ１の位相数Ｐw のＮ倍を実現することは容易であ
る。

【００２７】従って、通常の動作時における読出制御手
段ＲＫ１の位相数は書込制御手段ＷＫ１の位相数と等し
いが、どの組の位相を用いるかまでも含めると、読出制
御手段ＲＫ１の位相数Ｐr は書込制御手段ＷＫ１のＮ倍
であって位相選択数もＮ倍になり、読出し時の位相余裕
をこの分増大させることができる。

【００２８】すなわち、第１実施例は、(1) メモリ部Ｍ
１への書込み、読出しを通じて入力データを第２のクロ
ックＣ２に同期させること、(2) メモリ部Ｍ１から読出
すデータを規定する読出制御手段ＲＫ１の位相数Ｐr を
書込制御手段ＷＫ１のＮ倍とすること、(3) 読出制御手
段ＲＫ１の位相数Ｐr を、各組での位相差が均等になる
ようにメモリ数ＭずつのＮ組に分け、書込制御手段ＷＫ
１の位相との関係が最も良好な読出制御手段ＲＫ１の位
相の組を、位相比較回路φＣＯＭＰによって選択させる
こと、などを原理とする。

【００２９】図４は、このような原理に従う第１実施例
のビット位相同期回路の構成を示すブロック図であり、
図５は、その各部タイミングチャートである。なお、図
４は、上述したＮ及びＭがそれぞれ２の場合の回路を示
している。

【００３０】図４において、第１実施例のビット位相同
期回路１０は、入力データ取込み用の２（＝Ｍ）個のラ
ッチ回路１１及び１２と、セレクタ１３と、出力データ
のラッチ用のラッチ回路１４と、書込みカウンタ１５
と、読出しカウンタ１６と、位相比較回路１７とから構
成されている。

【００３１】ここで、２個のラッチ回路１１及び１２
と、セレクタ１３と、出力データのラッチ用のラッチ回
路１４とが図１におけるメモリ部Ｍ１に該当し、書込み
カウンタ１５が図１における書込制御手段ＷＫ１に該当
し、読出しカウンタ１６が図１における読出制御手段Ｒ
Ｋ１に該当し、位相比較回路１７が図１における位相比
較回路φＣＯＭＰに該当する。なお、セレクタ１３と、
出力データのラッチ用のラッチ回路１４とが、図１にお
ける読出制御手段ＲＫ１の要素と見ることもできる。

【００３２】書込みカウンタ１５には、図５（Ａ）に示
す入力データに同期した図５（Ｂ）に示す書込みクロッ
ク（第１のクロック）ＷＣＫが与えられ、書込みカウン
タ１５は、この書込みクロックＷＣＫに基づいて、入力
データ取込み用の２個のラッチ回路１１及び１２のそれ
ぞれに対する書込みクロックＷＣＫに同期したラッチ指
令信号Ｗ１及びＷ２（これらの組が上述した書込メモリ
規定信号に相当）を形成する。

【００３３】書込みカウンタ１５が形成するこれらラッ
チ指令信号Ｗ１及びＷ２は、図５（Ｃ）及び（Ｄ）に示
すように相補的なものであり、入力データの連続するビ
ット値を２個のラッチ回路１１及び１２が交互に取り込
むように変化するものである。

【００３４】入力データ取込み用の各ラッチ回路１１、
１２は、例えばＤ型フリップフロップ回路で構成されて
いる。これらラッチ回路１１及び１２には入力データが
共通に入力されており、各ラッチ回路１１、１２は、上
述した対応するラッチ指令信号Ｗ１、Ｗ２の立上りエッ
ジに基づいて入力データを取り込む。

【００３５】従って、ラッチ回路１１からの出力データ
は、図５（Ｅ）に示すように入力データの一つ置きのビ
ット値ａ１、ｂ１、ｃ１、…を取り込んだものとなり、
しかも、その周期が入力データのビット周期の２倍のも
のとなる。一方、ラッチ回路１２からの出力データは、
図５（Ｆ）に示すように入力データの他の一つ置きのビ
ット値ａ２、ｂ２、ｃ２、…を取り込んだものとなり、
しかも、その周期が入力データのビット周期の２倍のも
のとなる。

【００３６】読出しカウンタ１６には、図５（Ｂ）に示
す書込みクロックＷＣＫに非同期であってその２（＝
Ｎ）倍の周波数を有する読出しクロック（第２のクロッ
ク）ＲＣＫが与えられている。読出しカウンタ１６は、
この読出しクロックＲＣＫに基づいて、セレクタ１３に
与える２ビットの選択制御信号（上述した読出メモリ規
定信号に相当）Ｒ１及びＲ２を形成する。

【００３７】読出しカウンタ１６が形成する選択制御信
号の各ビット（以下、選択制御ビットと呼ぶ）Ｒ１、Ｒ
２はそれぞれ、図５（Ｈ）、（Ｉ）に示すように、基本
的にはデューティ比が１／４（ここで４はＭ×Ｎの値で
ある）のパルス信号でなり、選択制御ビットＲ１の有意
期間と選択制御ビットＲ２の有意期間とが各ビットデー
タの半周期ずつずれたものである。なお、各選択制御ビ
ットＲ１、Ｒ２の有意期間は、入力データの１ビット期
間の半分であり、また、読出しクロックＲＣＫの１周期
の期間に等しい。

【００３８】セレクタ１３には、その選択入力として、
入力データ取込み用の２個のラッチ回路１１及び１２の
ラッチデータと、出力データのラッチ回路１４にラッチ
されたデータとが入力されている。セレクタ１３は、選
択制御ビットＲ１が有意のときにラッチ回路１１のラッ
チデータを選択し、選択制御ビットＲ２が有意のときに
ラッチ回路１２のラッチデータを選択し、選択制御ビッ
トＲ１及びＲ２が共に非有意のときにラッチ回路１４の
ラッチデータを選択する。

【００３９】このような選択データが入力されるラッチ
回路１４は、例えばＤ型フリップフロップ回路で構成さ
れているものであり、読出しクロックＲＣＫ（の立下り
エッジ）がラッチ指令信号として与えられている。な
お、立上り位相をラッチ指令信号とすることもできる。

【００４０】両選択制御ビットＲ１及びＲ２が、上述し
たように変化するので、セレクタ１３は、ラッチ回路１
１のラッチデータ、ラッチ回路１４のラッチデータ、ラ
ッチ回路１２のラッチデータ、ラッチ回路１４のラッチ
データの順に選択データを切り換えると共に、各選択デ
ータ期間を読出しクロックＲＣＫの１周期の期間にす
る。セレクタ１３が選択するラッチ回路１１のラッチデ
ータとその次のタイミングでのラッチ回路１４のラッチ
データとはフィードバックにより等しく、また、セレク
タ１３が選択するラッチ回路１２のラッチデータとその
次のタイミングでのラッチ回路１４のラッチデータとは
フィードバックにより等しく、すなわち、ラッチ回路１
４は、出力データのラッチ機能のみならず、セレクタ１
３へのフィードバックを通じて、セレクタ１３が選択し
た入力データ取込み用ラッチ回路１１、１２からのビッ
トデータの期間を、その２倍の期間に引き伸ばす機能を
担っている。かくして、ラッチ回路１４からの出力デー
タは、図５（Ｋ）に示すように、入力データを読出しク
ロックＲＣＫに同期させたものとなる。

【００４１】位相比較回路１７には、書込みカウンタ１
５からのラッチ回路１１へのラッチ指令信号Ｗ１、読出
しカウンタ１６からのセレクタ１３へのラッチ回路１１
のラッチデータの選択指示に係る選択制御ビットＲ１、
及び、読出しクロックＲＣＫが与えられる。

【００４２】ラッチ回路１１又は１２への入力データの
取込みと、ラッチ回路１１又は１２の格納データの出力
データへの選択とがほぼ同時に行なわれると、同一デー
タを２度出力データにしたり出力データにされない格納
データが生じたりのスリップが発生するので、この第１
実施例においては、ラッチ指令信号Ｗ１の立上りエッジ
を中心とした書込みクロックＷＣＫの半分の周期をラッ
チ回路１１の格納データを出力データにすることの禁止
位相範囲ＡＲ０としており、これ以外の時間をラッチ回
路１１の格納データを出力データにすることの許容位相
範囲ＡＲ１としている。

【００４３】位相比較回路１７は、入力されたラッチ指
令信号Ｗ１、選択制御ビットＲ１及び読出しクロックＲ
ＣＫに基づいて、選択制御ビットＲ１の立上りエッジが
禁止位相範囲ＡＲ０又は許容位相範囲ＡＲ１のいずれの
時間位置にあるかを判定し、選択制御ビットＲ１の立上
りエッジが禁止位相範囲ＡＲ０に位置するときには、図
５（Ｇ）に示すように、次の選択制御ビットＲ１の有意
パルスに同期させてリセット信号（初期値）を読出しカ
ウンタ１６に与える。

【００４４】読出しカウンタ１６は、リセット信号が与
えられたとき、選択制御ビットＲ１及びＲ２を初期位相
にし直す。この第１実施例の場合、読出しカウンタ１６
は、図５（Ｈ）及び（Ｉ）に示すように、リセット信号
が与えられる前の選択制御ビットＲ１及びＲ２の位相
を、リセット信号が与えられたときにリセット動作によ
りそれぞれその１／４周期だけ遅らせることを行なって
いる。なお、３／４周期遅らせても良い。

【００４５】ここで、スリップを防止する他の方法とし
ては、電源の立上げ時に書込みカウンタ１５及び読出し
カウンタ１６を初期設定（リセット）する方法であり、
この方法も採用可能である。しかし、この方法では、そ
の後に書込みクロックＷＣＫ又は読出しクロックＲＣＫ
のいずれかが瞬断した場合、両カウンタの位相がデータ
誤りを起こす位相となる恐れがあり、これを避けようと
すると入力データの取込み用ラッチ回路は２個で済まな
くなる。

【００４６】また、位相比較回路１７がリセットする対
象を書込みカウンタ１５とすることも考えられる。この
第１実施例の場合、書込みクロックＷＣＫの周波数は読
出しクロックＲＣＫの周波数より低く書込みカウンタ１
５の位相数を多くとれず、このような少ない位相に対し
てリセットを行なうのであれば、入力データの取込み用
ラッチ回路は２個で済まなくなる。

【００４７】そのため、この第１実施例においては、上
述したスリップ防止方法を採用している。

【００４８】なお、エラスティックストア方式のビット
位相同期回路においては、一般に、入力データを格納す
るメモリを規定する信号の発生回路は「書込みカウン
タ」、格納データを読出すメモリを規定する信号の発生
回路は「読出しカウンタ」と呼ばれているので、この明
細書においても、その呼称を用いており、書込みカウン
タ１５及び読出しカウンタ１６は、必ずしもカウンタで
構成されていることは要しない。

【００４９】以上の構成を有する第１実施例のビット位
相同期回路において、図５（Ｂ）に示す書込みクロック
ＷＣＫに同期した図５（Ａ）に示す入力データが当該ビ
ット位相同期回路に入力されると、その入力データの各
ビット値は、書込みカウンタ１５が書込みクロックＷＣ
Ｋに基づいて形成した図５（Ｃ）及び（Ｄ）に示すラッ
チ指令信号Ｗ１及びＷ２によって、ラッチ回路１１及び
１２に交互に取り込まれ、各ラッチ回路１１、１２から
は、図５（Ｅ）、（Ｆ）に示す入力データの１個置きの
ビット値の時間軸を２倍した出力データが出力される。

【００５０】各ラッチ回路１１、１２からのラッチデー
タは、読出しカウンタ１６が図５（Ｊ）に示す読出しク
ロックＲＣＫに基づいて形成した選択制御信号を構成す
る図５（Ｈ）及び（Ｉ）に示す選択制御ビットＲ１及び
Ｒ２に応じて、セレクタ１３で選択される。

【００５１】ラッチ回路１２がラッチデータの更新を行
なった直後ではラッチ回路１１からの出力データが、セ
レクタ１３によって選択されてその後段のラッチ回路１
４に読出しクロックＲＣＫに同期して取り込まれ、読出
しクロックＲＣＫの次のタイミングでもこのラッチ回路
１４にラッチされたデータがセレクタ１３によって選択
されてラッチ回路１４に読出しクロックＲＣＫに同期し
て取り込まれ、次のラッチ回路１１がラッチデータの更
新を行なった直後のタイミングではラッチ回路１２から
の出力データが、セレクタ１３によって選択されてその
後段のラッチ回路１４に読出しクロックＲＣＫに同期し
て取り込まれ、読出しクロックＲＣＫの次のタイミング
でもこのラッチ回路１４にラッチされたデータがセレク
タ１３によって選択されてラッチ回路１４に読出しクロ
ックＲＣＫに同期して取り込まれ、かくして、ラッチ回
路１４からは、ラッチ回路１１及び１２にラッチされた
ビットデータを交互に含む、しかも、各ビット値の期間
が読出しクロックＲＣＫの２周期（従って入力データの
ビット期間に等しい）であって読出しクロックＲＣＫに
同期している図５（Ｋ）に示すデータが出力される。

【００５２】このようにして、書込みクロックＷＣＫに
同期した入力データが分周回路を用いずに読出しクロッ
クＲＣＫに同期したデータに変換される。

【００５３】このようなデータのクロック乗換え中にお
いては、ラッチ回路１１へのラッチ指令信号Ｗ１、セレ
クタ１３へのラッチ回路１１のラッチデータの選択指示
に係る選択制御ビットＲ１、及び、読出しクロックＲＣ
Ｋが位相比較回路１７に入力され、位相比較回路１７に
よって、ラッチ回路１１でのラッチタイミング及びその
ラッチデータの選択タイミングの同時性（競合）が常時
監視され、スリップを引き起こす可能性がある程度の同
時性がある場合には、位相比較回路１７から読出しカウ
ンタ１６に図５（Ｇ）に示すリセット信号（初期値）が
与えられる。このとき、読出しカウンタ１６がリセット
され、選択制御ビットＲ１及びＲ２の位相が初期位相に
変更され、１回だけ強制的にスリップを発生させるが、
それ以降、スリップの発生を防止させるようにする。

【００５４】従って、上記第１実施例によれば、２個の
メモリによって、高速な読出しクロックへの入力データ
の乗せ換えを実行できるビット位相同期回路を実現でき
る。上記文献１に記載されているように、従来において
は、メモリ数が３以上なされば実用的な回路を実現でき
なかったが、この第１実施例によれば、読出し側の位相
数を書込み側の位相数のＮ倍にしたことにより、２個の
メモリによって実用上十分なビット位相同期回路を実現
できる。

【００５５】また、第１実施例によれば、メモリ数を従
来より減少させているが、入力クロックのジッタ余裕度
は従来回路と同様である。すなわち、入力クロックのジ
ッタ余裕度は書込み時の位相余裕に支配されるが、入力
データを入力クロックに同期してラッチ回路（メモリ）
に取り込む点は従来と同様であるので、入力クロックの
ジッタ余裕度を従来回路と同様にできる。

【００５６】さらに、第１実施例によれば、入力データ
の速度が高速であっても設計を容易にできるという効果
を得ることができる。読出し側の多数の位相数を多相ク
ロックで実現することも考えられるが、入力データの速
度が高速になるほど、所定の位相差を有する多相クロッ
クを形成することは難しく、読出しクロックのＮ周期中
の１周期だけ有意なパルス信号を形成する第１実施例に
比較してその高速設計は難しい。

【００５７】（Ｂ）第２実施例 次に、本発明によるビット位相同期回路の第２実施例を
図面を参照しながら説明する。図６は、第１実施例につ
いて説明したと同一の原理に従う第２実施例のビット位
相同期回路の構成を示すブロック図であり、図７は、そ
の各部タイミングチャートである。なお、図６は、上述
したＮ及びＭがそれぞれ２の場合の回路を示している。
また、図６において、第１実施例に係る図４との同一、
対応部分には同一符号を付して示している。

【００５８】図６及び図４の比較から明らかなように、
この第２実施例のビット位相同期回路は、第１実施例の
ビット位相同期回路に比べて、メモリ部の構成、及び、
メモリ部に入力データを取り込むための構成が異なって
いる。

【００５９】第１実施例の場合、書込みカウンタ１５が
書込みクロックＷＣＫに基づいて形成したラッチ指令信
号Ｗ１及びＷ２に同期して入力データを取り込むように
しているが、書込みカウンタ１５での処理遅延のため、
入力データに対するラッチ指令信号Ｗ１及びＷ２の同期
性は、入力データに対する書込みクロックＷＣＫの同期
性より若干劣っている。そのため、ジッタ余裕度を小さ
くする恐れがある。

【００６０】そのため、第２実施例においては、入力デ
ータの取込みに書込みクロックＷＣＫを直接利用させる
こととしている。

【００６１】図６において、入力データを取り込むため
の２個のラッチ回路１１ａ及び１２ａのそれぞれの前段
には、対応するセレクタ２１、２２が設けられている。

【００６２】ラッチ回路１１ａの前段のセレクタ２１に
は、選択入力として、入力データ及びラッチ回路１１ａ
のラッチデータが入力され、選択制御信号として第１実
施例におけるラッチ指令信号Ｗ１より書込みクロックＷ
ＣＫの半分の周期だけ進んだ図７（Ｃ）に示す信号Ｗ１
１が与えられている。従って、選択制御信号Ｗ１１は、
書込みクロックＷＣＫに同期しており、その２倍の周期
を有するものである。セレクタ２１は、選択制御信号Ｗ
１１が有意なときに入力パルスを選択し、選択制御信号
Ｗ１１が非有意なときにラッチ回路１１ａのラッチデー
タを選択するものである。そのため、選択制御信号Ｗ１
１が非有意なときの入力データは、セレクタ２１で選択
されることはない。

【００６３】ラッチ回路１１ａには、ラッチ指令信号と
して書込みクロックＷＣＫが直接入力されている。従っ
て、ラッチ回路１１ａは、セレクタ２１からの出力デー
タを書込みクロックＷＣＫの立上りエッジでラッチす
る。

【００６４】セレクタ２１が選択制御信号Ｗ１１に応じ
て入力データを選択している状態において生じた書込み
クロックＷＣＫの立上りエッジで入力データがラッチさ
れ、その直後のセレクタ２１が選択制御信号Ｗ１１に応
じてラッチデータを選択している状態において生じた書
込みクロックＷＣＫの立上りエッジではそのラッチデー
タが再度ラッチ回路１１ａにラッチされる。

【００６５】かくして、図７（Ｅ）に示すように、入力
データの１個置きのビット値が、２倍の期間（書込みク
ロックＷＣＫの２周期分）に引き伸ばされて、しかも書
込みクロックＷＣＫに同期してラッチ回路１１ａから出
力される。

【００６６】一方、ラッチ回路１２ａの前段のセレクタ
２２には、上述した選択制御信号Ｗ１１と逆相の選択制
御信号Ｗ２１が与えられている。従って、セレクタ２２
及びラッチ回路１２ａの機能により、図７（Ｆ）に示す
ように、上記ラッチ回路１１ａがラッチしたのと異なる
入力データの１個置きのビット値が、２倍の期間（書込
みクロックＷＣＫの２周期分）に引き伸ばされて、しか
も書込みクロックＷＣＫに同期してラッチ回路１２ａか
ら出力される。

【００６７】このような入力データの取込み構成部以外
の構成及び動作は、第１実施例と同様であるのでその説
明は省略する。なお、位相比較回路１７には、第１実施
例とは異なって、書込み側の位相情報として選択制御信
号Ｗ１１が入力されるが、位相比較点は、図７に示すよ
うに、その選択制御信号Ｗ１１のエッジではなく、ラッ
チ回路１１ａにラッチされる開始時点である。かかる比
較のために、書込みクロックＷＣＫをも位相比較回路１
７に入力するようにしても良い。

【００６８】従って、第２実施例も、原理的には第１実
施例と同一であり、第１実施例と同様な効果を得ること
ができる。

【００６９】書込みカウンタ１５の構成によって処理遅
延の影響が大きいのならば、第２実施例のように、書込
みクロックをラッチ指令信号に用いることが、ラッチデ
ータと書込みクロックとの同期精度が高まって好まし
い。なお、ラッチ回路だけを用いて書込みクロックを単
純にラッチ指令信号として用いた場合には、入力データ
の期間を２倍に引き伸ばすことができないので、セレク
タ２１、２２を設けると共に、ラッチデータのフィード
バックを行なうようにしている。

【００７０】（Ｃ）第３実施例 次に、本発明によるビット位相同期回路の第３実施例を
図面を参照しながら説明する。図８は、第３実施例のビ
ット位相同期回路の構成を示すブロック図であり、図９
は、その各部タイミングチャートである。

【００７１】この第３実施例のビット位相同期回路は、
パラレルデータをシリアルデータに多重する機能を備え
たビット位相同期回路であり、パラレルデータの各ビッ
トデータについて見た場合に、第１実施例のビット位相
同期回路とほぼ同様な原理に従っているものである。

【００７２】なお、図８は、読出しクロックＲＣＫの周
波数ｆr の書込みクロックＷＣＫの周波数ｆw に対する
倍数Ｎがパラレルデータのビット数に等しい場合を示し
ており、図９は、そのＮが４である場合のタイミングチ
ャートを示している。

【００７３】図８において、第３実施例のビット位相同
期回路３０は、入力データ取込み用のＮ個のメモリ部３
１−０〜３１−（Ｎ−１）と、書込みカウンタ３２と、
多重化用の読出しカウンタ３３と、位相比較回路３４
と、２Ｎ：１セレクタ３５とから構成されている。

【００７４】パラレルデータの各ビットデータはそれぞ
れ対応するメモリ部３１−０、…、３１−（Ｎ−１）に
与えられる。各メモリ部３１−ｉ（ｉは０〜（Ｎ−
１））はそれぞれ、図１０に示すように、例えばＤ型フ
リップフロップ回路でなる２（＝Ｍ）個のラッチ回路４
１−ｉ及び４２−ｉでなり、これらラッチ回路４１−ｉ
及び４２−ｉには図９（Ａ）に示すｉビット目のデータ
が入力されている。

【００７５】書込みカウンタ３２には、入力されたパラ
レルデータに同期した図９（Ｂ）に示す書込みクロック
ＷＣＫが与えられ、書込みカウンタ３２は、この書込み
クロックＷＣＫに基づいて、上述した２種類のラッチ回
路４１−０〜４１−（Ｎ−１）及び４２−０〜４２−
（Ｎ−１）のそれぞれに対する書込みクロックＷＣＫに
同期したラッチ指令信号Ｗ１及びＷ２を形成する。書込
みカウンタ３２が形成するこれらラッチ指令信号Ｗ１及
びＷ２も、図９（Ｃ）及び（Ｄ）に示すように第１実施
例と同様に相補的なものである。

【００７６】従って、同一メモリ部３１−ｉ内の２個の
ラッチ回路４１−ｉ及び４２−ｉは、図９（Ｅ）及び
（Ｆ）に示すように、ｉビット目のビットデータの連続
するビット値を交互に取込み、そのラッチデータの周期
は入力データの２倍の周期になる。全てのメモリ部３１
−０〜３１−（Ｎ−１）からの２個ずつのラッチデータ
の計２Ｎ個のラッチデータは、セレクタ３５に選択入力
として与えられる。

【００７７】読出しカウンタ３３には、図９（Ｂ）に示
す書込みクロックＷＣＫに非同期であってそのＮ倍の周
波数を有する図９（Ｐ）に示す読出しクロックＲＣＫが
与えられている。読出しカウンタ３３は、この読出しク
ロックＲＣＫに基づいて、セレクタ３５に与える２Ｎ個
の選択制御ビットＲ１−０〜Ｒ１−（Ｎ−１）及びＲ２
−０〜Ｒ２−（Ｎ−１）を形成する。

【００７８】読出しカウンタ３５が形成する各選択制御
ビットＲ１−（Ｎ−１）、…、Ｒ１−０、Ｒ２−（Ｎ−
１）、…、Ｒ２−０はそれぞれ、図９（Ｈ）、…、
（Ｏ）に示すように、基本的にはデューティ比が１／２
Ｎ（図９はＮが４で示している）のパルス信号でなり、
選択制御ビットＲ１−ｉの有意期間と選択制御ビットＲ
２−ｉの有意期間とが半周期ずつずれたものである。な
お、各選択制御ビットＲ１−ｉ、Ｒ２−ｉの有意期間
は、入力データの１ビット期間の１／Ｎであり、また、
読出しクロックＲＣＫの１周期に等しい。

【００７９】セレクタ３５は、選択制御ビットＲ１−ｉ
が有意のときには、ｉビット目用のメモリ部３１−ｉの
ラッチ回路４１−ｉのラッチデータを選択し、選択制御
ビットＲ２−ｉが有意のときにラッチ回路４２−ｉのラ
ッチデータを選択する。

【００８０】読出しカウンタ３５が形成する各選択制御
ビットＲ１−（Ｎ−１）、…、Ｒ１−０、Ｒ２−（Ｎ−
１）、…、Ｒ２−０は、図９（Ｈ）〜（Ｏ）に示すよう
に、この順序で有意期間を順次とるものであるので、セ
レクタ３５は、ラッチ回路４１−３、４１−２、４１−
１、４１−０、４２−３、４３−２、４２−１、４２−
０のラッチデータの順に選択し、かくして、セレクタ３
５からは、図９（Ｑ）に示すような多重化されたシリア
ルデータが出力される。ここで、選択制御ビットＲ１−
ｉ及びＲ２−ｉが読出しクロックＲＣＫに同期している
ものであるので、このシリアルデータも読出しクロック
ＲＣＫに同期しているものである。

【００８１】位相比較回路３４には、書込みカウンタ３
２からのラッチ回路４１−ｉへのラッチ指令信号Ｗ１、
読出しカウンタ３３からのセレクタ３５へのラッチ回路
４１−３〜４１−０のラッチデータの選択指示に係る選
択制御ビットＲ１−３〜Ｒ１−０、及び、読出しクロッ
クＲＣＫが与えられる。

【００８２】ラッチ回路４１−ｉ又は４２−ｉへの入力
データの取込みと、ラッチ回路４１−ｉ又は４２−ｉの
格納データの出力データへの選択とがほぼ同時に行なわ
れると、同一データを２度出力データにしたり出力デー
タにされない格納データが生じたりするスリップが発生
するので、この第２実施例においては、ラッチ指令信号
Ｗ１の立上りエッジを中心とした書込みクロックＷＣＫ
の半分の周期をラッチ回路４１−ｉの格納データを出力
データにすることの禁止位相範囲ＡＲ０としており、こ
れ以外の時間をラッチ回路４１−ｉの格納データを出力
データにすることの許容位相範囲ＡＲ１としている。

【００８３】位相比較回路３３は、入力された各種信号
に基づいて、選択制御ビットＲ１−ｉの立上りエッジが
禁止位相範囲ＡＲ０又は許容位相範囲ＡＲ１のいずれの
時間位置にあるかを判定し、選択制御ビットＲ１−ｉの
立上りエッジが禁止位相範囲ＡＲ０に位置するときに
は、図９（Ｇ）に示すように、リセット信号を読出しカ
ウンタ３３に与える。

【００８４】読出しカウンタ３３は、リセット信号が与
えられたとき、選択制御ビットＲ１−ｉ及びＲ２−ｉの
位相をずらす。この第２実施例の場合、読出しカウンタ
３３は、図５（Ｈ）〜（Ｏ）に示すように、リセット信
号が与えられる前の選択制御ビットＲ１−ｉ及びＲ２−
ｉの位相を、リセット信号が与えられたときには、それ
ぞれその１／２Ｎ周期だけ遅らせる。なお、ずらす位相
量はこれに限定されない。

【００８５】従って、上記第３実施例によれば、２個の
メモリによって、高速な読出しクロックへのパラレルデ
ータの各ビットデータの乗せ換えを実行できる、しかも
パラレルデータの多重化を実行できるビット位相同期回
路を実現できる。この第３実施例によれば、読出し側の
位相数を、多重化に必要な最低限の位相数の２倍にした
ことにより、２個のメモリによって実用上十分なビット
位相同期回路を実現できている。

【００８６】また、第３実施例によっても、メモリ数を
従来より減少させているが、入力クロックのジッタ余裕
度は従来回路と同様である。さらに、第３実施例によっ
ても、入力データの速度が高速であっても設計を容易に
できるという効果を得ることができる。

【００８７】（Ｄ）第４実施例 次に、本発明によるビット位相同期回路の第４実施例を
図面を参照しながら説明する。図１１は、第３実施例の
ビット位相同期回路の構成を示すブロック図であり、図
１２は、その各部タイミングチャートである。なお、図
１１において、図８との同一、対応部分には、同一符号
を付して示している。

【００８８】この第４実施例のビット位相同期回路も、
パラレルデータをシリアルデータに多重、変換する機能
を備えたビット位相同期回路であり、パラレルデータの
各ビットデータについて見た場合に、第２実施例のビッ
ト位相同期回路とほぼ同様な原理に従っているものであ
る。

【００８９】この第４実施例は、第３実施例と比較した
場合、メモリ部３１−ｉの構成が異なっている。すなわ
ち、メモリ部３１−ｉを、図１３に示すように、ラッチ
回路４１−ｉ及び４２−ｉだけではなく、第２実施例と
同様にセレクタ５１−ｉ及び５２−ｉを有するように構
成した点が、第３実施例と異なっており、他の構成は第
３実施例と同様な構成である。このように構成を相違さ
せた理由は、第１実施例と第２実施例との関係と同一で
ある。従って、第４実施例の動作、機能は、第３実施例
及び第２実施例の説明から明らかであるのでその説明は
省略する。

【００９０】この第４実施例によっても、第３実施例と
同一の効果を得ることができる。

【００９１】（Ｅ）他の実施例 上記各実施例においては、１系統のビットデータを処理
する系に２個のメモリを設けたものを示したが、メモリ
数はこれ以上あっても良い。

【００９２】上記第１及び第２実施例においては、入力
データ及び出力データの速度が等しいものを示したが、
メモリ数を多くすると共に、読出しカウンタからの選択
制御ビットの有意タイミングや出力用セレクタの構成等
をＮの値に応じて適宜変更することにより、速度変換を
伴うビット位相同期回路にも本発明を適用することがで
きる。同様に、第３又は第４実施例の回路を一部修正し
て、多重化に伴う速度変換以外の速度変換を伴うビット
位相同期回路に本発明を適用することができる。

【００９３】

【発明の効果】以上のように、本発明によれば、エラス
ティックストアのメモリ数を従来に比して減少できる
（従来では困難であった２個にもできる）ビット位相同
期回路を実現できる。

【図面の簡単な説明】

【図１】第１実施例の原理説明用ブロック図である。

【図２】従来回路の一般的構成を示すブロック図であ
る。

【図３】読出側クロックが高周波数の従来回路を示すブ
ロック図である。

【図４】第１実施例の構成を示すブロック図である。

【図５】第１実施例の各部タイミングチャートである。

【図６】第２実施例の構成を示すブロック図である。

【図７】第２実施例の各部タイミングチャートである。

【図８】第３実施例の構成を示すブロック図である。

【図９】第３実施例の各部タイミングチャートである。

【図１０】第３実施例のメモリ部の構成例を示すブロッ
ク図である。

【図１１】第４実施例の構成を示すブロック図である。

【図１２】第４実施例の各部タイミングチャートであ
る。

【図１３】第４実施例のメモリ部の構成例を示すブロッ
ク図である。

【符号の説明】

ＥＳ１…エラスティックストアＥＳ１、ＭＥＭ１、ＭＥ
Ｍ２…メモリ、Ｍ１…メモリ部、ＷＫ１…書込制御手
段、ＲＫ１…読出制御手段、φＣＯＭＰ…位相比較回
路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/00 G06F 12/00 560 H04L 13/08

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１のクロックに同期した入力デジタル
   データを、第１のクロックのＮ（Ｎは２以上の自然数）
   倍の周波数を有する、第１のクロックとは独立した位相
   を持つ第２のクロックに同期させた出力デジタルデータ
   に変換させるビット位相同期回路において、 入力デジタルデータのビット値を格納するＭ（Ｍは２以
   上の自然数）個のメモリを有するメモリ部と、 第１のクロックに基づいて、入力デジタルデータの各ビ
   ット値を格納する上記メモリを巡回的に可変させる、第
   １のクロックに同期した位相数がＭ個の書込メモリ規定
   信号を形成して上記メモリ部に与える書込制御手段と、 第２のクロックに基づいて、格納ビット値を出力させる
   上記メモリを巡回的に可変させる、第２のクロックに同
   期した読出メモリ規定信号を形成して上記メモリ部に与
   えるものであって、読出メモリ規定信号として取り得る
   総位相数がＭ×Ｎ個であって、メモリ数であるＭ個ずつ
   にしかも位相差が均等になるように総位相数Ｍ×Ｎ個を
   Ｎ組に分けたいずれかの組のＭ個の位相をとるように読
   出メモリ規定信号を形成する読出制御手段と、 書込メモリ規定信号及び読出メモリ規定信号に基づい
   て、同一メモリにおける書込と読出との競合を監視し、
   競合時に、異なる組のＭ個の位相の読出メモリ規定信号
   を上記読出制御手段から出力させるように制御する位相
   比較手段とを有することを特徴とするビット位相同期回
   路。
2. 【請求項２】 上記メモリ部が２個のメモリを備えてい
   ることを特徴とする請求項１に記載のビット位相同期回
   路。