JP3389560B2 - クロック抽出装置 - Google Patents
クロック抽出装置Info
- Publication number
- JP3389560B2 JP3389560B2 JP2000256828A JP2000256828A JP3389560B2 JP 3389560 B2 JP3389560 B2 JP 3389560B2 JP 2000256828 A JP2000256828 A JP 2000256828A JP 2000256828 A JP2000256828 A JP 2000256828A JP 3389560 B2 JP3389560 B2 JP 3389560B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock
- serial
- data string
- string
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入力されるデータ
から当該データに同期したクロックを生成するためのク
ロック抽出装置に関するものである。
から当該データに同期したクロックを生成するためのク
ロック抽出装置に関するものである。
【０００２】
【従来の技術】最近では、マルチメディアが急速に普及
していることもあり、大量のデータを高速に伝送したい
という要望がある。このため、ＩＥＥＥ１３９４、Ｇｉ
ｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒ
ｅ Ｃｈａｎｎｅｌなどの高速シリアルデータインター
フェースが注目されている。これらのインターフェース
技術においては、データのみが送信側から１Ｇｂｐｓな
どの高い速度で伝送され、この高速データにぴったり同
期するクロックを受信側の位相同期ループ（phase-lock
ed loop：ＰＬＬ）で生成している。そして、この生成
されたクロックで高速データを受信側でラッチすること
により、データの受信を行うのである。このようにする
と、クロックとデータの両方を送る従来のインターフェ
ースに比べてクロックとデータとの間のスキューが抑制
されるので、高速化が図れるのである。
していることもあり、大量のデータを高速に伝送したい
という要望がある。このため、ＩＥＥＥ１３９４、Ｇｉ
ｇａｂｉｔ Ｅｔｈｅｒｎｅｔ（登録商標）、Ｆｉｂｒ
ｅ Ｃｈａｎｎｅｌなどの高速シリアルデータインター
フェースが注目されている。これらのインターフェース
技術においては、データのみが送信側から１Ｇｂｐｓな
どの高い速度で伝送され、この高速データにぴったり同
期するクロックを受信側の位相同期ループ（phase-lock
ed loop：ＰＬＬ）で生成している。そして、この生成
されたクロックで高速データを受信側でラッチすること
により、データの受信を行うのである。このようにする
と、クロックとデータの両方を送る従来のインターフェ
ースに比べてクロックとデータとの間のスキューが抑制
されるので、高速化が図れるのである。
【０００３】
【発明が解決しようとする課題】ところで、ＩＥＥＥ１
３９４では、１個のインターフェースＬＳＩ（物理層Ｌ
ＳＩ）が複数の入出力ポートを備える構成となっている
が、上述のように、入力されるデータとそのデータのラ
ッチクロックとの同期は受信側のＰＬＬで行われている
とともに、各ポートに入力されるデータの周波数が実際
には若干（数百ｐｐｍ）違うので、各ポートごとに同期
用のＰＬＬが必要となる。したがって、ＩＥＥＥ１３９
４では、ポートの数に応じたＰＬＬを１チップに搭載す
ることとなるため、消費電力と発熱量が増大しプラスチ
ックパッケージに封入できなくなるとともにチップの面
積もかなり増大することとなるので、コストダウンがし
にくいという問題があった。
３９４では、１個のインターフェースＬＳＩ（物理層Ｌ
ＳＩ）が複数の入出力ポートを備える構成となっている
が、上述のように、入力されるデータとそのデータのラ
ッチクロックとの同期は受信側のＰＬＬで行われている
とともに、各ポートに入力されるデータの周波数が実際
には若干（数百ｐｐｍ）違うので、各ポートごとに同期
用のＰＬＬが必要となる。したがって、ＩＥＥＥ１３９
４では、ポートの数に応じたＰＬＬを１チップに搭載す
ることとなるため、消費電力と発熱量が増大しプラスチ
ックパッケージに封入できなくなるとともにチップの面
積もかなり増大することとなるので、コストダウンがし
にくいという問題があった。
【０００４】また、送信側のドライバから受信側のレシ
ーバに伝送線路を介してバーストデータをシリアル伝送
する場合は、通常はレシーバの内部クロックでデータを
ラッチする。しかしながら、バーストデータは、バース
トインターバルを有し、たとえある時点でクロックとデ
ータの位相関係が適切であったとしても、バーストイン
ターバルの間にデータとクロックとのタイミング関係が
ずれてしまって、適切なラッチができなくなる虞があ
る。
ーバに伝送線路を介してバーストデータをシリアル伝送
する場合は、通常はレシーバの内部クロックでデータを
ラッチする。しかしながら、バーストデータは、バース
トインターバルを有し、たとえある時点でクロックとデ
ータの位相関係が適切であったとしても、バーストイン
ターバルの間にデータとクロックとのタイミング関係が
ずれてしまって、適切なラッチができなくなる虞があ
る。
【０００５】これを回避するため、従来のバーストデー
タ伝送では、バーストインターバルが終了して次のデー
タを送る場合には、そのデータを送る前にプリアンブル
期間を設けて、そのプリアンブル期間の間にクロックの
位相調整をレシーバで行わせる。このプリアンブルの期
間は、実際のデータは送信されず、もっぱらレシーバ側
のクロック・データ間の位相調整に用いられるので、デ
ータ伝送効率が落ちてしまう。
タ伝送では、バーストインターバルが終了して次のデー
タを送る場合には、そのデータを送る前にプリアンブル
期間を設けて、そのプリアンブル期間の間にクロックの
位相調整をレシーバで行わせる。このプリアンブルの期
間は、実際のデータは送信されず、もっぱらレシーバ側
のクロック・データ間の位相調整に用いられるので、デ
ータ伝送効率が落ちてしまう。
【０００６】そこで、本発明は、１個のＰＬＬを用いて
複数の入力ポートに対応したクロックをそれぞれ抽出で
きるようにして、入力ポートが増えてもＬＳＩにおける
ＰＬＬの数が増えないようにすることを目的とする。
複数の入力ポートに対応したクロックをそれぞれ抽出で
きるようにして、入力ポートが増えてもＬＳＩにおける
ＰＬＬの数が増えないようにすることを目的とする。
【０００７】また、本発明の他の目的は、バーストデー
タ伝送における従来の位相調整のためのプリアンブル期
間をなくしてデータ伝送効率を高めることにある。
タ伝送における従来の位相調整のためのプリアンブル期
間をなくしてデータ伝送効率を高めることにある。
【０００８】
【課題を解決するための手段】上記の問題を解決するた
めに、本発明は、入力されるシリアルデータを所定倍
（Ｎ）のオーバーサンプリングにより量子化するデータ
サンプル部と、このデータサンプル部で量子化して得ら
れたデータ列を、当該データ列における変化点と上記所
定倍（Ｎ）とを基準に複数のグループに分けるデータ分
割部と、このデータ分割部により得られたグループの境
界点を基準にクロックを発生させるクロック発生部と
で、クロック抽出装置を構成し、クロック発生部からの
クロックを上記シリアルデータのラッチに供するように
した。
めに、本発明は、入力されるシリアルデータを所定倍
（Ｎ）のオーバーサンプリングにより量子化するデータ
サンプル部と、このデータサンプル部で量子化して得ら
れたデータ列を、当該データ列における変化点と上記所
定倍（Ｎ）とを基準に複数のグループに分けるデータ分
割部と、このデータ分割部により得られたグループの境
界点を基準にクロックを発生させるクロック発生部と
で、クロック抽出装置を構成し、クロック発生部からの
クロックを上記シリアルデータのラッチに供するように
した。
【０００９】本発明に係るクロック抽出装置において
は、入力データが所定倍（Ｎ）のオーバーサンプリング
で量子化されてデータ列が作成され、このデータ列にお
けるサンプルデータの変化点と上記所定倍（Ｎ）とを基
準にしてデータ列が複数のグループに分割される。つま
り、１周期ごとにデータが変化している場合は、データ
列の変化点がデータの周期となるので、その周期でグル
ープ化される。また、データが何周期か変化しない場合
は、基本的に上記所定倍（Ｎ）個のデータビット毎にグ
ループ化される。そして、このデータ列のグループの境
界点を基準としてクロックを発生させれば、データの周
期に合致したクロックが抽出されることとなる。
は、入力データが所定倍（Ｎ）のオーバーサンプリング
で量子化されてデータ列が作成され、このデータ列にお
けるサンプルデータの変化点と上記所定倍（Ｎ）とを基
準にしてデータ列が複数のグループに分割される。つま
り、１周期ごとにデータが変化している場合は、データ
列の変化点がデータの周期となるので、その周期でグル
ープ化される。また、データが何周期か変化しない場合
は、基本的に上記所定倍（Ｎ）個のデータビット毎にグ
ループ化される。そして、このデータ列のグループの境
界点を基準としてクロックを発生させれば、データの周
期に合致したクロックが抽出されることとなる。
【００１０】このクロック抽出は、（１）データ列の変
化点が基準となっているので、オーバーサンプリングで
規定されるデータの周期（サンプルレート×Ｎ）と実際
の入力データの周期とがｐｐｍオーダーで必ずしも合致
していなくてよいし、（２）データ列の変化点を基準と
してクロックの位相調整が自動的になされるので、非同
期で突然入力されるバーストデータに対しても１ビット
目からデータを安全確実に受信できるように、データの
入力タイミングに合致したクロックが抽出されるし、
（３）これら一連の処理が、オーバーサンプリングのク
ロックの生成にＰＬＬを用いるものの、入力データを受
ける各ポート毎にディジタル処理を適用すれば実現でき
るので、ポートの数によらず１個のＰＬＬがあればよ
い。
化点が基準となっているので、オーバーサンプリングで
規定されるデータの周期（サンプルレート×Ｎ）と実際
の入力データの周期とがｐｐｍオーダーで必ずしも合致
していなくてよいし、（２）データ列の変化点を基準と
してクロックの位相調整が自動的になされるので、非同
期で突然入力されるバーストデータに対しても１ビット
目からデータを安全確実に受信できるように、データの
入力タイミングに合致したクロックが抽出されるし、
（３）これら一連の処理が、オーバーサンプリングのク
ロックの生成にＰＬＬを用いるものの、入力データを受
ける各ポート毎にディジタル処理を適用すれば実現でき
るので、ポートの数によらず１個のＰＬＬがあればよ
い。
【００１１】また、入力されるシリアルデータを所定倍
（Ｎ）のオーバーサンプリングにより量子化するデータ
サンプル部と、このデータサンプル部で量子化して得ら
れた第１データ列から、当該第１データ列における変化
点を特定する第２データ列を作成する第１変換部と、こ
の第２データ列から、当該第２データ列における変化点
と上記所定倍（Ｎ）とを基準にした境界点を特定する第
３データ列を作成する第２変換部と、この第３データ列
における境界点を基準にしてクロックを発生させるクロ
ック発生部とで、クロック抽出装置を構成し、クロック
発生部からのクロックを上記シリアルデータのラッチに
供するようにした。このようにすれば、クロックの抽出
に必要な処理が、第１、２、３のデータ列の作成に区分
けされるので、各データ列の作成をパイプラインで処理
するようにすれば、それぞれの処理負荷が軽減されて入
力データが高速であっても対応できることとなる。
（Ｎ）のオーバーサンプリングにより量子化するデータ
サンプル部と、このデータサンプル部で量子化して得ら
れた第１データ列から、当該第１データ列における変化
点を特定する第２データ列を作成する第１変換部と、こ
の第２データ列から、当該第２データ列における変化点
と上記所定倍（Ｎ）とを基準にした境界点を特定する第
３データ列を作成する第２変換部と、この第３データ列
における境界点を基準にしてクロックを発生させるクロ
ック発生部とで、クロック抽出装置を構成し、クロック
発生部からのクロックを上記シリアルデータのラッチに
供するようにした。このようにすれば、クロックの抽出
に必要な処理が、第１、２、３のデータ列の作成に区分
けされるので、各データ列の作成をパイプラインで処理
するようにすれば、それぞれの処理負荷が軽減されて入
力データが高速であっても対応できることとなる。
【００１２】更に、上記第３データ列の作成を、上記第
２データ列における各変化点から上記オーバーサンプリ
ングの所定倍数（Ｎ）ビット目とその前後ビットとを参
照し、その前後ビットに変化点がない場合はＮビット目
を境界点とし、前後ビットに変化点がある場合は当該変
化点のあるビットを境界点とすることによって行うよう
にした。このようにすると、Ｎビット目の前後ビットも
参照されるので、入力データにジッターが存在しぴった
りとＮビット目にデータ列の変化点が来ない場合であっ
ても、適切なクロック抽出が可能になる。
２データ列における各変化点から上記オーバーサンプリ
ングの所定倍数（Ｎ）ビット目とその前後ビットとを参
照し、その前後ビットに変化点がない場合はＮビット目
を境界点とし、前後ビットに変化点がある場合は当該変
化点のあるビットを境界点とすることによって行うよう
にした。このようにすると、Ｎビット目の前後ビットも
参照されるので、入力データにジッターが存在しぴった
りとＮビット目にデータ列の変化点が来ない場合であっ
ても、適切なクロック抽出が可能になる。
【００１３】また、上記第３データ列を境界点に対応す
るビットのみを他と違えるようにし、この第３データ列
とクロックビット列との時系列的な排他的論理和をとる
ことによって上記クロックの発生を行うようにしてもよ
い。このようにすると、クロックの生成が比較的簡単な
論理回路で構成されることとなる。
るビットのみを他と違えるようにし、この第３データ列
とクロックビット列との時系列的な排他的論理和をとる
ことによって上記クロックの発生を行うようにしてもよ
い。このようにすると、クロックの生成が比較的簡単な
論理回路で構成されることとなる。
【００１４】入力されるシリアルデータを所定倍（Ｎ）
のオーバーサンプリングにより量子化するデータサンプ
ル部と、このデータサンプル部で量子化して得られた第
１データ列から、当該第１データ列における変化点を特
定する第２データ列を作成する第１変換部と、この第２
データ列から、当該第２データ列における変化点と上記
所定倍（Ｎ）とを基準にした境界点を特定する第３デー
タ列を作成する第２変換部と、この第３データ列におけ
る境界点を基準にして上記シリアルデータのラッチに供
するクロックを発生させるクロック発生部とからなるク
ロック抽出回路と、上記第１データ列から入力データを
再生するデータ再生回路と、このデータ再生回路で再生
した入力データと上記クロック抽出回路で抽出したクロ
ックとに基づいて入力データを所定数のビットに展開す
るデマルチプレクス回路とで、シリアル−パラレル変換
装置を構成した。
のオーバーサンプリングにより量子化するデータサンプ
ル部と、このデータサンプル部で量子化して得られた第
１データ列から、当該第１データ列における変化点を特
定する第２データ列を作成する第１変換部と、この第２
データ列から、当該第２データ列における変化点と上記
所定倍（Ｎ）とを基準にした境界点を特定する第３デー
タ列を作成する第２変換部と、この第３データ列におけ
る境界点を基準にして上記シリアルデータのラッチに供
するクロックを発生させるクロック発生部とからなるク
ロック抽出回路と、上記第１データ列から入力データを
再生するデータ再生回路と、このデータ再生回路で再生
した入力データと上記クロック抽出回路で抽出したクロ
ックとに基づいて入力データを所定数のビットに展開す
るデマルチプレクス回路とで、シリアル−パラレル変換
装置を構成した。
【００１５】本発明に係るシリアル−パラレル変換装置
においては、クロック抽出回路で生成されたクロック
と、データ再生回路で再生された入力データとが、とも
に第１データ列を元に生成されたものであるから、これ
らクロックとデータがぴったりと同期がとれている状態
となる。したがって、これらのクロックとデータとを用
いてデルチプレクス回路で展開したデータは非常に信頼
性が高い。
においては、クロック抽出回路で生成されたクロック
と、データ再生回路で再生された入力データとが、とも
に第１データ列を元に生成されたものであるから、これ
らクロックとデータがぴったりと同期がとれている状態
となる。したがって、これらのクロックとデータとを用
いてデルチプレクス回路で展開したデータは非常に信頼
性が高い。
【００１６】本発明に係る他のシリアル−パラレル変換
装置においては、パターン判別回路が展開データを順次
受け、その受けた展開データ内又は２以上の展開データ
に跨るように存在する特定パターンを判別した場合は、
その特定パターンが所定数のビットとして一度に出力さ
れるように上記展開データがデータシフト回路によって
シフトされるので、シリアルデータをパラレル展開する
場合に、上記特定パターンでアライメントされてシリア
ルデータが所定数のビットごとに区切られることとな
る。したがって、シリアルデータの送信の途中で適宜特
定パターンを挿入すれば、受信側の展開データを送信側
が意図するように整列させることができるのである。
装置においては、パターン判別回路が展開データを順次
受け、その受けた展開データ内又は２以上の展開データ
に跨るように存在する特定パターンを判別した場合は、
その特定パターンが所定数のビットとして一度に出力さ
れるように上記展開データがデータシフト回路によって
シフトされるので、シリアルデータをパラレル展開する
場合に、上記特定パターンでアライメントされてシリア
ルデータが所定数のビットごとに区切られることとな
る。したがって、シリアルデータの送信の途中で適宜特
定パターンを挿入すれば、受信側の展開データを送信側
が意図するように整列させることができるのである。
【００１７】例えば、送信側が１０：１のパラレル−シ
リアル変換によりデータを送る場合（このとき、ビット
所定数は１０となる）、１が１０ビット続くことがない
という条件の通信であれば、１１１１１１１１１１を１
０ビットの特定パターンとして、送信側からパラレル−
シリアル変換によりシリアル送信すれば、その特定パタ
ーン（１１１１１１１１１１）以降に受信されてシリア
ル−パラレル変換されるデータは、特定パターンでアラ
イメントされるので、送信側での１０ビットデータと全
く同一となる。これは、受信側で１０ビットのデータを
順次ディジタル処理する場合に、送信側のデータ（例え
ばパケット）がそのまま再現されるので、非常に都合が
良い。
リアル変換によりデータを送る場合（このとき、ビット
所定数は１０となる）、１が１０ビット続くことがない
という条件の通信であれば、１１１１１１１１１１を１
０ビットの特定パターンとして、送信側からパラレル−
シリアル変換によりシリアル送信すれば、その特定パタ
ーン（１１１１１１１１１１）以降に受信されてシリア
ル−パラレル変換されるデータは、特定パターンでアラ
イメントされるので、送信側での１０ビットデータと全
く同一となる。これは、受信側で１０ビットのデータを
順次ディジタル処理する場合に、送信側のデータ（例え
ばパケット）がそのまま再現されるので、非常に都合が
良い。
【００１８】また、送信されるシリアルデータに８Ｂ１
０Ｂ／１０Ｂ８Ｂ等の符号化を適用すると、すなわち送
信側でエンコードされデマルチプレクス回路で展開され
たデータをデコードするデコード回路を設けるようにす
ると、符号化によってユニークなパターンの選択肢が増
えるため、対象の通信における適切なパターンを特定パ
ターンに設定することができる。
０Ｂ／１０Ｂ８Ｂ等の符号化を適用すると、すなわち送
信側でエンコードされデマルチプレクス回路で展開され
たデータをデコードするデコード回路を設けるようにす
ると、符号化によってユニークなパターンの選択肢が増
えるため、対象の通信における適切なパターンを特定パ
ターンに設定することができる。
【００１９】更に、上記入力データがバーストデータで
ある場合に、そのバースト期間の最初に設けられてデー
タと内部クロックとの同期に供される期間（プリアンブ
ル期間）に上記特定パターンを割り当てれば、実際のデ
ータ伝送が行われないプリアンブル期間にデータのアラ
イメントを行うことができるので、バーストデータ伝送
における伝送効率を高めることができる。
ある場合に、そのバースト期間の最初に設けられてデー
タと内部クロックとの同期に供される期間（プリアンブ
ル期間）に上記特定パターンを割り当てれば、実際のデ
ータ伝送が行われないプリアンブル期間にデータのアラ
イメントを行うことができるので、バーストデータ伝送
における伝送効率を高めることができる。
【００２０】上記シリアル−パラレル変換装置のいずれ
かを複数備え、これら変換装置を共通のＰＬＬからのク
ロックで動作させるようにすれば、好適なデータレシー
バ装置を構成できる。
かを複数備え、これら変換装置を共通のＰＬＬからのク
ロックで動作させるようにすれば、好適なデータレシー
バ装置を構成できる。
【００２１】
【発明の実施の形態】本発明の実施形態を、添付図面に
基づいて説明する。
基づいて説明する。
【００２２】図１に示す本発明のクロック抽出装置１０
は、リファレンスクロックＲＥＦＣＬＫに基づいて１２
相クロックＣＫ０〜１１を生成するためのＰＬＬ２０
と、この１２相クロックＣＫ０〜１１を用いてシリアル
入力データＲｘＩＮ，ＮＲｘＩＮから出力クロックＣＬ
ＫＯＵＴを抽出するための抽出回路３０とからなる。
は、リファレンスクロックＲＥＦＣＬＫに基づいて１２
相クロックＣＫ０〜１１を生成するためのＰＬＬ２０
と、この１２相クロックＣＫ０〜１１を用いてシリアル
入力データＲｘＩＮ，ＮＲｘＩＮから出力クロックＣＬ
ＫＯＵＴを抽出するための抽出回路３０とからなる。
【００２３】ＰＬＬ２０は、図２に示すように、１２５
ＭＨｚのリファレンスクロックＲＥＦＣＬＫと２分周回
路２６とで、電圧制御発振器（voltage controlled osc
illator：ＶＣＯ）２４に２５０ＭＨｚのオシレーショ
ンを行わせている。２１は位相比較器（phase detecto
r：ＰＦＤ）、２２はチャージポンプ（charge pump：Ｃ
Ｐ）、２３はローパスフィルタ（low pass filter：Ｌ
ＰＦ）である。ＶＣＯ２４では、６個のＶＣＯセルをル
ープさせることによって２５０ＭＨｚのクロックを生成
しており、各セルの出力から正負の信号を取り出すもの
としている。この信号は、差動入力のドライバ（ＤＲ
Ｖ）２５に入力されて、図３のような１２相のクロック
ＣＫ０〜１１が生成され、このクロックＣＫ０〜１１
は、上記抽出回路３０に供給される。これら各クロック
の位相差は、３３３ｐｓ（１／３ｎｓ）である。
ＭＨｚのリファレンスクロックＲＥＦＣＬＫと２分周回
路２６とで、電圧制御発振器（voltage controlled osc
illator：ＶＣＯ）２４に２５０ＭＨｚのオシレーショ
ンを行わせている。２１は位相比較器（phase detecto
r：ＰＦＤ）、２２はチャージポンプ（charge pump：Ｃ
Ｐ）、２３はローパスフィルタ（low pass filter：Ｌ
ＰＦ）である。ＶＣＯ２４では、６個のＶＣＯセルをル
ープさせることによって２５０ＭＨｚのクロックを生成
しており、各セルの出力から正負の信号を取り出すもの
としている。この信号は、差動入力のドライバ（ＤＲ
Ｖ）２５に入力されて、図３のような１２相のクロック
ＣＫ０〜１１が生成され、このクロックＣＫ０〜１１
は、上記抽出回路３０に供給される。これら各クロック
の位相差は、３３３ｐｓ（１／３ｎｓ）である。
【００２４】図１中の抽出回路３０は、図４に示すよう
に、サンプル回路３１と、抽出ロジック３２と、シリア
ライザ３３とからなる。
に、サンプル回路３１と、抽出ロジック３２と、シリア
ライザ３３とからなる。
【００２５】サンプル回路３１は、図５に示すように、
１２個のサンプルユニットＳ０〜１１からなり、シリア
ル入力データＲｘＩＮ，ＮＲｘＩＮを連続する４つの単
位毎に３倍のオーバーサンプリングを行い、図６に示す
ように、１２相クロックＣＫ０〜１１の立ち上がりエッ
ジにより、シリアル入力データＲｘＩＮ，ＮＲｘＩＮを
時系列的にラッチして量子化したデータ列（第１データ
列）ＤＳ０〜１１を作成する。
１２個のサンプルユニットＳ０〜１１からなり、シリア
ル入力データＲｘＩＮ，ＮＲｘＩＮを連続する４つの単
位毎に３倍のオーバーサンプリングを行い、図６に示す
ように、１２相クロックＣＫ０〜１１の立ち上がりエッ
ジにより、シリアル入力データＲｘＩＮ，ＮＲｘＩＮを
時系列的にラッチして量子化したデータ列（第１データ
列）ＤＳ０〜１１を作成する。
【００２６】図７〜図１０、図１１（ａ）〜（ｃ）及び
図１４（ｂ）に示す構成を有する抽出ロジック３２は、
サンプル回路３１で量子化された第１データ列ＤＳ０〜
１１に、図１２に示すアルゴリズムにより、処理１、処
理２、処理３を施す。
図１４（ｂ）に示す構成を有する抽出ロジック３２は、
サンプル回路３１で量子化された第１データ列ＤＳ０〜
１１に、図１２に示すアルゴリズムにより、処理１、処
理２、処理３を施す。
【００２７】第１変換部４１による処理１では、図１１
（ａ）に示す変化検出セル（transient detection cel
l：ＴＤＣ）により、第１データ列ＤＳ０〜１１におい
て隣り合うビット同士でＥＸＯＲが行われて、データ列
の変化点でビットが違えた（変化点のみを１とする）第
２データ列つまりＢ０〜１１が作成される。なお、第１
データ列に１ビットだけ孤立するビットがある場合は、
これをノイズとみなして変化検出セル（ＴＤＣ）が除去
する。
（ａ）に示す変化検出セル（transient detection cel
l：ＴＤＣ）により、第１データ列ＤＳ０〜１１におい
て隣り合うビット同士でＥＸＯＲが行われて、データ列
の変化点でビットが違えた（変化点のみを１とする）第
２データ列つまりＢ０〜１１が作成される。なお、第１
データ列に１ビットだけ孤立するビットがある場合は、
これをノイズとみなして変化検出セル（ＴＤＣ）が除去
する。
【００２８】第２変換部４２による処理２では、図１１
（ｂ）に示す境界点マークセル（boundary marking cel
l：ＢＭＣ）でディジタル処理が行われる。このディジ
タル処理により、図１２で示すように、第３データ列Ｄ
０〜１１が作成される。第３データ列における境界点は
１で表される。つまり、境界点作成においては、３倍の
オーバーサンプリングであるので、第２データ列におい
て、変化点（１）より３ビット目を見にいき、その３ビ
ット目が変化点（１）であれば、その変化点に対応する
第３データ列のビットを１として境界点とし、変化点で
なければ（０）、その前後ビットを参照し、ともに０で
あれば、当該３ビット目の第２データ列に対応する第３
データ列のビットを境界点（１）とする。前後ビットの
どちらかに１があれば、その１があるビットに対応する
第３データ列を境界点（１）とするのである。この場合
は、当該３ビット目については境界点（１）とせずに０
のままとする。
（ｂ）に示す境界点マークセル（boundary marking cel
l：ＢＭＣ）でディジタル処理が行われる。このディジ
タル処理により、図１２で示すように、第３データ列Ｄ
０〜１１が作成される。第３データ列における境界点は
１で表される。つまり、境界点作成においては、３倍の
オーバーサンプリングであるので、第２データ列におい
て、変化点（１）より３ビット目を見にいき、その３ビ
ット目が変化点（１）であれば、その変化点に対応する
第３データ列のビットを１として境界点とし、変化点で
なければ（０）、その前後ビットを参照し、ともに０で
あれば、当該３ビット目の第２データ列に対応する第３
データ列のビットを境界点（１）とする。前後ビットの
どちらかに１があれば、その１があるビットに対応する
第３データ列を境界点（１）とするのである。この場合
は、当該３ビット目については境界点（１）とせずに０
のままとする。
【００２９】そして、第３変換部４３による処理３で
は、図１１（ｃ）に示すビット再生セル（bit recovery
cell：ＢＲＣ）により、第３データ列とクロックビッ
ト列との時系列的なＥＸＯＲをとっていき、最終的にク
ロックビット列ＣＫＢＩＴ０〜１１を作成する。
は、図１１（ｃ）に示すビット再生セル（bit recovery
cell：ＢＲＣ）により、第３データ列とクロックビッ
ト列との時系列的なＥＸＯＲをとっていき、最終的にク
ロックビット列ＣＫＢＩＴ０〜１１を作成する。
【００３０】そして、このクロックビット列ＣＫＢＩＴ
０〜１１を図４中のシリアライザ３３でシリアル化すれ
ば、クロック（２倍周期）が生成されクロック抽出が完
了するのである。
０〜１１を図４中のシリアライザ３３でシリアル化すれ
ば、クロック（２倍周期）が生成されクロック抽出が完
了するのである。
【００３１】さて、処理３におけるＥＸＯＲ処理は、通
常であれば図１３に示すような回路で行うが、この回路
では、クロックの最小間隔（１Ｇｂｐｓでは３３３ｐ
ｓ）で各ＥＸＯＲ処理とＤタイプのフリップフロップ
（ＤＦＦ）によるラッチを行わなければならず、ＤＦＦ
のセットアップタイムとホールドタイムを保証するのが
難しい。
常であれば図１３に示すような回路で行うが、この回路
では、クロックの最小間隔（１Ｇｂｐｓでは３３３ｐ
ｓ）で各ＥＸＯＲ処理とＤタイプのフリップフロップ
（ＤＦＦ）によるラッチを行わなければならず、ＤＦＦ
のセットアップタイムとホールドタイムを保証するのが
難しい。
【００３２】そこで、上記第３変換部４３では、図１４
（ａ）に示すように、１２個のＥＸＯＲセルを２つのグ
ループに分け、最初の値（ここでは相手側の最終キャリ
ー）を０として、予め処理を行う。そして、実際に相手
側のキャリーが０でなければ、予め求めた結果をひっく
り返すのである。そして、この結果をＤＦＦでラッチす
るのである。このようにすれば、ラッチの時間が６倍の
２ｎｓにまで拡張されるので、安全な処理が行える。図
１４（ｂ）は、図１０中のキャリー検出セル（carry de
tection cell：ＣＤＣ）の内部構成を示している。
（ａ）に示すように、１２個のＥＸＯＲセルを２つのグ
ループに分け、最初の値（ここでは相手側の最終キャリ
ー）を０として、予め処理を行う。そして、実際に相手
側のキャリーが０でなければ、予め求めた結果をひっく
り返すのである。そして、この結果をＤＦＦでラッチす
るのである。このようにすれば、ラッチの時間が６倍の
２ｎｓにまで拡張されるので、安全な処理が行える。図
１４（ｂ）は、図１０中のキャリー検出セル（carry de
tection cell：ＣＤＣ）の内部構成を示している。
【００３３】図１５に示す本発明のシリアル−パラレル
変換装置５０は、サンプル回路５１と、量子化したデー
タを再生するための再生回路５２と、この再生回路５２
からのデータと抽出ロジック５４で抽出したクロックと
を、シリアライザ５３，５５を介して正負で受けて、そ
のデータをパラレル展開するデマルチプレクサ（ＤＥＭ
ＵＸ）５６と、抽出クロックを分周するための２分周回
路５７とを備えている。サンプル回路５１は図５の構成
を、クロック抽出ロジック５４は図７の構成をそれぞれ
備えている。５８は、データ再生回路５２とクロック抽
出ロジック５４とシリアライザ５３，５５とをまとめた
全ディジタルの再生回路である。
変換装置５０は、サンプル回路５１と、量子化したデー
タを再生するための再生回路５２と、この再生回路５２
からのデータと抽出ロジック５４で抽出したクロックと
を、シリアライザ５３，５５を介して正負で受けて、そ
のデータをパラレル展開するデマルチプレクサ（ＤＥＭ
ＵＸ）５６と、抽出クロックを分周するための２分周回
路５７とを備えている。サンプル回路５１は図５の構成
を、クロック抽出ロジック５４は図７の構成をそれぞれ
備えている。５８は、データ再生回路５２とクロック抽
出ロジック５４とシリアライザ５３，５５とをまとめた
全ディジタルの再生回路である。
【００３４】データ再生回路５２は、図１６に示すよう
に、ＥＸＯＲとＮＡＮＤにより、シングルビットを検出
する機能が付与されており、このシングルビットはノイ
ズとして除去されるようになっている。
に、ＥＸＯＲとＮＡＮＤにより、シングルビットを検出
する機能が付与されており、このシングルビットはノイ
ズとして除去されるようになっている。
【００３５】デマルチプレクサ５６では、一対の２ビッ
トシフトレジスタ（Ｓ／Ｒ）が再生データを抽出クロッ
クで順次ラッチしシフトする。このシフトレジスタの出
力は、分周回路５７からの２分周クロックによって、４
ビットＤＦＦでラッチされ４ビットデータとして出力さ
れる。
トシフトレジスタ（Ｓ／Ｒ）が再生データを抽出クロッ
クで順次ラッチしシフトする。このシフトレジスタの出
力は、分周回路５７からの２分周クロックによって、４
ビットＤＦＦでラッチされ４ビットデータとして出力さ
れる。
【００３６】このシリアル−パラレル変換装置５０によ
れば、データレートの半分の周波数をもつクロックが抽
出され、かつチップ内で完全にデータとクロックとの同
期がとれるので、安全確実なデータ展開を実現できる。
れば、データレートの半分の周波数をもつクロックが抽
出され、かつチップ内で完全にデータとクロックとの同
期がとれるので、安全確実なデータ展開を実現できる。
【００３７】図１７に示すように、上記シリアル−パラ
レル変換装置５０を複数備え、これら変換装置を共通の
ＰＬＬ２０（図２）からのクロックＣＫ０〜１１で動作
させるようにすれば、各々信号線６１に接続された複数
ポートと１個のＰＬＬ２０とを有する、集積化に適した
データレシーバ装置６０を構成できる。
レル変換装置５０を複数備え、これら変換装置を共通の
ＰＬＬ２０（図２）からのクロックＣＫ０〜１１で動作
させるようにすれば、各々信号線６１に接続された複数
ポートと１個のＰＬＬ２０とを有する、集積化に適した
データレシーバ装置６０を構成できる。
【００３８】さて、本発明は、非同期で突然入力される
バーストデータに対しても非常に有効であって、データ
の取りこぼしがない。つまり、図１５のクロック抽出ロ
ジック５４をレシーバ側に用いると、常に入力データの
変化点を参照して境界点を特定し、この境界点がシリア
ライザ５５によって抽出クロックのエッジとなるので、
抽出されたクロックは、入力データをラッチするのに常
に好適なエッジを選択されていることとなる。例えば、
変化点が近傍にある場合は、その変化点の次の点が境界
点となってクロックエッジとなる。変化点が近傍にない
場合、すなわち入力データにおける０値ビット又は１値
ビットのランレングスが２以上の場合は、最近の境界点
から３番目（この例では、３倍のオーバーサンプリング
をしている。）の点が次の境界点に順次選定されて、ク
ロックエッジとなるのである。
バーストデータに対しても非常に有効であって、データ
の取りこぼしがない。つまり、図１５のクロック抽出ロ
ジック５４をレシーバ側に用いると、常に入力データの
変化点を参照して境界点を特定し、この境界点がシリア
ライザ５５によって抽出クロックのエッジとなるので、
抽出されたクロックは、入力データをラッチするのに常
に好適なエッジを選択されていることとなる。例えば、
変化点が近傍にある場合は、その変化点の次の点が境界
点となってクロックエッジとなる。変化点が近傍にない
場合、すなわち入力データにおける０値ビット又は１値
ビットのランレングスが２以上の場合は、最近の境界点
から３番目（この例では、３倍のオーバーサンプリング
をしている。）の点が次の境界点に順次選定されて、ク
ロックエッジとなるのである。
【００３９】バーストデータがレシーバに突然入力され
た場合、そのレシーバ内のシリアル−パラレル変換で
は、データの変化点に合うようにクロックを抽出する。
すなわち、バーストインターバルの間はデータのエッジ
（変化点）がないため、順次３番目の点を境界点として
クロックエッジを選択しクロック抽出をしているが、突
然データが入力されて変化点が発生すると、その変化点
が３番目の点より時間的に早くきた場合は、図１８
（ａ）に示すように、クロックエッジも前方にシフトす
るように境界点を設定してクロックを抽出するし、変化
点が時間的に遅くきた場合は、図１８（ｂ）に示すよう
に、クロックエッジも後方にシフトするように境界点を
設定してクロックを抽出するのである。これにより、デ
ータ受信のためのホールドタイム及びセットアップタイ
ムが常に保証される。
た場合、そのレシーバ内のシリアル−パラレル変換で
は、データの変化点に合うようにクロックを抽出する。
すなわち、バーストインターバルの間はデータのエッジ
（変化点）がないため、順次３番目の点を境界点として
クロックエッジを選択しクロック抽出をしているが、突
然データが入力されて変化点が発生すると、その変化点
が３番目の点より時間的に早くきた場合は、図１８
（ａ）に示すように、クロックエッジも前方にシフトす
るように境界点を設定してクロックを抽出するし、変化
点が時間的に遅くきた場合は、図１８（ｂ）に示すよう
に、クロックエッジも後方にシフトするように境界点を
設定してクロックを抽出するのである。これにより、デ
ータ受信のためのホールドタイム及びセットアップタイ
ムが常に保証される。
【００４０】したがって、本発明によれば、バーストデ
ータ伝送において１ビット目からデータが安全確実に受
信できるのである。よって、位相調整のための長いプリ
アンブル期間を必要としないので、データ伝送効率を向
上させられる。
ータ伝送において１ビット目からデータが安全確実に受
信できるのである。よって、位相調整のための長いプリ
アンブル期間を必要としないので、データ伝送効率を向
上させられる。
【００４１】バーストデータ伝送に好適なシリアル−パ
ラレル変換装置を図１９に示す。図１９のシリアル−パ
ラレル変換装置５０ａは、図１５中のサンプル回路５１
と、再生回路５８と、デマルチプレクサ５６と、２分周
回路５７とに加えて、デマルチプレクサ５６で４ビット
に展開されたデータを５回ずつ累積させて２０ビットデ
ータとして順次出力するアキュムレータ７１と、このア
キュムレータ７１からの２０ビットデータと同期するク
ロックを生成するための５分周回路７２と、アキュムレ
ータ７１からの２０ビットの中に１０ビットの特定パタ
ーンであるコンマパターン（１０１０００００１１）が
あるかどうかを判別して、コンマパターンが特定された
場合に、そのコンマパターンが上記２０ビットの上位１
０ビットか下位１０ビットとなるように２０ビットのデ
ータをシフトさせるためのコンマ検出及びデータシフタ
７３と、このコンマ検出及びデータシフタ７３からの２
０ビットデータから８Ｂ１０Ｂの符号化を解いて１６ビ
ットのデータを復元する１０Ｂ８Ｂデコーダ７４とを備
えている。
ラレル変換装置を図１９に示す。図１９のシリアル−パ
ラレル変換装置５０ａは、図１５中のサンプル回路５１
と、再生回路５８と、デマルチプレクサ５６と、２分周
回路５７とに加えて、デマルチプレクサ５６で４ビット
に展開されたデータを５回ずつ累積させて２０ビットデ
ータとして順次出力するアキュムレータ７１と、このア
キュムレータ７１からの２０ビットデータと同期するク
ロックを生成するための５分周回路７２と、アキュムレ
ータ７１からの２０ビットの中に１０ビットの特定パタ
ーンであるコンマパターン（１０１０００００１１）が
あるかどうかを判別して、コンマパターンが特定された
場合に、そのコンマパターンが上記２０ビットの上位１
０ビットか下位１０ビットとなるように２０ビットのデ
ータをシフトさせるためのコンマ検出及びデータシフタ
７３と、このコンマ検出及びデータシフタ７３からの２
０ビットデータから８Ｂ１０Ｂの符号化を解いて１６ビ
ットのデータを復元する１０Ｂ８Ｂデコーダ７４とを備
えている。
【００４２】このようにすれば、図２０に示すように、
バーストインターバルの後に、プリアンブル期間とし
て、上記コンマパターンを１０ビットだけ設定しておけ
ば、シリアル−パラレル変換装置５０ａは、従来の位相
調整のための長いプリアンブル期間をデータアライメン
ト用の短いプリアンブル期間に変更することができる。
しかも、実際のデータ期間においては、シリアル−パラ
レル変換装置５０ａは、データパケットを送信側の意図
したビットの並びのパラレルデータとして展開し出力す
ることができるのである。
バーストインターバルの後に、プリアンブル期間とし
て、上記コンマパターンを１０ビットだけ設定しておけ
ば、シリアル−パラレル変換装置５０ａは、従来の位相
調整のための長いプリアンブル期間をデータアライメン
ト用の短いプリアンブル期間に変更することができる。
しかも、実際のデータ期間においては、シリアル−パラ
レル変換装置５０ａは、データパケットを送信側の意図
したビットの並びのパラレルデータとして展開し出力す
ることができるのである。
【００４３】なお、上述の各実施形態ではオーバーサン
プリングにおけるサンプリング数を「３」に設定した
が、このサンプリング数は仕様等によって適宜変更され
る。例えば、より詳細にクロックを抽出して、その抽出
クロックのデューティ比を改善したい場合は、サンプリ
ング数を増やして、本発明の考え方を適用すればよい。
ただし、サンプリング数を増やした場合は、そのサンプ
リング数に応じた回路が必要になるので、回路規模がい
きおい増大する。したがって、サンプリング数は、要求
される抽出クロックのデューティ比や回路規模を勘案し
て、最適な数値に設定されなければならない。
プリングにおけるサンプリング数を「３」に設定した
が、このサンプリング数は仕様等によって適宜変更され
る。例えば、より詳細にクロックを抽出して、その抽出
クロックのデューティ比を改善したい場合は、サンプリ
ング数を増やして、本発明の考え方を適用すればよい。
ただし、サンプリング数を増やした場合は、そのサンプ
リング数に応じた回路が必要になるので、回路規模がい
きおい増大する。したがって、サンプリング数は、要求
される抽出クロックのデューティ比や回路規模を勘案し
て、最適な数値に設定されなければならない。
【００４４】
【発明の効果】以上詳述したように、本発明に係るクロ
ック抽出装置は、入力データに完全同期したクロックを
生成できるので、１個のＰＬＬで複数ポートのＬＳＩを
構成することができ、消費電力と面積にアドバンテージ
を生み出すことができる。
ック抽出装置は、入力データに完全同期したクロックを
生成できるので、１個のＰＬＬで複数ポートのＬＳＩを
構成することができ、消費電力と面積にアドバンテージ
を生み出すことができる。
【００４５】また、本発明に係るクロック抽出装置は、
バーストデータを１ビット目から安全確実に受信できる
ので、従来の位相調整のためのプリアンブル期間をなく
してデータ伝送効率を高めることができる。
バーストデータを１ビット目から安全確実に受信できる
ので、従来の位相調整のためのプリアンブル期間をなく
してデータ伝送効率を高めることができる。
【図１】本発明に係るクロック抽出装置の全体構成例を
示すブロック図である。
示すブロック図である。
【図２】図１中のＰＬＬの詳細構成を示すブロック図で
ある。
ある。
【図３】図２のＰＬＬにより生成された１２相クロック
のタイミング図である。
のタイミング図である。
【図４】図１中の抽出回路の内部構成を示すブロック図
である。
である。
【図５】図４中のサンプル回路の詳細構成を示す回路図
である。
である。
【図６】図５のサンプル回路におけるデータとクロック
のタイミング図である。
のタイミング図である。
【図７】図４中の抽出ロジックの詳細構成を示すブロッ
ク図である。
ク図である。
【図８】図７中の第１変換部の詳細構成を示す回路図で
ある。
ある。
【図９】図７中の第２変換部の詳細構成を示す回路図で
ある。
ある。
【図１０】図７中の第３変換部の詳細構成を示す回路図
である。
である。
【図１１】（ａ）は図８中の変化検出セル（ＴＤＣ）
の、（ｂ）は図９中の境界点マークセル（ＢＭＣ）の、
（ｃ）は図１０中のビット再生セル（ＢＲＣ）の各内部
構成を示す回路図である。
の、（ｂ）は図９中の境界点マークセル（ＢＭＣ）の、
（ｃ）は図１０中のビット再生セル（ＢＲＣ）の各内部
構成を示す回路図である。
【図１２】図７の抽出ロジックの動作説明図である。
【図１３】図７中の第３変換部の比較構成例を示す回路
図である。
図である。
【図１４】（ａ）は図７中の第３変換部の動作を説明す
るための回路図であり、（ｂ）は図１０中のキャリー検
出セル（ＣＤＣ）の内部構成を示す回路図である。
るための回路図であり、（ｂ）は図１０中のキャリー検
出セル（ＣＤＣ）の内部構成を示す回路図である。
【図１５】本発明に係るシリアル−パラレル変換装置の
構成例を示すブロック図である。
構成例を示すブロック図である。
【図１６】図１５中のデータ再生回路の詳細構成を示す
回路図である。
回路図である。
【図１７】本発明に係るデータレシーバ装置の構成例を
示すブロック図である。
示すブロック図である。
【図１８】（ａ）及び（ｂ）は図１７のデータレシーバ
装置の動作説明図である。
装置の動作説明図である。
【図１９】本発明に係るシリアル−パラレル変換装置の
他の構成例を示すブロック図である。
他の構成例を示すブロック図である。
【図２０】図１９のシリアル−パラレル変換装置の動作
説明図である。
説明図である。
１０ クロック抽出装置
２０ 位相同期ループ（ＰＬＬ）
３０ 抽出回路
３１ サンプル回路
３２ 抽出ロジック
３３ シリアライザ
４１ 第１変換部
４２ 第２変換部
４３ 第３変換部
５０，５０ａ シリアル−パラレル（ＳＰ）変換装置
５１ サンプル回路
５２ データ再生回路
５３，５５ シリアライザ
５４ クロック抽出ロジック
５６ デマルチプレクサ
５７ ２分周回路
５８ 再生回路
６０ データレシーバ装置
６１ 信号線
７１ アキュムレータ
７２ ５分周回路
７３ コンマ検出及びデータシフタ
７４ １０Ｂ８Ｂデコーダ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 7/033
H04L 7/08
H04L 7/10
G06F 1/12
Claims (11)
- 【請求項１】 入力されるシリアルデータを所定倍
（Ｎ）のオーバーサンプリングにより量子化するデータ
サンプル部と、 このデータサンプル部で量子化して得られたデータ列
を、当該データ列における変化点と上記所定倍（Ｎ）と
を基準に複数のグループに分けるデータ分割部と、 このデータ分割部により得られたグループの境界点を基
準にクロックを発生させるクロック発生部とを備え、 このクロック発生部からのクロックを上記シリアルデー
タのラッチに供するようにし たことを特徴とするクロッ
ク抽出装置。 - 【請求項２】 入力されるシリアルデータを所定倍
（Ｎ）のオーバーサンプリングにより量子化するデータ
サンプル部と、 このデータサンプル部で量子化して得られた第１データ
列から、当該第１データ列における変化点を特定する第
２データ列を作成する第１変換部と、 この第２データ列から、当該第２データ列における変化
点と上記所定倍（Ｎ）とを基準にした境界点を特定する
第３データ列を作成する第２変換部と、 この第３データ列における境界点を基準にしてクロック
を発生させるクロック発生部とを備え、 このクロック発生部からのクロックを上記シリアルデー
タのラッチに供するようにし たことを特徴とするクロッ
ク抽出装置。 - 【請求項３】 請求項２記載のクロック抽出装置におい
て、 上記第３データ列の作成が、上記第２データ列における
各変化点から上記オーバーサンプリングの所定倍数
（Ｎ）ビット目とその前後ビットとを参照し、その前後
ビットに変化点がない場合はＮビット目を境界点とし、
前後ビットに変化点がある場合は当該変化点のあるビッ
トを境界点とすることによって行われることを特徴とす
るクロック抽出装置。 - 【請求項４】 請求項２記載のクロック抽出装置におい
て、 上記第３データ列を境界点に対応するビットのみを他と
違えるようにし、 この第３データ列とクロックビット列との時系列的な排
他的論理和をとることによって上記クロックの発生を行
うようにしたことを特徴とするクロック抽出装置。 - 【請求項５】 入力されるシリアルデータを所定倍
（Ｎ）のオーバーサンプリングにより量子化し、 この量子化して得られたデータ列を、当該データ列にお
ける変化点と上記所定倍（Ｎ）とを基準に複数のグルー
プに分割し、 このデータ列のグループの境界点を基準にクロックを発
生させ、 このクロックを上記シリアルデータのラッチに供する よ
うにしたことを特徴とするクロック抽出方法。 - 【請求項６】 入力されるシリアルデータを所定倍
（Ｎ）のオーバーサンプリングにより量子化し、 この量子化により得られた第１データ列から、当該第１
データ列における変化点を特定する第２データ列を作成
し、 この第２データ列から、当該第２データ列における変化
点と上記所定倍（Ｎ）とを基準にした境界点を特定する
第３データ列を作成し、 この第３データ列における境界点を基準にしてクロック
を発生させ、 このクロックを上記シリアルデータのラッチに供する よ
うにしたことを特徴とするクロック抽出方法。 - 【請求項７】 入力されるシリアルデータを所定倍
（Ｎ）のオーバーサンプリングにより量子化するデータ
サンプル部と、このデータサンプル部で量子化して得ら
れた第１データ列から、当該第１データ列における変化
点を特定する第２データ列を作成する第１変換部と、こ
の第２データ列から、当該第２データ列における変化点
と上記所定倍（Ｎ）とを基準にした境界点を特定する第
３データ列を作成する第２変換部と、この第３データ列
における境界点を基準にして上記シリアルデータのラッ
チに供するクロックを発生させるクロック発生部とを備
えたクロック抽出回路と、 上記第１データ列から入力データを再生するデータ再生
回路と、 このデータ再生回路で再生した入力データと上記クロッ
ク抽出回路で抽出したクロックとに基づいて入力データ
を所定数のビットに展開するデマルチプレクス回路とを
備えたことを特徴とするシリアル−パラレル変換装置。 - 【請求項８】 請求項７記載のシリアル−パラレル変換
装置において、 上記デマルチプレクス回路で入力データを所定数のビッ
トに展開して得られた展開データを順次受けて特定パタ
ーンのデータが存在するかどうかを判別するパターン判
別回路と、 このパターン判別回路により上記特定パターンが存在す
ると判別された場合に、当該特定パターンが上記所定数
ビットのデータとして出力する並びとなるよう上記展開
データをシフトするデータシフト回路とを更に備えたこ
とを特徴とするシリアル−パラレル変換装置。 - 【請求項９】 請求項８記載のシリアル−パラレル変換
装置において、 上記データシフト回路でシフトされた展開データの符号
化を解くデコード回路を更に備えたことを特徴とするシ
リアル−パラレル変換装置。 - 【請求項１０】 請求項８記載のシリアル−パラレル変
換装置において、 上記入力データがバーストデータであり、このバースト
データのプリアンブル期間に上記特定パターンが割り当
てられていることを特徴とするシリアル−パラレル変換
装置。 - 【請求項１１】 請求項７記載のシリアル−パラレル変
換装置を複数備え、 これら変換装置を共通の位相同期ループからのクロック
で動作させるようにしたことを特徴とするデータレシー
バ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000256828A JP3389560B2 (ja) | 1999-09-09 | 2000-08-28 | クロック抽出装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-255030 | 1999-09-09 | ||
| JP25503099 | 1999-09-09 | ||
| JP2000256828A JP3389560B2 (ja) | 1999-09-09 | 2000-08-28 | クロック抽出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001148692A JP2001148692A (ja) | 2001-05-29 |
| JP3389560B2 true JP3389560B2 (ja) | 2003-03-24 |
Family
ID=26541985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000256828A Expired - Fee Related JP3389560B2 (ja) | 1999-09-09 | 2000-08-28 | クロック抽出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3389560B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3705273B2 (ja) | 2003-03-24 | 2005-10-12 | ソニー株式会社 | クロック抽出回路およびクロック抽出方法 |
| US7359458B2 (en) * | 2003-07-31 | 2008-04-15 | Analog Devices, Inc. | Structures and methods for capturing data from data bit streams |
| JP4676792B2 (ja) * | 2005-03-17 | 2011-04-27 | 株式会社リコー | データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置 |
| US8355478B1 (en) * | 2009-05-29 | 2013-01-15 | Honeywell International Inc. | Circuit for aligning clock to parallel data |
-
2000
- 2000-08-28 JP JP2000256828A patent/JP3389560B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001148692A (ja) | 2001-05-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5850422A (en) | Apparatus and method for recovering a clock signal which is embedded in an incoming data stream | |
| US6266799B1 (en) | Multi-phase data/clock recovery circuitry and methods for implementing same | |
| JP3130344B2 (ja) | データの並直列変換装置及び直並列変換装置、並びに直列データのディジタル伝送システム | |
| US7328360B2 (en) | Maintaining synchronization of multiple data channels with a common clock signal | |
| JP2501398B2 (ja) | 光ファイバ―によるデ―タ通信の高速で柔軟性のある多重化用の装置と方法 | |
| KR100459709B1 (ko) | 여유 있는 셋업 앤드 홀드 타임 마진을 가지는 병렬-직렬송신 회로 | |
| US7426247B2 (en) | Multi-channel serdes receiver for chip-to-chip and backplane interconnects and method of operation thereof | |
| US8634503B2 (en) | Fast lock clock-data recovery for phase steps | |
| JPH04227122A (ja) | ディジタルクロック変換回路 | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| KR100680434B1 (ko) | 클록 추출장치 | |
| US6377127B1 (en) | Phase locked loop circuit | |
| US5101203A (en) | Digital data regeneration and deserialization circuits | |
| JPH09247116A (ja) | 直並列変換回路および並直列変換回路の同期回路 | |
| KR100306938B1 (ko) | 직렬 데이터와 클록 신호를 합성하는 방법 및 장치 | |
| US7342520B1 (en) | Method and system for multilevel serializer/deserializer | |
| JP3389560B2 (ja) | クロック抽出装置 | |
| US5892797A (en) | System and method for recovering data encoded using manchester code and other bi-phase level codes | |
| JP5610540B2 (ja) | シリアル通信用インターフェース回路及びパラレルシリアル変換回路 | |
| TW200306733A (en) | PLL for clock recovery with initialization sequence | |
| JP2958976B2 (ja) | データの誤り訂正方式 | |
| JP3705273B2 (ja) | クロック抽出回路およびクロック抽出方法 | |
| JP2970617B2 (ja) | フレーム同期回路 | |
| KR100418017B1 (ko) | 데이터 및 클럭 복원회로 | |
| JP2002009745A (ja) | 受信装置およびデータ伝送装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080117 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130117 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |