JP3705273B2 - クロック抽出回路およびクロック抽出方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力されたNRZ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出回路およびクロック抽出方法に関する。
【0002】
【従来の技術】
近年では、大量のデータの高速転送に対する要求が高まっており、数百Mbpsあるいは1Gbps以上といった転送速度を実現するシリアルデータインタフェースが注目されている。このようなインタフェース技術では、クロック信号成分を含まないデータのみが送信され、受信側では、入力データに同期するクロック信号を位相同期ループ(PLL:Phase Locked Loop)回路で生成し、生成したクロック信号を用いて入力データをラッチすることで受信する。
【0003】
このようなインタフェース技術においては、従来例えば、PLL回路からのクロック信号を基に、入力データに対して所定倍のオーバサンプリングを行い、パラレルデータに展開した後、クロック信号を抽出する処理を行うようなクロック抽出装置が用いられていた(例えば、特許文献1参照)。
【0004】
図6は、従来のクロック抽出装置の構成例を示す図である。
図6に示すクロック抽出装置は、サンプル回路110、データ変換部120、130および140、シリアライザ150を具備する。各ブロックには、図示しないPLL回路からの12相クロック信号CLKが供給される。
【0005】
サンプル回路110には、伝送路からのシリアルNRZ(Non Return to Zero)信号が入力される。サンプル回路110は、12相クロック信号CLKの立ち上がりエッジにより、入力信号の連続する4つのデータごとに3倍のオーバサンプリングを行って量子化し、12ビットごとのパラレルデータに展開した第1データ列を生成する。
【0006】
データ変換部120は、サンプル回路110で得られた第1データ列間において隣り合うビット同士でEXOR処理を行い、これらの第1データ列における変化点を特定した第2データ列を生成する。データ変換部130は、データ変換部120で生成された第2データ列における各変化点から3ビット目とその前後ビットとを参照して、前後ビットに変化点がない場合は参照した3ビット目を境界点とし、前後ビットに変化点がある場合はその変化点のあるビットを境界点とした第3データ列を生成する。
【0007】
データ変換部140は、この第3データ列における境界点を基準にしてクロックビット列を生成する。そして、シリアライザ150は、データ変換部140からのクロックビット列を、12ビットパラレルデータから1ビットシリアルデータに変換し、これによりクロック信号CLKOUTが抽出される。
【0008】
【特許文献1】
特開2001−148692号公報(段落番号〔0021〕〜〔0030〕、第12図)
【0009】
【発明が解決しようとする課題】
しかし、上記のように、シリアルデータをパラレルデータに展開した上でデータ処理を行うクロック抽出装置の場合、パラレル化されたデータのビット数が多いほどハードウェアの規模が増大してしまう。このため、オーバサンプリングの倍数を増加させ、クロック信号の抽出精度を高めることが難しい。また、伝送データが高速化されるのに従って、パラレル化されたデータの各ビットを処理する回路に対して、より精度よく位相をずらした多相クロックを出力可能なPLL回路が必要となる。従って、特に今後、さらに高速化された伝送データに対する受信回路に適用する場合に、回路規模や消費電力が増大し、精度を維持することが容易でないことが問題となっていた。
【0010】
本発明はこのような課題に鑑みてなされたものであり、回路規模を大きくすることなく、受信したシリアルデータからクロック信号を精度よく抽出することが可能なクロック抽出回路を提供することを目的とする。
【0011】
また、本発明の他の目的は、回路規模を大きくすることなく、受信したシリアルデータからクロック信号を精度よく抽出することが可能なクロック抽出方法を提供することである。
【0012】
【課題を解決するための手段】
本発明では上記課題を解決するために、入力されたNRZ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出回路において、前記シリアルデータの2N倍(ただし、Nは2以上の整数)の周波数の基準クロック信号を用いて前記シリアルデータをオーバサンプリングするオーバサンプリング手段と、前記オーバサンプリング手段からの出力信号レベルが変化しない期間において前記基準クロック信号の2N周期のタイミングを検出する第1のタイミング検出手段と、前記オーバサンプリング手段からの出力信号レベルが変化したタイミングを検出する第2のタイミング検出手段と、前記第1および第2のタイミング検出手段による各検出タイミングに応じてクロックタイミング信号を出力するクロックタイミング信号出力手段とを有することを特徴とするクロック抽出回路が提供される。
【0013】
このようなクロック抽出回路では、入力されたシリアルデータの2N倍の周波数の基準クロックを用いて、オーバサンプリング手段によってこのシリアルデータに対するオーバサンプリングが行われる。そして、第1のタイミング検出手段は、オーバサンプリング後の信号のレベルが変化しない期間において基準クロック信号の2N周期のタイミングを検出し、これにより信号レベルが比較的長く変化しない期間におけるクロックタイミングが抽出される。また、第2のタイミング検出手段は、オーバサンプリング後の信号のレベルが変化したタイミングを検出し、これにより信号レベルの変化点に基づくクロックタイミングが抽出される。クロックタイミング信号出力手段は、これらの第1および第2のタイミング検出手段による各検出タイミングに応じて、最終的なクロックタイミング信号を出力する。
【0014】
また、本発明では、入力されたNRZ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出方法において、前記シリアルデータの2N倍(ただし、Nは2以上の整数)の周波数の基準クロック信号を用いて前記シリアルデータをオーバサンプリングし、前記オーバサンプリングにより生成された信号のレベルが変化しない期間において検出した前記基準クロック信号の2N周期のタイミングと、前記オーバサンプリングにより生成された信号のレベルが変化したタイミングとに応じてクロックタイミング信号を生成することを特徴とするクロック抽出方法が提供される。
【0015】
このようなクロック抽出方法では、入力されたシリアルデータの2N倍の周波数の基準クロックを用いて、このシリアルデータに対するオーバサンプリングが行われる。そして、オーバサンプリング後の信号のレベルが変化しない期間における基準クロック信号の2N周期のタイミングが検出されることにより、信号レベルが比較的長く変化しない期間におけるクロックタイミングが抽出される。また、オーバサンプリング後の信号のレベルが変化したタイミングが検出されることにより、信号レベルの変化点に基づくクロックタイミングが抽出される。そして、これら2つの検出タイミングに応じて、最終的なクロックタイミング信号が生成される。
【0016】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の実施の形態に係るクロック抽出回路の全体構成例を示すブロック図である。
【0017】
図1に示すクロック抽出回路は、伝送路を伝送されたNRZ方式のシリアルデータに対する受信回路等に設けられて、このシリアルデータからこれに同期するクロック信号を抽出するための回路である。このクロック抽出回路は、基準クロック信号CLKを生成するクロック生成回路10と、基準クロック信号CLKを用いて、入力されたシリアルデータをオーバサンプリングするオーバサンプリング回路20と、オーバサンプリング後の信号からレベル変化点を検出して、それぞれ異なるパルス幅の信号を出力する1周期エッジ抽出回路30および2周期エッジ抽出回路40と、2周期エッジ抽出回路40の出力信号のエッジ間で、極性を基準クロック信号CLKの2周期ごとに反転させた信号を出力する2周期トグル回路50と、1周期エッジ抽出回路30の出力信号を遅延させる2周期シフト回路60と、2周期トグル回路50および2周期シフト回路60の各出力信号の論理和を演算する論理和回路70と、オーバサンプリング後の信号を遅延させる1周期シフト回路80とを具備する。
【0018】
クロック生成回路10は、単相クロック信号を発生させるPLL回路からなり、入力されるシリアルデータの4倍の周波数を有する基準クロック信号CLKを生成して、クロック抽出回路内の各回路ブロックに供給する。例えば、入力されるシリアルデータの伝送速度を500Mbpsとすると、クロック生成回路10から出力される基準クロック信号CLKの周波数は2GHzとされる。
【0019】
オーバサンプリング回路20は、直列に接続された複数段のD−FF(ディレイフリップフロップ)回路等によってなり、クロック生成回路10からの基準クロック信号CLKを用いて、入力されたシリアルデータに対して4倍のオーバサンプリングを行う。
【0020】
1周期エッジ抽出回路30および2周期エッジ抽出回路40は、オーバサンプリング回路20からの出力信号のレベル変化点を検出し、それぞれ基準クロック信号CLKの1周期幅および2周期幅のパルス信号を出力する。
【0021】
2周期トグル回路50は、2周期エッジ抽出回路40からの出力信号の立ち下がりエッジを起点として、次の立ち上がりエッジまでの間に、基準クロック信号CLKの2周期ごとに出力レベルを反転させた信号を出力する。
【0022】
2周期シフト回路60は、1周期エッジ抽出回路30の出力信号を、基準クロック信号CLKの2周期分だけ遅延させる。論理和回路70は、2周期トグル回路50および2周期シフト回路60からの各出力信号の論理和を演算し、抽出されたクロック信号CLKOUTとして出力する。
【0023】
1周期シフト回路80は、オーバサンプリング回路20からの出力信号を、基準クロック信号CLKの1周期分だけ遅延させ、抽出されたクロック信号CLKOUTに対応するデータDATAとして出力する。
【0024】
このクロック抽出回路では、クロック生成回路10によって生成される単相の基準クロック信号CLKを用いて、入力されたシリアルデータに対する4倍のオーバサンプリングが行われることにより、シリアルデータをパラレルデータに展開することなくクロック抽出を行うことができるとともに、その抽出処理を比較的単純な構成の回路によって実現することができる。また、オーバサンプリング後の信号を基に、2周期エッジ抽出回路40および2周期トグル回路50からなる経路と、1周期エッジ抽出回路30および2周期シフト回路60からなる経路のそれぞれでクロックタイミングを抽出し、その論理和をとって補正する構成により、単純な回路を用いながらクロック抽出の精度を向上させることができる。
【0025】
次に、このクロック抽出回路における主な回路ブロックの具体的な回路構成例について説明する。まず、図2は、1周期エッジ抽出回路30の回路構成例を示す図である。
【0026】
1周期エッジ抽出回路30は、図2に示すように、D−FF31とXOR(排他的論理和)ゲート32によって構成される。D−FF31は、クロック生成回路10からの基準クロック信号CLKによって動作し、オーバサンプリング回路20からの信号S1を基準クロック信号CLKの1周期分だけ遅延させる。また、D−FF31の出力信号と、オーバサンプリング回路20からの信号S1とが、XORゲート32にそれぞれ入力される。
【0027】
ここで、XORゲート32に入力される各信号間には、基準クロック信号CLKの1周期分の位相差が生じる。従って、これらの排他的論理和をとることで、信号S1の立ち上がりエッジおよび立ち下がりエッジを起点として、基準クロック信号CLKの1同期分の位相差に相当するパルス幅を有するパルス信号が出力される。
【0028】
次に、図3は、2周期エッジ抽出回路40の回路構成例を示す図である。
2周期エッジ抽出回路40は、図3に示すように、D−FF41および42と、XORゲート43および44と、OR(論理和)ゲート45によって構成される。この2周期エッジ抽出回路40は、2段の1周期エッジ抽出回路のそれぞれの出力に対する論理和をとる構成を有している。
【0029】
すなわち、D−FF41およびXORゲート43からなる1段目の1周期エッジ抽出回路は、オーバサンプリング後の信号S1の立ち上がりエッジおよび立ち下がりエッジから基準クロック信号CLKの1周期分のパルス信号を出力する。また、D−FF42およびXORゲート44からなる2段目の1周期エッジ抽出回路は、D−FF41によって基準クロック信号CLKの1周期分だけ遅延された信号を受けて同様に動作するので、XORゲート43からのパルス信号から1周期分だけ遅延された信号を出力する。従って、ORゲート45からは、信号S1の各エッジから基準クロック信号CLKの2周期分のパルス幅を有するパルス信号が出力される。
【0030】
次に、図4は、2周期トグル回路50の回路構成例を示す図である。
2周期トグル回路50は、図4に示すように、NOR(否定的論理和)ゲート51と、D−FF52および53によって構成される。NORゲート51の出力信号は、外部へ出力されるとともにD−FF52に入力され、D−FF52の出力信号はD−FF53に入力される。また、NORゲート51の一方の入力端子には、2周期エッジ抽出回路40からの信号S3が入力され、他方にはD−FF53の出力信号がフィードバックされる。
【0031】
この2周期トグル回路50では、入力される信号S3がHレベルの間は、NORゲート51の出力信号がLレベルに保持される。また、NORゲート51の出力信号が、2段のD−FF52および53によって基準クロック信号CLKの2周期分だけ遅延され、この遅延された信号がNORゲート51にフィードバックされることから、信号S3がLレベルのとき、NORゲート51からHレベルの信号が出力されると、この信号が2周期後にNORゲート51に再び入力されて、その出力がLレベルに変化する。そして、このとき出力されたLレベルの信号はさらに2周期後にNORゲート51に入力され、出力がHレベルに変化する。
【0032】
従って、2周期トグル回路50からは、信号S3の立ち下がりエッジから、次の立ち上がりエッジまでの間、基準クロック信号CLKの2周期ごとに出力レベルが交互に反転された信号S4が出力される。
【0033】
なお、2周期シフト回路60および1周期シフト回路80は、例えばそれぞれの遅延量に応じた数のD−FF回路を直列に接続する等により実現される。
次に、図5は、クロック抽出回路内の各部における出力信号波形を示すタイムチャートである。以下、この図5を用いて、クロック抽出回路の動作について説明する。
【0034】
図5では、入力されたシリアルデータがジッタを含んでいる場合の波形例を示している。図5において、オーバサンプリング後の信号S1を参照すると、タイミングT501〜T506の期間において受信されたデータのうち、2番目の“1”、3番目の“0”、および5番目の“0”の出力時間は、正しいデータ周期である基準クロック信号CLKの4周期分より短くなっている。
【0035】
ここで、まず、2周期エッジ抽出回路40および2周期トグル回路50からなる第1の経路で抽出されるクロックタイミングについて説明する。この第1の経路では、入力信号において同じ出力レベルが連続した場合に、その期間においてクロックタイミングを抽出することが主な機能となる。
【0036】
2周期エッジ抽出回路40からの信号S3は、オーバサンプリング後の信号S1の立ち上がりおよび立ち下がりの各エッジを起点として、基準クロック信号CLKの2周期幅のパルス幅を有している。このとき2周期トグル回路50は、2周期エッジ抽出回路40からの信号S3の立ち下がりエッジを起点として、基準クロック信号CLKの2周期ごとに出力レベルを反転させる。信号S4は4周期ごとにHレベルとなるため、信号S3がLレベルである期間において、データに同期するクロックタイミングが得られる。
【0037】
例えば、タイミングT501〜T504の期間では、信号S1がHレベルのままになっているが、信号S4は、この期間の立ち上がりエッジから2周期分遅延したタイミングT502でHレベルとされた後、4周期後のタイミングT503で再びHレベルとなり、元の信号S1にエッジが現れないにもかかわらず、クロックタイミングが抽出されている。
【0038】
ところで、2周期エッジ抽出回路40は、信号S1のエッジを2周期幅のパルス信号で出力することから、ジッタによってデータ周期が基準クロック信号CLKの1周期だけ短縮されて3周期幅になったとしても、元の信号S1から立ち上がりおよび立ち下がりのエッジ、すなわちクロックタイミングを抽出することができる。しかし、図中のタイミングT504〜T505のように、データ周期が基準クロック信号CLKの2周期分以下になった場合には、信号S3のレベル変化が生じず、この期間のクロックタイミングを抽出することができない。
【0039】
そこで、このようなクロックタイミングの抽出漏れを補正するために、1周期エッジ抽出回路30および2周期シフト回路60からなる第2の経路が用いられる。図5のように、1周期エッジ抽出回路30からの信号S2では、元の信号S1から、タイミングT505のエッジを含むすべてのエッジが抽出されている。また、2周期トグル回路50からの信号S4により抽出されるクロックタイミングが、元の信号S1から基準クロック信号CLKの2周期分だけ遅延されるため、この遅延量に対応させて、1周期エッジ抽出回路30からの信号S2を2周期シフト回路60により2周期分だけ遅延させて、論理和回路70に供給する。
【0040】
以上のように、第1の経路および第2の経路を経て出力された信号S4およびS5が、論理和回路70を通過することにより、各経路で抽出されたクロックタイミングをすべて含むクロック信号CLKOUTが出力される。このクロック信号CLKOUTでは、図5に示すように、出力されるデータDATAが有するデータ周期に同期するクロックタイミングが、漏れなく抽出されている。
【0041】
なお、1周期シフト回路80は、オーバサンプリング後の信号S1を、基準クロック信号CLKの1周期分だけ遅延させて、抽出されたクロック信号CLKOUTに対応するデータDATAとして出力する。これにより、このクロック抽出回路の後段に設けられたラッチ回路において、クロック信号CLKOUTを用いてデータDATAを正確にラッチするためのマージンを確保することができる。また、出力したクロック信号CLKOUTについては、実際には、後段に設けたバッファメモリ等を用いて、クロック周期の補正が行われる。
【0042】
以上のクロック抽出回路では、第1の経路からの信号S4により抽出されたクロックタイミングが、第2の経路からの信号S5により補間されることから、漏れのない正確なクロック抽出を行うことができる。また、このような高精度のクロック抽出が、シリアルデータのままで、1周期エッジ抽出回路30、2周期エッジ抽出回路40、2周期トグル回路50、2周期シフト回路60および論理和回路70での比較的単純な処理によって行われるので、より高速に伝送されるデータに対しても、回路規模を大きく拡大せずに容易に適用することができ、消費電力の増大も防止される。
【0043】
なお、以上の実施の形態では、入力されたシリアルデータを4倍のサンプリング周波数でオーバサンプリングした場合の例について説明したが、他の倍数によるオーバサンプリングを行う場合にも適用可能である。ただし、オーバサンプリングの倍数に応じて、その後段の回路ブロックで出力するパルス幅や遅延量、トグル周期等を設定する必要がある。
【0044】
具体的には、上記の第1の経路上では、入力されたシリアルデータに同期するように、基準クロック信号CLKの上記倍数分の周期を発生させる必要がある。上記の実施の形態のように、トグル回路(2周期トグル回路50に対応)を用いた場合、このトグル回路においてデータを反転させる周期は、上記倍数の1/2とされる。また、トグル回路の反転周期と、その前段(2周期エッジ抽出回路40に対応)のエッジ抽出時のパルス幅とは同一で、上記倍数の1/2とされる。従って、オーバサンプリングの倍数は4以上でかつ2の倍数である必要がある。
【0045】
また、この倍数を2N(ただし、Nは2以上の整数)とすると、第2の経路上では、論理和回路70に入力させるためシフト回路(2周期シフト回路60に対応)での遅延量をサンプリング周期のN周期分とし、抽出されたクロック信号CLKOUTに対応するデータDATAを出力するためのシフト回路(1周期シフト回路80に対応)では、その遅延量をサンプリング周期の(N−1)周期分とすればよい。
【0046】
【発明の効果】
以上説明したように、本発明のクロック抽出回路では、2N倍の周波数の基準クロックを用いてシリアルデータに対するオーバサンプリングを行った後、第1のタイミング検出手段により、信号レベルが比較的長く変化しない期間におけるクロックタイミングが抽出され、第2のタイミング検出手段により、信号レベルの変化点に基づくクロックタイミングが抽出されて、これらの各検出タイミングに応じて最終的なクロックタイミング信号が出力される。このため、入力信号がジッタを含む場合にもクロックタイミングを漏れなく正確に抽出できるとともに、入力信号をパラレル化することなく、かつ単純な処理によってクロック抽出が行われる。従って、回路規模や消費電力が小さく、精度の高いクロック抽出回路が実現される。
【0047】
また、本発明のクロック抽出方法では、2N倍の周波数の基準クロックを用いてシリアルデータに対するオーバサンプリングを行った後、信号レベルが比較的長く変化しない期間におけるクロックタイミングと、信号レベルの変化点に基づくクロックタイミングとが抽出されて、これらの各検出タイミングに応じて最終的なクロックタイミング信号が生成される。このため、入力信号がジッタを含む場合にもクロックタイミングを漏れなく正確に抽出できるとともに、入力信号をパラレル化することなく、かつ単純な処理によってクロック抽出が行われる。従って、精度を高めながらも、回路規模や消費電力を小さくすることが可能となる。
【図面の簡単な説明】
【図1】本発明の実施の形態に係るクロック抽出回路の全体構成例を示すブロック図である。
【図2】1周期エッジ抽出回路の回路構成例を示す図である。
【図3】2周期エッジ抽出回路の回路構成例を示す図である。
【図4】2周期トグル回路の回路構成例を示す図である。
【図5】クロック抽出回路内の各部における出力信号波形を示すタイムチャートである。
【図6】従来のクロック抽出装置の構成例を示す図である。
【符号の説明】
10……クロック生成回路、20……オーバサンプリング回路、30……1周期エッジ抽出回路、40……2周期エッジ抽出回路、50……2周期トグル回路、60……2周期シフト回路、70……論理和回路、80……1周期シフト回路
Claims (7)
- 入力されたNRZ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出回路において、
前記シリアルデータの2N倍(ただし、Nは2以上の整数)の周波数の基準クロック信号を用いて前記シリアルデータをオーバサンプリングするオーバサンプリング手段と、
前記オーバサンプリング手段からの出力信号レベルが変化しない期間において前記基準クロック信号の2N周期のタイミングを検出する第1のタイミング検出手段と、
前記オーバサンプリング手段からの出力信号レベルが変化したタイミングを検出する第2のタイミング検出手段と、
前記第1および第2のタイミング検出手段による各検出タイミングに応じてクロックタイミング信号を出力するクロックタイミング信号出力手段と、
を有することを特徴とするクロック抽出回路。 - 前記第1のタイミング検出手段は、
前記オーバサンプリング手段からの出力信号のレベル変化点において、前記基準クロック信号のN周期幅のパルス信号を出力する第1のエッジ検出手段と、
前記第1のエッジ検出手段からの出力信号が第1のレベルから前記第1のレベルより低い第2のレベルへ遷移する時点から、前記出力信号が次に前記第2のレベルから前記第1のレベルへ遷移する時点までの期間に、前記基準クロック信号のN周期ごとに極性を交互に反転させた信号を出力するトグル手段と、
を含み、
前記第2のタイミング検出手段は、
前記オーバサンプリング手段からの出力信号のレベル変化点において、前記基準クロック信号の1周期幅のパルス信号を出力する第2のエッジ検出手段と、
前記第2のエッジ検出手段からの出力信号を前記基準クロック信号のN周期分だけ遅延させる遅延手段と、
を含むことを特徴とする請求項1記載のクロック抽出回路。 - 前記トグル手段は、前記第1のエッジ検出手段からの出力信号が前記第1のレベルであるとき、出力を前記第2のレベルとすることを特徴とする請求項2記載のクロック抽出回路。
- 前記クロックタイミング信号出力手段は、前記トグル手段および前記遅延手段からのそれぞれの出力信号の論理和を演算する論理演算手段を含むことを特徴とする請求項2記載のクロック抽出回路。
- 前記オーバサンプリング手段からの出力信号を前記基準クロック信号の(N−1)周期分だけ遅延させて、前記クロックタイミング信号に対応するデータとして出力するデータ出力手段をさらに有することを特徴とする請求項2記載のクロック抽出回路。
- 前記基準クロック信号を単相信号として発生させる位相同期ループ回路をさらに有することを特徴とする請求項1記載のクロック抽出回路。
- 入力されたNRZ方式のシリアルデータからこれに同期したクロック信号を抽出するクロック抽出方法において、
前記シリアルデータの2N倍(ただし、Nは2以上の整数)の周波数の基準クロック信号を用いて前記シリアルデータをオーバサンプリングし、
前記オーバサンプリングにより生成された信号のレベルが変化しない期間において検出した前記基準クロック信号の2N周期のタイミングと、前記オーバサンプリングにより生成された信号のレベルが変化したタイミングとに応じてクロックタイミング信号を生成する、
ことを特徴とするクロック抽出方法。
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