JP3946050B2 - データ・クロック・リカバリ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、高速シリアル通信において、高速なクロックとデータとを精度良くリカバリするデータ・クロック・リカバリ回路に関するものである。
【０００２】
【従来の技術】
例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）２．０規格は、通信レートが４８０ＭＢＰＳ（Ｍｅｇａ Ｂｉｔ Ｐｅｒ Ｓｅｃｏｎｄ）と非常に高速なシリアル通信規格である。
通信線は、電源線、グランド線、１対のデータ線（Ｄ＋，Ｄ−）の計４本から構成され、クロックは通信線から供給されない。
このような、クロックが供給されないシリアル転送では、データ線からの受信データからクロックを復元し、復元したクロックにより受信データをサンプリングする必要がある。このように、受信データからクロックとデータとを復元する回路をデータ・クロック・リカバリ回路と呼ぶ。
このようなデータ・クロック・リカバリ回路に関する従来例としては、以下に示す論文がある。
Ｄａｏ−Ｌｏｎｇ Ｃｈｅｎ，‘Ａ Ｐｏｗｅｒ ａｎｄ Ａｒｅａ Ｅｆｆｉｃｉｅｎｔ ＣＭＯＳ Ｃｌｏｃｋ／Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅｓ，’ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３１，ＮＯ．８ ＡＵＧＵＳＴ １９９６
【０００３】
【発明が解決しようとする課題】
従来のデータ・クロック・リカバリ回路は以上のように構成されているので、ＵＳＢ２．０規格では、データ線のジッタ成分が０．４ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）と非常に大きく、かつ、転送レートが４８０ＭＢＰＳと非常に高速であることから、適用が困難であるなどの課題があった。
【０００４】
この発明は上記のような課題を解決するためになされたもので、データをクロックとして用いることによって、高速でも復元可能なデータ・クロック・リカバリ回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係るデータ・クロック・リカバリ回路は、レシーバ出力をクロックとして用い、クロック群を構成する複数のクロックの位相とそのレシーバ出力のエッジの位相とを比較し、エッジ位置情報を生成するエッジ検出回路と、レシーバ出力をクロックとして用い、上記エッジ検出回路によって生成されたエッジ位置情報に基づいてそのレシーバ出力を同期化するための最適なクロックをクロック群の中から選択させるクロック選択信号を生成するクロック選択信号生成回路と、上記クロック選択信号生成回路によって生成されたクロック選択信号に応じたクロックをクロック群の中から選択して復元クロックとして出力するクロック選択回路と、上記クロック選択回路から出力された復元クロックによりレシーバ出力を同期化して同期化データ信号として出力する同期化回路とを備え、前記エッジ検出回路は、クロック群を構成する複数のクロックの位相とレシーバ出力の正エッジと負エッジとの両エッジの位相とを比較し、正エッジ位置情報および負エッジ位置情報を生成し、前記クロック選択信号生成回路は、正エッジ位置情報および負エッジ位置情報に基づいてクロック選択信号を生成し、さらに前記クロック選択信号生成回路は、正エッジ位置情報および負エッジ位置情報に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号を生成することを特徴とする。
【０００６】
この発明に係るデータ・クロック・リカバリ回路は、エッジ検出回路において、クロック群を構成する複数のクロックの位相とレシーバ出力の正エッジと負エッジとの両エッジの位相とを比較し、エッジ位置情報を生成し、クロック選択信号生成回路において、正エッジ位置情報および負エッジ位置情報に基づいてクロック選択信号を生成するようにしたものである。
【０００７】
この発明に係るデータ・クロック・リカバリ回路は、アンスケルチ信号およびレシーバ出力に基づいて、ロード、アップデート、ホールドのモード信号を生成する制御回路を備え、クロック選択信号生成回路において、制御回路によってロード・モード信号が生成された場合には、正エッジ位置情報および負エッジ位置情報に基づいてターゲット・クロックを計算し、そのターゲット・クロックをクロック選択信号として生成し、制御回路によってアップデート・モード信号が生成された場合には、現在のクロック選択信号の値とターゲット・クロックの値とに基づいて次のクロック選択信号を生成し、制御回路によってホールド・モード信号が生成された場合には、現在のクロック選択信号の値と同一の次のクロック選択信号を生成するようにしたものである。
【０００８】
この発明に係るデータ・クロック・リカバリ回路は、クロック選択回路において、クロック選択信号のタイミングを補正するクロック選択信号補正回路を備え、その補正クロック選択信号に応じてクロックを選択するようにしたものである。
【０００９】
この発明に係るデータ・クロック・リカバリ回路は、クロック選択信号生成回路において、正エッジ位置情報および負エッジ位置情報に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号を生成するようにしたものである。
【００１０】
この発明に係るデータ・クロック・リカバリ回路は、エッジ検出回路において、レシーバ出力の正エッジまたは負エッジとクロック群との位相関係を表す位相情報のうちの３ビットの並びを用いて、１ホットコードに変換した正エッジ位置情報または負エッジ位置情報を生成する１ホットコード変換回路を備えたものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＵＳＢ２．０受信回路を示すブロック図であり、図において、１０１は差動レシーバ、１０２はトランスミッション・エンべロープ・ディテクタ、１０３はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路、１０４はデータ・クロック・リカバリ（ＤＣＲ）回路である。
【００１２】
次に動作について説明する。
差動レシーバ１０１は、ＵＳＢケーブルから供給される一対の差動信号Ｄ＋１０５，Ｄ−１０６を受信し、ＣＭＯＳレベルのシングル・エンド信号（レシーバ出力１０７）に変換する回路である。トランスミッション・エンべロープ・ディテクタ１０２は、差動信号Ｄ＋１０５，Ｄ−１０６上にデータが存在するかどうかを検出する回路であり、Ｄ＋１０５，Ｄ−１０６上の差動電位が規定値以上になるとアンスケルチ信号１０８をアサートする。ＰＬＬ回路１０３は、位相の異なる複数の４８０ＭＨｚのクロック群１０９を生成する。ＤＣＲ回路１０４は、レシーバ出力１０７、アンスケルチ信号１０８、クロック群１０９に基づいてクロック（復元クロック１１０）とデータ（同期化データ信号１１１）とを復元する。また、同期化アンスケルチ信号１１２と同期化ロック信号１１３とを生成する。ＤＣＲ回路１０４は、アンスケルチ信号１０８がアサートされている期間、レシーバ出力１０７とクロック群１０９との位相を比較し、レシーバ出力１０７を取り込むのに最適なクロックをクロック群１０９の中から一本選択し、復元クロック１１０とする。また、復元クロック１１０で、レシーバ出力１０７とアンスケルチ信号１０８とを同期化した信号を、それぞれ同期化データ信号１１１、同期化アンスケルチ信号１１２とする。さらに、ＤＣＲ回路１０４が生成した復元クロック１１０、同期化データ信号１１１、同期化アンスケルチ信号１１２が有効な期間を示す同期化ロック信号１１３を生成する。
【００１３】
図２はこの発明の実施の形態１によるＤＣＲ回路の詳細を示すブロック図であり、図において、１２０はエッジ検出回路、１２１はクロック選択信号生成回路、１２２はクロック選択回路、１２３は制御回路、１２４は同期化回路である。
【００１４】
次に動作について説明する。
以下では、レシーバ出力１０７の転送レートを４８０ＭＢＰＳ、クロック群１０９の周波数を４８０ＭＨｚ、クロック群１０９のクロック本数を１０本（クロック・タップ数を１０と仮定）として説明する。但し、この発明の適用範囲が、４８０ＭＨｚの転送レート、１０本のクロック・タップ数に限定されるものではない。
エッジ検出回路１２０は、クロック群１０９を構成する１０本のクロックの位相と、レシーバ出力１０７の正負エッジの位相とを比較する回路であり、レシーバ出力１０７の正エッジの位相位置を示す信号（正エッジ位置情報１２５）と、レシーバ出力１０７の負エッジの位相位置を示す信号（負エッジ位置情報１２６）とを生成する。正エッジ位置情報１２５と負エッジ位置情報１２６とは、レシーバ出力１０７の正エッジに同期する。
クロック選択信号生成回路１２１は、正エッジ位置情報１２５と負エッジ位置情報１２６とに基づいて、レシーバ出力１０７を同期化するために最適なクロックをクロック群１０９の中から計算する回路であり、最適なクロックを示すクロック選択信号１２７を出力する。クロック選択信号１２７は、レシーバ出力１０７へ同期する。クロック選択信号生成回路１２１は、３つの動作モード（ロード・モード、アップデート・モード、ホールド・モード）を持ち、それぞれのモードを指示する信号がロード信号１２８、アップデート信号１２９、ホールド信号１３０である。ロード・モードでは、正エッジ位置情報１２５と負エッジ位置情報１２６とのみから、レシーバ出力１０７を同期化するために最適なクロック（ターゲット・クロック）を計算し、このターゲット・クロックをクロック選択信号１２７として出力する。ターゲット・クロックは、レシーバ出力１０７の正エッジと負エッジとから、位相が最も離れたクロックとなる。アップデート・モードでは、現在のクロック選択信号１２７の値とターゲット・クロックの値とから、次のクロック選択信号１２７を計算する。現在のクロック選択信号１２７の値とターゲット・クロックの値とを比較し、ターゲット・クロックの方が位相上早ければ、次のクロック選択信号１２７の値は、１つ位相上早いクロック選択信号となる。すなわち、クロック選択信号１２７の値を１つデクリメントする。また、ターゲット・クロックの位相の方が遅ければ、次のクロック選択信号１２７の値を１つ遅くする。すなわち、１つ値をインクリメントする。ホールド・モードでは、ターゲット・クロックの値に拘らず、次のクロック選択信号１２７は、現在のクロック選択信号１２７と同じ値となる。
クロック選択回路１２２は、クロック選択信号１２７で指定されたクロックを、クロック群１０９から１本選択して、復元クロック１１０として出力する回路である。
制御回路１２３は、アンスケルチ信号１０８とレシーバ出力１０７とから、クロック選択信号生成回路１２１と同期化回路１２４とを制御する信号群（ロード信号１２８、アップデート信号１２９、ホールド信号１３０、ロック信号１３１）を生成する回路である。ロード信号１２８、アップデート信号１２９、ホールド信号１３０は、それぞれクロック選択信号生成回路１２１の動作モードを指定する信号である。アンスケルチ信号１０８がアサートされた直後、すなわち、受信開始直後は、瞬時に復元クロック１１０とレシーバ出力１０７とを同期させるために、ロード信号１２８をアサートする。ついで、ロード信号１２８をネゲートし、アップデート信号をアサートする。アップデート信号は、アンスケルチ信号１０８がアサートされている期間アサートされ続ける。アンスケルチ信号１０８がネゲートされている期間は、アップデート信号１２９とロード信号１２８とをネゲートし、ホールド信号１３０をアサートする。ロック信号１３１は、復元クロック１１０が、レシーバ出力１０７にロックしたことを示す信号であり、ロード信号１２８がアサートされてからアンスケルチ信号１０８がネゲートされている期間、アサートされる。ロック信号１３１がアサートされている期間は、復元クロック１１０でレシーバ出力１０７を正常に取り込むことができることを示す。
同期化回路１２４は、復元クロック１１０により、レシーバ出力１０７、アンスケルチ信号１０８、ロック信号１３１を同期化し、それぞれ同期化データ信号１１１、同期化アンスケルチ信号１１２、同期化ロック信号１１３とを生成する回路である。
【００１５】
エッジ検出回路１２０について説明する前に、正エッジ位置情報１２５と負エッジ位置情報１２６とについて説明する。
図３はレシーバ出力とクロック群を構成する１０本のクロックとの位相関係を示すタイミングチャートであり、図において、クロック群１０９は、周波数４８０ＭＨｚの位相の異なる１０本のクロック（第０位相１４０、第１位相１４１、第２位相１４２、第３位相１４３、第４位相１４４、第５位相１４５、第６位相１４６、第７位相１４７、第８位相１４８、第９位相１４９）からなる。第１位相１４１から第０位相１４０は、それぞれ第０位相１４０から第９位相１４９より位相が３６度ずつ遅い位相のクロックである。ここでこの１０位相のクロックを基に、４８０ＭＨｚの１周期を１０個の区間に区切り、第０位相１４０の正エッジと第１位相１４１の正エッジとの間の位相区間を位相０区間１５０と呼ぶこととする。同様に、第１位相１４１と第２位相１４２、第２位相１４２と第３位相１４３、第３位相１４３と第４位相１４４、第４位相１４４と第５位相１４５、第５位相１４５と第６位相１４６、第６位相１４６と第７位相１４７、第７位相１４７と第８位相１４８、第８位相１４８と第９位相１４９、第９位相１４９と第０位相１４０、の正エッジ間の位相区間をそれぞれ、位相１区間１５１、位相２区間１５２、位相３区間１５３、位相４区間１５４、位相５区間１５５、位相６区間１５６、位相７区間１５７、位相８区間１５８、位相９区間１５９と呼ぶこととする。図３において、レシーバ出力波形１６０の正エッジ１６１は、第０位相１４０の正エッジと第１位相１４１の正エッジとの間の位相区間（位相０区間１５０）にある。この時、エッジ検出回路１２０の出力する正エッジ位置情報１２５の値は「０」となる。同様に、負エッジ１６２は、位相７区間１５７にあり、この時の負エッジ位置情報１２６の値は「７」となる。
【００１６】
以上のように、この実施の形態１によれば、クロックを選択する方式のリカバリ回路であるため、構成をシンプルにすることができる。
また、正エッジと負エッジとの２種類の情報を用いてターゲット・クロックを決定することにより、正エッジの位置と負エッジの位置とが大きく異なっている場合、すなわち、Ｄｕｔｙ比が悪い場合でも、最適なクロックをターゲット・クロックとすることができる。
さらに、エッジ検出回路１２０、クロック選択信号生成回路１２１、制御回路１２３では、高速なＰＬＬクロックまたは復元クロック１１０をクロックとして用いず、低速な入力データ、すなわち、レシーバ出力１０７をクロックとして用いているので、回路全体として高速化が容易となる。また、低消費電力、低ＥＭＩを実現できる。
さらに、クロック選択信号生成回路１２１において、ロード期間を別個に設けることにより、入力データの受信開始直後にクロックをデータに同期させることができる。
さらに、クロック選択信号生成回路１２１において、アップデート期間を個別に設け、アップデート期間でのクロックの遷移方法を制限することにより、クロック切り替え時の周期が短くなることを防ぐことが可能となり、復元クロック１１０を使用した回路の実現が容易となる。
さらに、ホールド・モードを設けることにより、アイドル状態時のノイズ耐性が強くなる。
【００１７】
実施の形態２．
図４はこの発明の実施の形態２によるエッジ検出回路の詳細を示すブロック図であり、図において、２１０〜２１４は５組の１０ビット・フリップ・フロップ、２１５，２１６は２組の１ホットコード変換回路である。なお、図４では、ビット数を「クロック数」と記述しているが、「クロック数」とはＰＬＬのクロック・タップ数と等しく、ここでは１０ビットである。また、５組の１０ビット・フリップ・フロップ２１０〜２１４の出力信号を、それぞれ信号２１７〜２２１とする。
【００１８】
次に動作について説明する。
エッジ検出回路１２０では、クロック群１０９をレシーバ出力１０７の正エッジと負エッジとでサンプリングし、１０ビット・フリップ・フロップ２１０，２１３へそれそれ取り込む。ついで、信号２１７と信号２２０との変化するタイミングを合わせるため、信号２１７だけを再度、レシーバ出力１０７の負エッジでサンプリングして、信号２１８を生成する。さらに、クロック群１０９とレシーバ出力１０７とは非同期の信号のため、信号２１８と信号２２０とでは、メタ・ステーブルが発生している可能性がある。このメタ・ステーブル対策のため、再度、１０ビット・フリップ・フロップ２１２，２１４でサンプリングして、信号２１９と信号２２１とを得る。メタ・ステーブル対策の要否は、使用するプロセスによって異なるため、１０ビット・フリップ・フロップ２１２と２１４との実現形態には、この実施の形態とは異なる形態もあり得る。すなわち、１０ビット・フリップ・フロップ２１２，２１４が存在しない場合もあれば、１０ビット・フリップ・フロップ２１２，２１４がレシーバ出力１０７の負エッジに同期する場合もある。信号２１９と信号２２１とは、それぞれクロック群１０９をレシーバ出力１０７の正エッジと負エッジとでサンプリングした値であり、かつ、メタ・ステーブル対策済みであり、かつ、両者の変化タイミングがレシーバ出力１０７の正エッジに同期した信号である。これらの信号２１９と信号２２１とは、レシーバ出力１０７の正エッジ／負エッジとクロック群１０９との位相関係を表している。信号の値が１から０に変化した箇所のビットが位相区間の番号を示す。
【００１９】
図５はエッジ検出回路の動作を示すタイミングチャートである。レシーバ出力１０７、信号２１７、信号２１８、信号２１９、正エッジ位置情報１２５、信号２２０、信号２２１、負エッジ位置情報１２６の波形の例を、それぞれ波形２３０〜２３７に示す。
レシーバ出力１０７の正エッジ２３８は、第０位相１４０の正エッジと第１位相１４１の正エッジと間である位相０区間にあるので、レシーバ出力１０７の正エッジ２３８でクロック群１０９をサンプリングした信号２１７の値は、１０’ｂ１０ ００００ １１１１となる（波形２３１）。ここで、１０’ｂは、１０ビットのデータであることを示し、次の１０ ００００ １１１１は、１０ビットの実データである。信号２１７において、ビット値が１から０へ変化するビット位置が位相区間の番号「０」を示す。同様に、レシーバ出力１０７の負エッジ２３９の位相は、位相７区間にあり、負エッジ２３９でクロック群１０９をサンプリングした値は、１０’ｂ００ ０１１１ １１００となる（波形２３５）。上述のように、これらをメタ・ステーブル対策し、両者のタイミングを合わせた信号が、それぞれ信号２１９の波形２３３、信号２２１の波形２３６となる。
１ホットコード変換回路２１５，２１６は、それぞれ位相区間を示す信号２３３，２３６を１ホットコードへ変換する回路である。図５の例では、正エッジの位相情報「０」は、１０’ｂ１０ ００００ ００００へ、負エッジの位相情報「７」は、１０’ｂ００ ００００ ０１００へ変換される。１ホットコード変換回路２１５，２１６は、ビットの切り替わりを検出する回路になる。
【００２０】
図６は１ホットコード変換回路の詳細を示すブロック図であり、図において、２４０〜２４９は１０個の３入力のＡＮＤ回路である。各ＡＮＤ回路は、「１１０」のビット並びを検出する。このように３ビットの並びを用いて１ホットコードへ変換することにより、ノイズ耐性が強くなるというメリットがある。以下に、理由を示す。
仮に、「１０」の２ビットのビット並びを検出する１ホットコード変換回路の場合、メタ・ステーブルが発生して一部の１と０とが入れ替わった場合、複数の位相区間をエッジの位置と誤認識してしまい、出力信号２６０の１ホットコードを保証できなくなる。例えば、信号２１９において、本来「１０’ｂ１０ ００００ １１１１」となるべきところを、ノイズが発生して、０ビット目の「１」が「０」に化け、１ビット目の「０」が「１」に化けて、値が「１０’ｂ０１ ００００ １１１１」となってしまったケースを考える。前者の３ビットの「１１０」の並びを用いる１ホットコード変換回路の変換結果は、「１１０」にマッチする箇所が一個所しかないため、「１０’ｂ００ ００００ ０００１」となり、１ホットコードは維持される。また、後者の２ビット「１０」だけを検出する回路では、「１０」の並びが２箇所存在するため、「１０’ｂ０１ ００００ ０００１」となり、１ホットコードとして不正な値となる。
【００２１】
以上のように、この実施の形態２によれば、３ビットの１ホットコード変換回路２１５，２１６を用いることにより、ノイズ耐性が強くなる。連続した３つの値を用いて、０と１との切り替わり位置を見つけることにより、２つの連続した値を用いる場合に比べて、正確に、０と１との切り替わり位置を見つけることができる。特に、メタ・ステーブル等が発生した場合、隣接したビットの値は入れ替わることがあり、２ビットの値だけを用いていると、エッジを誤認識する場合がある。
正エッジと負エッジの２種類の情報を用いてターゲット・クロックを決定することにより、正エッジの位置と負エッジの位置とが大きく異なっている場合、すなわち、Ｄｕｔｙ比が悪い場合でも、最適なクロックをターゲット・クロックとすることができる。
【００２２】
実施の形態３．
図７はこの発明の実施の形態３によるクロック選択信号生成回路の詳細を示すブロック図であり、図において、２８０はターゲット・クロック計算回路、２８１は比較回路、２８２〜２８４は３つのＡＮＤ回路、２８５は１つのＯＲ回路、２８６はＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタである。
【００２３】
次に動作について説明する。
ターゲット・クロック計算回路２８０は、正エッジ位置情報１２５と負エッジ位置情報１２６とから、グッド・ターゲット・クロック２８７、ミディアム・ターゲット・クロック２８８、バッド・ターゲット・クロック２８９、ロード・ターゲット・クロック２９０の４組の１０ビット信号を生成する組合せ回路である。ロード・ターゲット・クロック２９０は、ロード用のターゲット・クロックであり、常に、正エッジ、負エッジから位相が最も離れたクロックを１つ選択する信号となる。バッド・ターゲット・クロック２８９は、正エッジ位置情報１２５と負エッジ位置情報１２６との位相が最も離れた時、すなわち、両者の位相差が５の時にのみアサートされる信号であり、アサートされる時は、正エッジ、負エッジから位相が最も離れたクロックを２つ選択する信号となる。ミディアム・ターゲット・クロック２８８は、正エッジと負エッジとの位相差が、３、４、６、７の時にのみ、アサートされる信号であり、アサートされる時は、正エッジ、負エッジから位相が最も離れたクロックを１つ選択する信号となる。グッド・ターゲット・クロック２８７は、正エッジと負エッジとの位相が近接している時、すなわち、両者の位相差が０、１、２、８、９の時にのみ、アサートされる信号であり、アサートされる時は、正エッジ、負エッジから位相が最も離れたクロックを１つ選択する信号となる。
ロード信号１２８がアサートされている期間は、ロード・ターゲット・クロック２９０の値が、ＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタ２８６の値としてロードされる。すなわち、次のクロック選択信号１２７の値は、このロード・ターゲット・クロック２９０の値と等しくなる。
【００２４】
比較回路２８１は、３つのターゲット・クロック（グッド・ターゲット・クロック２８７、ミディアム・ターゲット・クロック２８８、バッド・ターゲット・クロック２８９）と、クロック選択信号１２７の現在値とを比較し、クロック選択信号１２７をＵＰ（すなわち、インクリメント）することにより、クロック選択信号１２７の値がいずれかのターゲット・クロックに近づく場合は、ＵＰ動作信号２７１をアサートする。また、ＤＯＷＮ（すなわち、デクリメント）することにより、クロック選択信号１２７の値がいずれかのターゲット・クロックへ近づく場合は、ＤＯＷＮ動作信号２７２をアサートする。クロック選択信号１２７と３つのターゲット・クロックとが近接しており、クロック選択信号１２７を変更する必要がない場合は、ＨＯＬＤ動作信号２７３をアサートする。
外部からのアップデート信号１２９がアサートされている期間は、ＡＮＤ回路２８２〜２８４により、このＵＰ動作信号２７１、ＤＯＷＮ動作信号２７２、ＨＯＬＤ動作信号２７３の値に基づいて、ＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタ２８６は次の値を決定する。
外部からのホールド信号１３０がアサートされている期間は、ＯＲ回路２８５により、常にＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタ２８６はホールド動作し、前の値を保持する。
【００２５】
図８はターゲット・クロック計算回路の計算例を示すフローチャートである。
まず、正エッジ位置情報１２５と負エッジ位置情報１２６との差の絶対値である位相差と、平均である位相平均Ａ、位相平均Ａと比べて１８０度位相が離れた位相（位相平均Ｂ）を計算しておく（ステップＳＴ１９１）。なお、位相平均Ａの計算では、端数を四捨五入するために「０．５」を足して小数点以下を切り捨て（ｉｎｔ）ている。位相平均Ｂの計算では、位相平均Ａにクロック数の半分である５を足し、クロック数である１０の剰余をとることにより、１８０度離れた位相を計算している。ついで、位相差毎に、各ターゲット・クロックを計算する。位相差が５未満の場合、位相平均Ｂが正エッジ位置、負エッジ位置から最も離れた位相になる。位相差が２以下の時（ステップＳＴ１９２）、ロード・ターゲット・クロックとグッド・ターゲット・クロックとに位相平均Ｂを代入する。他のターゲット・クロックの値は空集合とする（ステップＳＴ１９３）。位相差が３以上、５未満の場合（ステップＳＴ１９４）、ロード・ターゲット・クロックとミディアム・ターゲット・クロックとに位相平均Ｂを代入する。他のターゲット・クロックの値は空集合とする（ステップＳＴ１９５）。位相差が５の場合（ステップＳＴ１９６）、位相平均Ａと位相平均Ｂとの両者が、正エッジ位置、負エッジ位置から最も離れた位相になる。この場合、ロード・ターゲット・クロックの値は、位相平均Ａとし、バッド・ターゲット・クロックの値は、位相平均Ａと位相平均Ｂの集合になる。他のターゲット・クロックの値は空集合とする（ステップＳＴ１９７）。位相差が６以上の場合、位相平均Ａが正エッジ位置、負エッジ位置から最も離れた位相になる。位相差が６以上７以下の場合（ステップＳＴ１９８）、ロード・ターゲット・クロックとミディアム・ターゲット・クロックとに位相平均Ａを代入する。他のターゲット・クロックの値は空集合とする（ステップＳＴ１９９）。位相差が８以上の場合（ステップＳＴ１９８）、ロード・ターゲット・クロックとグッド・ターゲット・クロックとに位相平均Ａを代入する。他のターゲット・クロックの値は空集合とする（ステップＳＴ２００）。
例えば、正エッジ位置情報１２５の値が「０」、負エッジ位置情報１２６の値が「７」の場合、位相差は、
位相差＝|「０」−「７」|＝７
となる。また、位相平均Ａは、
となり、位相平均Ｂは、
位相平均Ｂ＝（４＋５）ＭＯＤ１０＝９
となる。
位相差が「７」であるので、各ターゲット・クロックの値は、ステップＳＴ１９９に従い、
ロード・ターゲット・クロック＝｛７｝、
グッド・ターゲット・クロック＝｛Φ｝、
ミディアム・ターゲット・クロック＝｛７｝、
バッド・ターゲット・クロック＝｛Φ｝
となる。
【００２６】
図９は比較回路の動作を示すフローチャートである。
ターゲット・クロックの種類毎に異なる比較動作を行う。まず、グッド・ターゲット・クロックが空集合でない場合（ステップＳＴ４０１）、グッド・ターゲット時の比較回路動作を行う（ステップＳＴ４０２）。同様に、ミディアム・ターゲット・クロックが空集合でない場合（ステップＳＴ４０３）、ミディアム・ターゲット時の比較回路動作を行い（ステップＳＴ４０４）、グッド・ターゲット・クロックとミディアム・ターゲット・クロックとが空集合でない場合は、バッド・ターゲット時の比較回路動作を行う（ステップＳＴ４０５）。
図１０はグッド・ターゲット時の比較回路動作を示すフローチャートである。現在のクロック選択信号１２７より、２つ、もしくは、３つ大きい位相番号が、グッド・ターゲット・クロックに含まれる場合は（ステップＳＴ４１１）、ＵＰ動作信号２７１のみアサートする（ステップＳＴ４１２）。現在のクロック選択信号１２７より、２つ、もしくは、３つ小さい位相番号が、グッド・ターゲット・クロックに含まれる場合は（ステップＳＴ４１３）、ＤＯＷＮ動作信号２７２のみアサートする（ステップＳＴ４１４）。それ以外の場合は、ＨＯＬＤ動作信号２７３のみアサートする（ステップＳＴ４１５）。
図１１はミディアム・ターゲット時の比較回路動作を示すフローチャートである。現在のクロック選択信号１２７より、１つ、２つ、もしくは、３つ大きい位相番号が、ミディアム・ターゲット・クロックに含まれる場合は（ステップＳＴ４２１）、ＵＰ動作信号２７１のみアサートする（ステップＳＴ４２２）。現在のクロック選択信号１２７より、１つ、２つ、もしくは、３つ小さい位相番号が、ミディアム・ターゲット・クロックに含まれる場合は（ステップＳＴ４２３）、ＤＯＷＮ動作信号２７２のみアサートする（ステップＳＴ４２４）。それ以外の場合は、ＨＯＬＤ動作信号２７３のみアサートする（ステップＳＴ４２５）。
図１２はバッド・ターゲット時の比較回路動作を示すフローチャートである。現在のクロック選択信号１２７より、１つ、もしくは、２つ大きい位相番号が、バッド・ターゲット・クロックに含まれる場合は（ステップＳＴ４３１）、ＵＰ動作信号２７１のみアサートする（ステップＳＴ４３２）。現在のクロック選択信号１２７より、１つ、もしくは、２つ小さい位相番号が、バッド・ターゲット・クロックに含まれる場合は（ステップＳＴ４３３）、ＤＯＷＮ動作信号２７２のみアサートする（ステップＳＴ４３４）。それ以外の場合は、ＨＯＬＤ動作信号２７３のみアサートする（ステップＳＴ４３５）。
【００２７】
以上のように、この実施の形態３によれば、位相差を考慮して、ターゲット・クロックを計算することにより、ターゲット・クロックを精度良く求めることができる。
また、比較回路２８１において、位相差を考慮して、クロック選択信号１２７を生成することができるため、位相差、すなわち、現クロック選択信号とデータとの位相差に応じて、柔軟にクロックを選択することが可能となる。すなわち、正エッジ位置情報１２５および負エッジ位置情報１２６に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号１２７を生成するように構成したので、ジッタが大きい通信状態において、ロックが外れることがなく、精度良く、クロックとデータとをリカバリすることができる。
【００２８】
実施の形態４．
図１３はこの発明の実施の形態４によるクロック選択回路の詳細を示すブロック図であり、図において、３０１は１０ｔｏ１セレクタ、３０２はクロック選択信号補正回路である。
クロック選択信号補正回路３０２は、クロック選択信号１２７のＵＰ動作、あるいは、ＤＯＷＮ動作時に復元クロック１１０にスパイクが発生しないように、クロック選択信号１２７のタイミングを補正する回路であり、補正後のクロック選択信号を補正クロック選択信号３０３とする。１０ｔｏ１セレクタ３０１は、補正クロック選択信号３０３で指定されたクロックを１本、クロック群１０９から選択し、復元クロック１１０として出力する回路である。
図１４はクロック選択信号補正回路の詳細を示すブロック図であり、１０ビットの補正クロック選択信号のうちのｎビット目の１ビット分の回路を代表して記述したものである。クロック選択信号補正回路は、本回路が１０ビット分並んだものとなる。図において、３１０，３１１は２つの遅延回路、３１２，３１３は２つのＡＮＤ回路、３１４は１つのＯＲ回路である。
図１５は１０ｔｏ１セレクタの詳細を示すブロック図であり、図において、３３０〜３３９は１０個のインバータ、３４０〜３４９は１０個のトランスミッションゲート（ＴＧ）、３７１は１つのバッファである。
【００２９】
次に動作について説明する。
図１６はＵＰ動作時のクロック選択回路の動作を示すタイミングチャートである。図１６はクロック選択信号が「０」から「１」へ切り替わるＵＰ動作時のタイミングを示している。クロック選択信号［０］５０１は、第０位相クロック５０５が選択されていることを示し、この信号がアサートされている期間は、第０位相クロック５０５が復元クロック１１０として出力することを指定する。同様に、クロック選択信号［１］５０２、クロック選択信号［９］５００は、第１位相クロック５０６、第９位相クロックがそれぞれ選択されていることを示す。対比のために、クロック選択信号補正回路３０２が存在せず、クロック選択信号１２７を１０ｔｏ１セレクタ３０１へ直接印加した場合の復元クロック５０７を示す。復元クロック５０７では、クロック選択信号の切り替えのタイミングと、各位相クロックの変化のタイミングとが近接した場合に、スパイクが発生する。すなわち、クロック選択信号［０］５０１のネゲートの直前に第０相クロック５０５がアサートされることにより、復元クロック５０７が‘Ｌ’から‘Ｈ’へアサートされ、直後にクロック選択信号［１］５０２がアサートされることにより、復元クロック５０７が‘Ｌ’へネゲートされる。このように短い周期で、復元クロック５０７の値が‘Ｌ’→‘Ｈ’→‘Ｌ’と変化することにより、スパイク５０９が発生する。この実施の形態４によるクロック選択信号補正回路３０２は、このスパイク５０９を除去するために発明したものである。
補正クロック選択信号［０］５０３、補正クロック選択信号［１］５０４は、それぞれクロック選択信号［０］５０１、クロック選択信号［１］５０２のタイミングを、クロック選択信号補正回路３０２によって補正した信号である。補正クロック選択信号［０］５０３の立上りは、遅延回路３１０の遅延分だけ遅れている。その結果、補正クロック選択信号［０］５０３の立下がりから、補正クロック選択信号［１］５０４の立上りの間に、どのクロックも選択されていない期間が発生する。この何も選択されていない期間が存在することにより、スパイク５０９を抑制することができる。補正クロック選択信号［０］５０３、補正クロック選択信号［１］５０４によって、第０位相クロック５０５、第１位相クロック５０６を選択した結果の復元クロック５０８を示す。クロック切り替え時に、切り替え直後のクロックの値が異なるが、切り替え直後に、どのクロックも選択されていない期間が挿入され、その間、図１５のＴＧ出力３７０の容量によって復元クロックの値が保持されるので、復元クロック５０７のようなスパイク５０９が発生しない。
【００３０】
図１７はＤＯＷＮ動作時のクロック選択回路の動作を示すタイミングチャートである。図１７はクロック選択信号が「１」から「０」へ切り替わるＤＯＷＮ動作時のタイミングを示している。図１６と同様に、クロック選択信号［０］５２１は、第０位相クロック５２５が選択されていることを示し、この信号がアサートされている期間は、第０位相クロック５２５が復元クロック１１０として出力することを指定する。同様に、クロック選択信号［１］５２２、クロック選択信号［９］５２０は、第１位相クロック５２６、第９位相クロックがそれぞれ選択されていることを示す。対比のために、クロック選択信号補正回路３０２が存在せず、クロック選択信号１２７を１０ｔｏ１セレクタ３０１へ直接印加した場合の復元クロック５２７を示す。第１位相クロック５２６のアサートの直前に、クロック選択信号が切り替わった場合、切り替わり直後の復元クロック５２７の立上りが遅れ、結果として、周期５２９が他の周期と比べて短くなってしまう。この実施の形態４によるクロック選択信号補正回路３０２は、この周期が短くなることを防ぐために発明したものである。
補正クロック選択信号［０］５２３、補正クロック選択信号［１］５２４は、それぞれクロック選択信号［０］５２１、クロック選択信号［１］５２２のタイミングを、クロック選択信号補正回路３０２によって補正した信号である。補正クロック選択信号［０］５２３の立上りは、遅延回路３１１の遅延分だけ遅れている。その結果、補正クロック選択信号［１］５２４の立上りから、補正クロック選択信号［０］５２３の立下がりの間に、両者のクロックが選択されている期間が発生する。この両方のクロックが選択されている期間に、両方のクロックにより図１５のＴＧ出力３７０をドライブするため、切り替え直後の復元クロック５２８の立上りが改善し、周期の悪化を最小限に抑えることができる。
【００３１】
以上のように、この実施の形態４によれば、どのようなタイミングで選択クロックを切り替えても、復元クロックへのスパイクを抑制することができる。
また、どのようなタイミングで選択クロックを切り替えても、周期の変動を最小限に抑えることができる。
【００３２】
実施の形態５．
図１８はこの発明の実施の形態５による制御回路の動作を示すタイミングチャートである。制御回路１２３は、レシーバ出力１０７をクロックとして用いる。アンスケルチ信号１０８がアサートされた直後、すなわち、レシーバ出力１０７が有効になった直後に、ロード信号１２８が１周期だけアサートされる。ついで、アンスケルチ信号１０８がネゲートされるまで、アップデート信号１２９がアサートされる。ロード信号１２８もアップデート信号１２９もネゲートされている期間は、ホールド信号１３０がアサートされる。また、ロック信号１３１は、ロード信号１２８がアサートされた結果が、復元クロック１１０として反映されるタイミングでアサートされる。このロード信号１２８がアサートされた期間をロード期間、アップデート信号１２９がアサートされた期間をアップデート期間、ホールド信号１３０がアサートされた期間をホールド期間とそれぞれ定義する。
【００３３】
以上のように、この実施の形態５によれば、クロック選択信号生成回路１２１において、アップデート期間とは別個にロード期間を設けることにより、入力データの受信開始直後にクロックをデータに同期させることができる。
クロック選択信号生成回路１２１において、ロード期間とは別個にアップデート期間を設け、アップデート期間でのクロックの遷移を１つアップ、１つダウン、ホールドの３種類に制限することにより、クロック切り替え時のスパイクの発生と周期が短くなることを抑制することができる。
また、ホールド期間を別個に設け、ホールド期間においてクロック変更自体を抑制することにより、ホールド期間の外部ノイズによる悪影響を防ぐことができる。
【００３４】
実施の形態６．
図１９はこの発明の実施の形態６による同期化回路の詳細を示すブロック図であり、図において、５６０，５６９は２つの遅延回路、５６１〜５６８は８つのフリップ・フロップ、５７０，５７１は２つのＡＮＤ回路である。
遅延回路５６０と５６９とのそれぞれの遅延値は、クロック群１０９から復元クロック１１０までの遅延を合わせた遅延値と等しい。この遅延回路５６０を通った後のレシーバ出力５８０を復元クロック１１０でサンプリングし、ＡＮＤ回路５７０により、クロックのロック前のデータをキャンセルし、再び、２つのフリップ・フロップ５６２，５６３を通ることにより、同期化データ信号１１１を得る。同様に、同期化アンスケルチ信号１１２を得る。同期化ロック信号１１３は、ロック信号１３１が、復元クロック１１０をクロックとするフリップ・フロップ５６７，５６８を通ることにより得ることができる。
但し、フリップ・フロップ５６３，５６６，５８８は、メタ・ステーブル対策として付加したものであり、メタ・ステーブル対策の要否および形態は、この回路を実現するプロセスによって異なる。すなわち、フリップ・フロップ５６３，５６６，５８８は、無い場合もある。また、この実施の形態では、ＡＮＤ回路５７０，５７１をそれぞれフリップ・フロップ５６２，５６５の直前に挿入しているが、これらをそれぞれフリップ・フロップ５６１，５６４の直前に挿入することも可能である。
【００３５】
【発明の効果】
以上のように、この発明によれば、レシーバ出力をクロックとして用い、クロック群を構成する複数のクロックの位相とレシーバ出力のエッジの位相とを比較し、エッジ位置情報を生成するエッジ検出回路と、レシーバ出力をクロックとして用い、エッジ位置情報に基づいてクロック選択信号を生成するクロック選択信号生成回路と、クロック選択信号に応じたクロックをクロック群の中から選択して復元クロックとして出力するクロック選択回路と、復元クロックによりレシーバ出力を同期化して同期化データ信号として出力する同期化回路とを備えるように構成したので、エッジ検出回路およびクロック選択信号生成回路では、クロック群および復元クロックのような高速なクロックをクロックとして用いておらず、レシーバ出力のような低速な入力データをクロックとして用いているので、回路全体として高速化が容易となり、伝送レートが高速でも復元を可能にすることができる。
また、復元クロックをクロック群の中から選択する構成なので、構成をシンプルにすることができる効果がある。
【００３６】
この発明によれば、エッジ検出回路において、クロック群を構成する複数のクロックの位相とレシーバ出力の正エッジと負エッジとの両エッジの位相とを比較し、エッジ位置情報を生成し、クロック選択信号生成回路において、正エッジ位置情報および負エッジ位置情報に基づいてクロック選択信号を生成するように構成したので、正エッジの位置と負エッジの位置とが大きく異なっている場合、すなわち、Ｄｕｔｙ比が悪い場合でも、最適な復元クロックを選択することができる効果がある。
【００３７】
この発明によれば、アンスケルチ信号およびレシーバ出力に基づいて、ロード、アップデート、ホールドのモード信号を生成する制御回路を備え、クロック選択信号生成回路において、制御回路によってロード・モード信号が生成された場合には、正エッジ位置情報および負エッジ位置情報に基づいてターゲット・クロックを計算し、そのターゲット・クロックをクロック選択信号として生成し、制御回路によってアップデート・モード信号が生成された場合には、現在のクロック選択信号の値とターゲット・クロックの値とに基づいて次のクロック選択信号を生成し、制御回路によってホールド・モード信号が生成された場合には、現在のクロック選択信号の値と同一の次のクロック選択信号を生成するように構成したので、ロード・モードを設けたことにより、データの受信開始からクロックのロックまでの期間を短くすることができる。また、アップデート・モードを設けたことにより、クロックの位相変化を少なくしつつロックを保つことができる。さらに、ホールド・モードを設けたことにより、データを受信していない時のノイズ等によるクロックの位相が狂わなくすることができる効果がある。
【００３８】
この発明によれば、クロック選択回路において、クロック選択信号のタイミングを補正するクロック選択信号補正回路を備え、その補正クロック選択信号に応じてクロックを選択するように構成したので、クロック切り替え時のスパイク発生を抑制することができる。また、クロック切り替え時の周期の変動を最小限に抑えることができる効果がある。
【００３９】
この発明によれば、クロック選択信号生成回路において、正エッジ位置情報および負エッジ位置情報に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号を生成するように構成したので、位相差、すなわち、現在のクロック選択信号とデータとの位相差に応じて、柔軟にクロックを選択することができる。その結果、ジッタが大きい通信状態において、ロックが外れることがなく、精度良く、クロックとデータとをリカバリできる効果がある。
【００４０】
この発明によれば、エッジ検出回路において、レシーバ出力の正エッジまたは負エッジとクロック群との位相関係を表す位相情報のうちの３ビットの並びを用いて、１ホットコードに変換した正エッジ位置情報または負エッジ位置情報を生成する１ホットコード変換回路を備えるように構成したので、位相情報の値が入れ替わっても誤認識することなく、ノイズ耐性を強くすることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＵＳＢ２．０受信回路を示すブロック図である。
【図２】 この発明の実施の形態１によるＤＣＲ回路の詳細を示すブロック図である。
【図３】 レシーバ出力とクロック群を構成する１０本のクロックとの位相関係を示すタイミングチャートである。
【図４】 この発明の実施の形態２によるエッジ検出回路の詳細を示すブロック図である。
【図５】 エッジ検出回路の動作を示すタイミングチャートである。
【図６】 １ホットコード変換回路の詳細を示すブロック図である。
【図７】 この発明の実施の形態３によるクロック選択信号生成回路の詳細を示すブロック図である。
【図８】 ターゲット・クロック計算回路の計算例を示すフローチャートである。
【図９】 比較回路の動作を示すフローチャートである。
【図１０】 グッド・ターゲット時の比較回路動作を示すフローチャートである。
【図１１】 ミディアム・ターゲット時の比較回路動作を示すフローチャートである。
【図１２】 バッド・ターゲット時の比較回路動作を示すフローチャートである。
【図１３】 この発明の実施の形態４によるクロック選択回路の詳細を示すブロック図である。
【図１４】 クロック選択信号補正回路の詳細を示すブロック図である。
【図１５】 １０ｔｏ１セレクタの詳細を示すブロック図である。
【図１６】 ＵＰ動作時のクロック選択回路の動作を示すタイミングチャートである。
【図１７】 ＤＯＷＮ動作時のクロック選択回路の動作を示すタイミングチャートである。
【図１８】 この発明の実施の形態５による制御回路の動作を示すタイミングチャートである。
【図１９】 この発明の実施の形態６による同期化回路の詳細を示すブロック図である。
【符号の説明】
１０１ 差動レシーバ、１０２ トランスミッション・エンべロープ・ディテクタ、１０３ ＰＬＬ回路、１０４ データ・クロック・リカバリ回路、１０５，１０６ 差動信号、１０７ レシーバ出力、１０８ アンスケルチ信号、１０９ クロック群、１１０，５０７，５０８，５２７，５２８ 復元クロック、１１１ 同期化データ信号、１１２ 同期化アンスケルチ信号、１１３ 同期化ロック信号、１２０ エッジ検出回路、１２１ クロック選択信号生成回路、１２２ クロック選択回路、１２３ 制御回路、１２４ 同期化回路、１２５ 正エッジ位置情報、１２６ 負エッジ位置情報、１２７，３５０〜３５９，５００〜５０２，５２０〜５２２ クロック選択信号、１２８ ロード信号、１２９ アップデート信号、１３０ ホールド信号、１３１ ロック信号、１４０，５０５，５２５ 第０位相、１４１，５０６，５２６ 第１位相、１４２ 第２位相、１４３ 第３位相、１４４ 第４位相、１４５ 第５位相、１４６ 第６位相、１４７ 第７位相、１４８ 第８位相、１４９ 第９位相、１５０ 位相０区間、１５１ 位相１区間、１５２ 位相２区間、１５３ 位相３区間、１５４ 位相４区間、１５５ 位相５区間、１５６ 位相６区間、１５７ 位相７区間、１５８ 位相８区間、１５９ 位相９区間、１６０ レシーバ出力波形、１６１，２３８ 正エッジ、１６２，２３９ 負エッジ、２１０〜２１４ １０ビット・フリップ・フロップ、２１５，２１６ １ホットコード変換回路、２１７〜２２１，３２２〜３２５，５８０〜５８６ 信号、２３０〜２３７ 波形、２４０〜２４９ ＡＮＤ回路、２５０−０〜２５０−９ 位相情報、２６０−０〜２６０−９ エッジ位置情報、２７１，２７５ ＵＰ動作信号、２７２，２７６ ＤＯＷＮ動作信号、２７３，２７４，２７７ ＨＯＬＤ動作信号、２８０ ターゲット・クロック計算回路、２８１ 比較回路、２８２〜２８４，５７０，５７１ ＡＮＤ回路、２８５ ＯＲ回路、２８６ ＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタ、２８７ グッド・ターゲット・クロック、２８８ ミディアム・ターゲット・クロック、２８９ バッド・ターゲット・クロック、２９０ ロード・ターゲット・クロック、３０１ １０ｔｏ１セレクタ、３０２ クロック選択信号補正回路、３０３，５０３，５０４，５２３，５２４ 補正クロック選択信号、３１０，３１１，５６０，５６９ 遅延回路、３１２，３１３ ＡＮＤ回路、３１４ ＯＲ回路、３３０〜３３９ インバータ、３４０〜３４９ トランスミッションゲート、３６０〜３６９ ＰＬＬクロック、３７１ バッファ、５０９ スパイク、５２９ 周期、５６１〜５６８ フリップ・フロップ。
【発明の属する技術分野】
この発明は、高速シリアル通信において、高速なクロックとデータとを精度良くリカバリするデータ・クロック・リカバリ回路に関するものである。
【０００２】
【従来の技術】
例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）２．０規格は、通信レートが４８０ＭＢＰＳ（Ｍｅｇａ Ｂｉｔ Ｐｅｒ Ｓｅｃｏｎｄ）と非常に高速なシリアル通信規格である。
通信線は、電源線、グランド線、１対のデータ線（Ｄ＋，Ｄ−）の計４本から構成され、クロックは通信線から供給されない。
このような、クロックが供給されないシリアル転送では、データ線からの受信データからクロックを復元し、復元したクロックにより受信データをサンプリングする必要がある。このように、受信データからクロックとデータとを復元する回路をデータ・クロック・リカバリ回路と呼ぶ。
このようなデータ・クロック・リカバリ回路に関する従来例としては、以下に示す論文がある。
Ｄａｏ−Ｌｏｎｇ Ｃｈｅｎ，‘Ａ Ｐｏｗｅｒ ａｎｄ Ａｒｅａ Ｅｆｆｉｃｉｅｎｔ ＣＭＯＳ Ｃｌｏｃｋ／Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅｓ，’ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３１，ＮＯ．８ ＡＵＧＵＳＴ １９９６
【０００３】
【発明が解決しようとする課題】
従来のデータ・クロック・リカバリ回路は以上のように構成されているので、ＵＳＢ２．０規格では、データ線のジッタ成分が０．４ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）と非常に大きく、かつ、転送レートが４８０ＭＢＰＳと非常に高速であることから、適用が困難であるなどの課題があった。
【０００４】
この発明は上記のような課題を解決するためになされたもので、データをクロックとして用いることによって、高速でも復元可能なデータ・クロック・リカバリ回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】
この発明に係るデータ・クロック・リカバリ回路は、レシーバ出力をクロックとして用い、クロック群を構成する複数のクロックの位相とそのレシーバ出力のエッジの位相とを比較し、エッジ位置情報を生成するエッジ検出回路と、レシーバ出力をクロックとして用い、上記エッジ検出回路によって生成されたエッジ位置情報に基づいてそのレシーバ出力を同期化するための最適なクロックをクロック群の中から選択させるクロック選択信号を生成するクロック選択信号生成回路と、上記クロック選択信号生成回路によって生成されたクロック選択信号に応じたクロックをクロック群の中から選択して復元クロックとして出力するクロック選択回路と、上記クロック選択回路から出力された復元クロックによりレシーバ出力を同期化して同期化データ信号として出力する同期化回路とを備え、前記エッジ検出回路は、クロック群を構成する複数のクロックの位相とレシーバ出力の正エッジと負エッジとの両エッジの位相とを比較し、正エッジ位置情報および負エッジ位置情報を生成し、前記クロック選択信号生成回路は、正エッジ位置情報および負エッジ位置情報に基づいてクロック選択信号を生成し、さらに前記クロック選択信号生成回路は、正エッジ位置情報および負エッジ位置情報に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号を生成することを特徴とする。
【０００６】
この発明に係るデータ・クロック・リカバリ回路は、エッジ検出回路において、クロック群を構成する複数のクロックの位相とレシーバ出力の正エッジと負エッジとの両エッジの位相とを比較し、エッジ位置情報を生成し、クロック選択信号生成回路において、正エッジ位置情報および負エッジ位置情報に基づいてクロック選択信号を生成するようにしたものである。
【０００７】
この発明に係るデータ・クロック・リカバリ回路は、アンスケルチ信号およびレシーバ出力に基づいて、ロード、アップデート、ホールドのモード信号を生成する制御回路を備え、クロック選択信号生成回路において、制御回路によってロード・モード信号が生成された場合には、正エッジ位置情報および負エッジ位置情報に基づいてターゲット・クロックを計算し、そのターゲット・クロックをクロック選択信号として生成し、制御回路によってアップデート・モード信号が生成された場合には、現在のクロック選択信号の値とターゲット・クロックの値とに基づいて次のクロック選択信号を生成し、制御回路によってホールド・モード信号が生成された場合には、現在のクロック選択信号の値と同一の次のクロック選択信号を生成するようにしたものである。
【０００８】
この発明に係るデータ・クロック・リカバリ回路は、クロック選択回路において、クロック選択信号のタイミングを補正するクロック選択信号補正回路を備え、その補正クロック選択信号に応じてクロックを選択するようにしたものである。
【０００９】
この発明に係るデータ・クロック・リカバリ回路は、クロック選択信号生成回路において、正エッジ位置情報および負エッジ位置情報に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号を生成するようにしたものである。
【００１０】
この発明に係るデータ・クロック・リカバリ回路は、エッジ検出回路において、レシーバ出力の正エッジまたは負エッジとクロック群との位相関係を表す位相情報のうちの３ビットの並びを用いて、１ホットコードに変換した正エッジ位置情報または負エッジ位置情報を生成する１ホットコード変換回路を備えたものである。
【００１１】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＵＳＢ２．０受信回路を示すブロック図であり、図において、１０１は差動レシーバ、１０２はトランスミッション・エンべロープ・ディテクタ、１０３はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路、１０４はデータ・クロック・リカバリ（ＤＣＲ）回路である。
【００１２】
次に動作について説明する。
差動レシーバ１０１は、ＵＳＢケーブルから供給される一対の差動信号Ｄ＋１０５，Ｄ−１０６を受信し、ＣＭＯＳレベルのシングル・エンド信号（レシーバ出力１０７）に変換する回路である。トランスミッション・エンべロープ・ディテクタ１０２は、差動信号Ｄ＋１０５，Ｄ−１０６上にデータが存在するかどうかを検出する回路であり、Ｄ＋１０５，Ｄ−１０６上の差動電位が規定値以上になるとアンスケルチ信号１０８をアサートする。ＰＬＬ回路１０３は、位相の異なる複数の４８０ＭＨｚのクロック群１０９を生成する。ＤＣＲ回路１０４は、レシーバ出力１０７、アンスケルチ信号１０８、クロック群１０９に基づいてクロック（復元クロック１１０）とデータ（同期化データ信号１１１）とを復元する。また、同期化アンスケルチ信号１１２と同期化ロック信号１１３とを生成する。ＤＣＲ回路１０４は、アンスケルチ信号１０８がアサートされている期間、レシーバ出力１０７とクロック群１０９との位相を比較し、レシーバ出力１０７を取り込むのに最適なクロックをクロック群１０９の中から一本選択し、復元クロック１１０とする。また、復元クロック１１０で、レシーバ出力１０７とアンスケルチ信号１０８とを同期化した信号を、それぞれ同期化データ信号１１１、同期化アンスケルチ信号１１２とする。さらに、ＤＣＲ回路１０４が生成した復元クロック１１０、同期化データ信号１１１、同期化アンスケルチ信号１１２が有効な期間を示す同期化ロック信号１１３を生成する。
【００１３】
図２はこの発明の実施の形態１によるＤＣＲ回路の詳細を示すブロック図であり、図において、１２０はエッジ検出回路、１２１はクロック選択信号生成回路、１２２はクロック選択回路、１２３は制御回路、１２４は同期化回路である。
【００１４】
次に動作について説明する。
以下では、レシーバ出力１０７の転送レートを４８０ＭＢＰＳ、クロック群１０９の周波数を４８０ＭＨｚ、クロック群１０９のクロック本数を１０本（クロック・タップ数を１０と仮定）として説明する。但し、この発明の適用範囲が、４８０ＭＨｚの転送レート、１０本のクロック・タップ数に限定されるものではない。
エッジ検出回路１２０は、クロック群１０９を構成する１０本のクロックの位相と、レシーバ出力１０７の正負エッジの位相とを比較する回路であり、レシーバ出力１０７の正エッジの位相位置を示す信号（正エッジ位置情報１２５）と、レシーバ出力１０７の負エッジの位相位置を示す信号（負エッジ位置情報１２６）とを生成する。正エッジ位置情報１２５と負エッジ位置情報１２６とは、レシーバ出力１０７の正エッジに同期する。
クロック選択信号生成回路１２１は、正エッジ位置情報１２５と負エッジ位置情報１２６とに基づいて、レシーバ出力１０７を同期化するために最適なクロックをクロック群１０９の中から計算する回路であり、最適なクロックを示すクロック選択信号１２７を出力する。クロック選択信号１２７は、レシーバ出力１０７へ同期する。クロック選択信号生成回路１２１は、３つの動作モード（ロード・モード、アップデート・モード、ホールド・モード）を持ち、それぞれのモードを指示する信号がロード信号１２８、アップデート信号１２９、ホールド信号１３０である。ロード・モードでは、正エッジ位置情報１２５と負エッジ位置情報１２６とのみから、レシーバ出力１０７を同期化するために最適なクロック（ターゲット・クロック）を計算し、このターゲット・クロックをクロック選択信号１２７として出力する。ターゲット・クロックは、レシーバ出力１０７の正エッジと負エッジとから、位相が最も離れたクロックとなる。アップデート・モードでは、現在のクロック選択信号１２７の値とターゲット・クロックの値とから、次のクロック選択信号１２７を計算する。現在のクロック選択信号１２７の値とターゲット・クロックの値とを比較し、ターゲット・クロックの方が位相上早ければ、次のクロック選択信号１２７の値は、１つ位相上早いクロック選択信号となる。すなわち、クロック選択信号１２７の値を１つデクリメントする。また、ターゲット・クロックの位相の方が遅ければ、次のクロック選択信号１２７の値を１つ遅くする。すなわち、１つ値をインクリメントする。ホールド・モードでは、ターゲット・クロックの値に拘らず、次のクロック選択信号１２７は、現在のクロック選択信号１２７と同じ値となる。
クロック選択回路１２２は、クロック選択信号１２７で指定されたクロックを、クロック群１０９から１本選択して、復元クロック１１０として出力する回路である。
制御回路１２３は、アンスケルチ信号１０８とレシーバ出力１０７とから、クロック選択信号生成回路１２１と同期化回路１２４とを制御する信号群（ロード信号１２８、アップデート信号１２９、ホールド信号１３０、ロック信号１３１）を生成する回路である。ロード信号１２８、アップデート信号１２９、ホールド信号１３０は、それぞれクロック選択信号生成回路１２１の動作モードを指定する信号である。アンスケルチ信号１０８がアサートされた直後、すなわち、受信開始直後は、瞬時に復元クロック１１０とレシーバ出力１０７とを同期させるために、ロード信号１２８をアサートする。ついで、ロード信号１２８をネゲートし、アップデート信号をアサートする。アップデート信号は、アンスケルチ信号１０８がアサートされている期間アサートされ続ける。アンスケルチ信号１０８がネゲートされている期間は、アップデート信号１２９とロード信号１２８とをネゲートし、ホールド信号１３０をアサートする。ロック信号１３１は、復元クロック１１０が、レシーバ出力１０７にロックしたことを示す信号であり、ロード信号１２８がアサートされてからアンスケルチ信号１０８がネゲートされている期間、アサートされる。ロック信号１３１がアサートされている期間は、復元クロック１１０でレシーバ出力１０７を正常に取り込むことができることを示す。
同期化回路１２４は、復元クロック１１０により、レシーバ出力１０７、アンスケルチ信号１０８、ロック信号１３１を同期化し、それぞれ同期化データ信号１１１、同期化アンスケルチ信号１１２、同期化ロック信号１１３とを生成する回路である。
【００１５】
エッジ検出回路１２０について説明する前に、正エッジ位置情報１２５と負エッジ位置情報１２６とについて説明する。
図３はレシーバ出力とクロック群を構成する１０本のクロックとの位相関係を示すタイミングチャートであり、図において、クロック群１０９は、周波数４８０ＭＨｚの位相の異なる１０本のクロック（第０位相１４０、第１位相１４１、第２位相１４２、第３位相１４３、第４位相１４４、第５位相１４５、第６位相１４６、第７位相１４７、第８位相１４８、第９位相１４９）からなる。第１位相１４１から第０位相１４０は、それぞれ第０位相１４０から第９位相１４９より位相が３６度ずつ遅い位相のクロックである。ここでこの１０位相のクロックを基に、４８０ＭＨｚの１周期を１０個の区間に区切り、第０位相１４０の正エッジと第１位相１４１の正エッジとの間の位相区間を位相０区間１５０と呼ぶこととする。同様に、第１位相１４１と第２位相１４２、第２位相１４２と第３位相１４３、第３位相１４３と第４位相１４４、第４位相１４４と第５位相１４５、第５位相１４５と第６位相１４６、第６位相１４６と第７位相１４７、第７位相１４７と第８位相１４８、第８位相１４８と第９位相１４９、第９位相１４９と第０位相１４０、の正エッジ間の位相区間をそれぞれ、位相１区間１５１、位相２区間１５２、位相３区間１５３、位相４区間１５４、位相５区間１５５、位相６区間１５６、位相７区間１５７、位相８区間１５８、位相９区間１５９と呼ぶこととする。図３において、レシーバ出力波形１６０の正エッジ１６１は、第０位相１４０の正エッジと第１位相１４１の正エッジとの間の位相区間（位相０区間１５０）にある。この時、エッジ検出回路１２０の出力する正エッジ位置情報１２５の値は「０」となる。同様に、負エッジ１６２は、位相７区間１５７にあり、この時の負エッジ位置情報１２６の値は「７」となる。
【００１６】
以上のように、この実施の形態１によれば、クロックを選択する方式のリカバリ回路であるため、構成をシンプルにすることができる。
また、正エッジと負エッジとの２種類の情報を用いてターゲット・クロックを決定することにより、正エッジの位置と負エッジの位置とが大きく異なっている場合、すなわち、Ｄｕｔｙ比が悪い場合でも、最適なクロックをターゲット・クロックとすることができる。
さらに、エッジ検出回路１２０、クロック選択信号生成回路１２１、制御回路１２３では、高速なＰＬＬクロックまたは復元クロック１１０をクロックとして用いず、低速な入力データ、すなわち、レシーバ出力１０７をクロックとして用いているので、回路全体として高速化が容易となる。また、低消費電力、低ＥＭＩを実現できる。
さらに、クロック選択信号生成回路１２１において、ロード期間を別個に設けることにより、入力データの受信開始直後にクロックをデータに同期させることができる。
さらに、クロック選択信号生成回路１２１において、アップデート期間を個別に設け、アップデート期間でのクロックの遷移方法を制限することにより、クロック切り替え時の周期が短くなることを防ぐことが可能となり、復元クロック１１０を使用した回路の実現が容易となる。
さらに、ホールド・モードを設けることにより、アイドル状態時のノイズ耐性が強くなる。
【００１７】
実施の形態２．
図４はこの発明の実施の形態２によるエッジ検出回路の詳細を示すブロック図であり、図において、２１０〜２１４は５組の１０ビット・フリップ・フロップ、２１５，２１６は２組の１ホットコード変換回路である。なお、図４では、ビット数を「クロック数」と記述しているが、「クロック数」とはＰＬＬのクロック・タップ数と等しく、ここでは１０ビットである。また、５組の１０ビット・フリップ・フロップ２１０〜２１４の出力信号を、それぞれ信号２１７〜２２１とする。
【００１８】
次に動作について説明する。
エッジ検出回路１２０では、クロック群１０９をレシーバ出力１０７の正エッジと負エッジとでサンプリングし、１０ビット・フリップ・フロップ２１０，２１３へそれそれ取り込む。ついで、信号２１７と信号２２０との変化するタイミングを合わせるため、信号２１７だけを再度、レシーバ出力１０７の負エッジでサンプリングして、信号２１８を生成する。さらに、クロック群１０９とレシーバ出力１０７とは非同期の信号のため、信号２１８と信号２２０とでは、メタ・ステーブルが発生している可能性がある。このメタ・ステーブル対策のため、再度、１０ビット・フリップ・フロップ２１２，２１４でサンプリングして、信号２１９と信号２２１とを得る。メタ・ステーブル対策の要否は、使用するプロセスによって異なるため、１０ビット・フリップ・フロップ２１２と２１４との実現形態には、この実施の形態とは異なる形態もあり得る。すなわち、１０ビット・フリップ・フロップ２１２，２１４が存在しない場合もあれば、１０ビット・フリップ・フロップ２１２，２１４がレシーバ出力１０７の負エッジに同期する場合もある。信号２１９と信号２２１とは、それぞれクロック群１０９をレシーバ出力１０７の正エッジと負エッジとでサンプリングした値であり、かつ、メタ・ステーブル対策済みであり、かつ、両者の変化タイミングがレシーバ出力１０７の正エッジに同期した信号である。これらの信号２１９と信号２２１とは、レシーバ出力１０７の正エッジ／負エッジとクロック群１０９との位相関係を表している。信号の値が１から０に変化した箇所のビットが位相区間の番号を示す。
【００１９】
図５はエッジ検出回路の動作を示すタイミングチャートである。レシーバ出力１０７、信号２１７、信号２１８、信号２１９、正エッジ位置情報１２５、信号２２０、信号２２１、負エッジ位置情報１２６の波形の例を、それぞれ波形２３０〜２３７に示す。
レシーバ出力１０７の正エッジ２３８は、第０位相１４０の正エッジと第１位相１４１の正エッジと間である位相０区間にあるので、レシーバ出力１０７の正エッジ２３８でクロック群１０９をサンプリングした信号２１７の値は、１０’ｂ１０ ００００ １１１１となる（波形２３１）。ここで、１０’ｂは、１０ビットのデータであることを示し、次の１０ ００００ １１１１は、１０ビットの実データである。信号２１７において、ビット値が１から０へ変化するビット位置が位相区間の番号「０」を示す。同様に、レシーバ出力１０７の負エッジ２３９の位相は、位相７区間にあり、負エッジ２３９でクロック群１０９をサンプリングした値は、１０’ｂ００ ０１１１ １１００となる（波形２３５）。上述のように、これらをメタ・ステーブル対策し、両者のタイミングを合わせた信号が、それぞれ信号２１９の波形２３３、信号２２１の波形２３６となる。
１ホットコード変換回路２１５，２１６は、それぞれ位相区間を示す信号２３３，２３６を１ホットコードへ変換する回路である。図５の例では、正エッジの位相情報「０」は、１０’ｂ１０ ００００ ００００へ、負エッジの位相情報「７」は、１０’ｂ００ ００００ ０１００へ変換される。１ホットコード変換回路２１５，２１６は、ビットの切り替わりを検出する回路になる。
【００２０】
図６は１ホットコード変換回路の詳細を示すブロック図であり、図において、２４０〜２４９は１０個の３入力のＡＮＤ回路である。各ＡＮＤ回路は、「１１０」のビット並びを検出する。このように３ビットの並びを用いて１ホットコードへ変換することにより、ノイズ耐性が強くなるというメリットがある。以下に、理由を示す。
仮に、「１０」の２ビットのビット並びを検出する１ホットコード変換回路の場合、メタ・ステーブルが発生して一部の１と０とが入れ替わった場合、複数の位相区間をエッジの位置と誤認識してしまい、出力信号２６０の１ホットコードを保証できなくなる。例えば、信号２１９において、本来「１０’ｂ１０ ００００ １１１１」となるべきところを、ノイズが発生して、０ビット目の「１」が「０」に化け、１ビット目の「０」が「１」に化けて、値が「１０’ｂ０１ ００００ １１１１」となってしまったケースを考える。前者の３ビットの「１１０」の並びを用いる１ホットコード変換回路の変換結果は、「１１０」にマッチする箇所が一個所しかないため、「１０’ｂ００ ００００ ０００１」となり、１ホットコードは維持される。また、後者の２ビット「１０」だけを検出する回路では、「１０」の並びが２箇所存在するため、「１０’ｂ０１ ００００ ０００１」となり、１ホットコードとして不正な値となる。
【００２１】
以上のように、この実施の形態２によれば、３ビットの１ホットコード変換回路２１５，２１６を用いることにより、ノイズ耐性が強くなる。連続した３つの値を用いて、０と１との切り替わり位置を見つけることにより、２つの連続した値を用いる場合に比べて、正確に、０と１との切り替わり位置を見つけることができる。特に、メタ・ステーブル等が発生した場合、隣接したビットの値は入れ替わることがあり、２ビットの値だけを用いていると、エッジを誤認識する場合がある。
正エッジと負エッジの２種類の情報を用いてターゲット・クロックを決定することにより、正エッジの位置と負エッジの位置とが大きく異なっている場合、すなわち、Ｄｕｔｙ比が悪い場合でも、最適なクロックをターゲット・クロックとすることができる。
【００２２】
実施の形態３．
図７はこの発明の実施の形態３によるクロック選択信号生成回路の詳細を示すブロック図であり、図において、２８０はターゲット・クロック計算回路、２８１は比較回路、２８２〜２８４は３つのＡＮＤ回路、２８５は１つのＯＲ回路、２８６はＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタである。
【００２３】
次に動作について説明する。
ターゲット・クロック計算回路２８０は、正エッジ位置情報１２５と負エッジ位置情報１２６とから、グッド・ターゲット・クロック２８７、ミディアム・ターゲット・クロック２８８、バッド・ターゲット・クロック２８９、ロード・ターゲット・クロック２９０の４組の１０ビット信号を生成する組合せ回路である。ロード・ターゲット・クロック２９０は、ロード用のターゲット・クロックであり、常に、正エッジ、負エッジから位相が最も離れたクロックを１つ選択する信号となる。バッド・ターゲット・クロック２８９は、正エッジ位置情報１２５と負エッジ位置情報１２６との位相が最も離れた時、すなわち、両者の位相差が５の時にのみアサートされる信号であり、アサートされる時は、正エッジ、負エッジから位相が最も離れたクロックを２つ選択する信号となる。ミディアム・ターゲット・クロック２８８は、正エッジと負エッジとの位相差が、３、４、６、７の時にのみ、アサートされる信号であり、アサートされる時は、正エッジ、負エッジから位相が最も離れたクロックを１つ選択する信号となる。グッド・ターゲット・クロック２８７は、正エッジと負エッジとの位相が近接している時、すなわち、両者の位相差が０、１、２、８、９の時にのみ、アサートされる信号であり、アサートされる時は、正エッジ、負エッジから位相が最も離れたクロックを１つ選択する信号となる。
ロード信号１２８がアサートされている期間は、ロード・ターゲット・クロック２９０の値が、ＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタ２８６の値としてロードされる。すなわち、次のクロック選択信号１２７の値は、このロード・ターゲット・クロック２９０の値と等しくなる。
【００２４】
比較回路２８１は、３つのターゲット・クロック（グッド・ターゲット・クロック２８７、ミディアム・ターゲット・クロック２８８、バッド・ターゲット・クロック２８９）と、クロック選択信号１２７の現在値とを比較し、クロック選択信号１２７をＵＰ（すなわち、インクリメント）することにより、クロック選択信号１２７の値がいずれかのターゲット・クロックに近づく場合は、ＵＰ動作信号２７１をアサートする。また、ＤＯＷＮ（すなわち、デクリメント）することにより、クロック選択信号１２７の値がいずれかのターゲット・クロックへ近づく場合は、ＤＯＷＮ動作信号２７２をアサートする。クロック選択信号１２７と３つのターゲット・クロックとが近接しており、クロック選択信号１２７を変更する必要がない場合は、ＨＯＬＤ動作信号２７３をアサートする。
外部からのアップデート信号１２９がアサートされている期間は、ＡＮＤ回路２８２〜２８４により、このＵＰ動作信号２７１、ＤＯＷＮ動作信号２７２、ＨＯＬＤ動作信号２７３の値に基づいて、ＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタ２８６は次の値を決定する。
外部からのホールド信号１３０がアサートされている期間は、ＯＲ回路２８５により、常にＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタ２８６はホールド動作し、前の値を保持する。
【００２５】
図８はターゲット・クロック計算回路の計算例を示すフローチャートである。
まず、正エッジ位置情報１２５と負エッジ位置情報１２６との差の絶対値である位相差と、平均である位相平均Ａ、位相平均Ａと比べて１８０度位相が離れた位相（位相平均Ｂ）を計算しておく（ステップＳＴ１９１）。なお、位相平均Ａの計算では、端数を四捨五入するために「０．５」を足して小数点以下を切り捨て（ｉｎｔ）ている。位相平均Ｂの計算では、位相平均Ａにクロック数の半分である５を足し、クロック数である１０の剰余をとることにより、１８０度離れた位相を計算している。ついで、位相差毎に、各ターゲット・クロックを計算する。位相差が５未満の場合、位相平均Ｂが正エッジ位置、負エッジ位置から最も離れた位相になる。位相差が２以下の時（ステップＳＴ１９２）、ロード・ターゲット・クロックとグッド・ターゲット・クロックとに位相平均Ｂを代入する。他のターゲット・クロックの値は空集合とする（ステップＳＴ１９３）。位相差が３以上、５未満の場合（ステップＳＴ１９４）、ロード・ターゲット・クロックとミディアム・ターゲット・クロックとに位相平均Ｂを代入する。他のターゲット・クロックの値は空集合とする（ステップＳＴ１９５）。位相差が５の場合（ステップＳＴ１９６）、位相平均Ａと位相平均Ｂとの両者が、正エッジ位置、負エッジ位置から最も離れた位相になる。この場合、ロード・ターゲット・クロックの値は、位相平均Ａとし、バッド・ターゲット・クロックの値は、位相平均Ａと位相平均Ｂの集合になる。他のターゲット・クロックの値は空集合とする（ステップＳＴ１９７）。位相差が６以上の場合、位相平均Ａが正エッジ位置、負エッジ位置から最も離れた位相になる。位相差が６以上７以下の場合（ステップＳＴ１９８）、ロード・ターゲット・クロックとミディアム・ターゲット・クロックとに位相平均Ａを代入する。他のターゲット・クロックの値は空集合とする（ステップＳＴ１９９）。位相差が８以上の場合（ステップＳＴ１９８）、ロード・ターゲット・クロックとグッド・ターゲット・クロックとに位相平均Ａを代入する。他のターゲット・クロックの値は空集合とする（ステップＳＴ２００）。
例えば、正エッジ位置情報１２５の値が「０」、負エッジ位置情報１２６の値が「７」の場合、位相差は、
位相差＝|「０」−「７」|＝７
となる。また、位相平均Ａは、
位相平均Ｂ＝（４＋５）ＭＯＤ１０＝９
となる。
位相差が「７」であるので、各ターゲット・クロックの値は、ステップＳＴ１９９に従い、
ロード・ターゲット・クロック＝｛７｝、
グッド・ターゲット・クロック＝｛Φ｝、
ミディアム・ターゲット・クロック＝｛７｝、
バッド・ターゲット・クロック＝｛Φ｝
となる。
【００２６】
図９は比較回路の動作を示すフローチャートである。
ターゲット・クロックの種類毎に異なる比較動作を行う。まず、グッド・ターゲット・クロックが空集合でない場合（ステップＳＴ４０１）、グッド・ターゲット時の比較回路動作を行う（ステップＳＴ４０２）。同様に、ミディアム・ターゲット・クロックが空集合でない場合（ステップＳＴ４０３）、ミディアム・ターゲット時の比較回路動作を行い（ステップＳＴ４０４）、グッド・ターゲット・クロックとミディアム・ターゲット・クロックとが空集合でない場合は、バッド・ターゲット時の比較回路動作を行う（ステップＳＴ４０５）。
図１０はグッド・ターゲット時の比較回路動作を示すフローチャートである。現在のクロック選択信号１２７より、２つ、もしくは、３つ大きい位相番号が、グッド・ターゲット・クロックに含まれる場合は（ステップＳＴ４１１）、ＵＰ動作信号２７１のみアサートする（ステップＳＴ４１２）。現在のクロック選択信号１２７より、２つ、もしくは、３つ小さい位相番号が、グッド・ターゲット・クロックに含まれる場合は（ステップＳＴ４１３）、ＤＯＷＮ動作信号２７２のみアサートする（ステップＳＴ４１４）。それ以外の場合は、ＨＯＬＤ動作信号２７３のみアサートする（ステップＳＴ４１５）。
図１１はミディアム・ターゲット時の比較回路動作を示すフローチャートである。現在のクロック選択信号１２７より、１つ、２つ、もしくは、３つ大きい位相番号が、ミディアム・ターゲット・クロックに含まれる場合は（ステップＳＴ４２１）、ＵＰ動作信号２７１のみアサートする（ステップＳＴ４２２）。現在のクロック選択信号１２７より、１つ、２つ、もしくは、３つ小さい位相番号が、ミディアム・ターゲット・クロックに含まれる場合は（ステップＳＴ４２３）、ＤＯＷＮ動作信号２７２のみアサートする（ステップＳＴ４２４）。それ以外の場合は、ＨＯＬＤ動作信号２７３のみアサートする（ステップＳＴ４２５）。
図１２はバッド・ターゲット時の比較回路動作を示すフローチャートである。現在のクロック選択信号１２７より、１つ、もしくは、２つ大きい位相番号が、バッド・ターゲット・クロックに含まれる場合は（ステップＳＴ４３１）、ＵＰ動作信号２７１のみアサートする（ステップＳＴ４３２）。現在のクロック選択信号１２７より、１つ、もしくは、２つ小さい位相番号が、バッド・ターゲット・クロックに含まれる場合は（ステップＳＴ４３３）、ＤＯＷＮ動作信号２７２のみアサートする（ステップＳＴ４３４）。それ以外の場合は、ＨＯＬＤ動作信号２７３のみアサートする（ステップＳＴ４３５）。
【００２７】
以上のように、この実施の形態３によれば、位相差を考慮して、ターゲット・クロックを計算することにより、ターゲット・クロックを精度良く求めることができる。
また、比較回路２８１において、位相差を考慮して、クロック選択信号１２７を生成することができるため、位相差、すなわち、現クロック選択信号とデータとの位相差に応じて、柔軟にクロックを選択することが可能となる。すなわち、正エッジ位置情報１２５および負エッジ位置情報１２６に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号１２７を生成するように構成したので、ジッタが大きい通信状態において、ロックが外れることがなく、精度良く、クロックとデータとをリカバリすることができる。
【００２８】
実施の形態４．
図１３はこの発明の実施の形態４によるクロック選択回路の詳細を示すブロック図であり、図において、３０１は１０ｔｏ１セレクタ、３０２はクロック選択信号補正回路である。
クロック選択信号補正回路３０２は、クロック選択信号１２７のＵＰ動作、あるいは、ＤＯＷＮ動作時に復元クロック１１０にスパイクが発生しないように、クロック選択信号１２７のタイミングを補正する回路であり、補正後のクロック選択信号を補正クロック選択信号３０３とする。１０ｔｏ１セレクタ３０１は、補正クロック選択信号３０３で指定されたクロックを１本、クロック群１０９から選択し、復元クロック１１０として出力する回路である。
図１４はクロック選択信号補正回路の詳細を示すブロック図であり、１０ビットの補正クロック選択信号のうちのｎビット目の１ビット分の回路を代表して記述したものである。クロック選択信号補正回路は、本回路が１０ビット分並んだものとなる。図において、３１０，３１１は２つの遅延回路、３１２，３１３は２つのＡＮＤ回路、３１４は１つのＯＲ回路である。
図１５は１０ｔｏ１セレクタの詳細を示すブロック図であり、図において、３３０〜３３９は１０個のインバータ、３４０〜３４９は１０個のトランスミッションゲート（ＴＧ）、３７１は１つのバッファである。
【００２９】
次に動作について説明する。
図１６はＵＰ動作時のクロック選択回路の動作を示すタイミングチャートである。図１６はクロック選択信号が「０」から「１」へ切り替わるＵＰ動作時のタイミングを示している。クロック選択信号［０］５０１は、第０位相クロック５０５が選択されていることを示し、この信号がアサートされている期間は、第０位相クロック５０５が復元クロック１１０として出力することを指定する。同様に、クロック選択信号［１］５０２、クロック選択信号［９］５００は、第１位相クロック５０６、第９位相クロックがそれぞれ選択されていることを示す。対比のために、クロック選択信号補正回路３０２が存在せず、クロック選択信号１２７を１０ｔｏ１セレクタ３０１へ直接印加した場合の復元クロック５０７を示す。復元クロック５０７では、クロック選択信号の切り替えのタイミングと、各位相クロックの変化のタイミングとが近接した場合に、スパイクが発生する。すなわち、クロック選択信号［０］５０１のネゲートの直前に第０相クロック５０５がアサートされることにより、復元クロック５０７が‘Ｌ’から‘Ｈ’へアサートされ、直後にクロック選択信号［１］５０２がアサートされることにより、復元クロック５０７が‘Ｌ’へネゲートされる。このように短い周期で、復元クロック５０７の値が‘Ｌ’→‘Ｈ’→‘Ｌ’と変化することにより、スパイク５０９が発生する。この実施の形態４によるクロック選択信号補正回路３０２は、このスパイク５０９を除去するために発明したものである。
補正クロック選択信号［０］５０３、補正クロック選択信号［１］５０４は、それぞれクロック選択信号［０］５０１、クロック選択信号［１］５０２のタイミングを、クロック選択信号補正回路３０２によって補正した信号である。補正クロック選択信号［０］５０３の立上りは、遅延回路３１０の遅延分だけ遅れている。その結果、補正クロック選択信号［０］５０３の立下がりから、補正クロック選択信号［１］５０４の立上りの間に、どのクロックも選択されていない期間が発生する。この何も選択されていない期間が存在することにより、スパイク５０９を抑制することができる。補正クロック選択信号［０］５０３、補正クロック選択信号［１］５０４によって、第０位相クロック５０５、第１位相クロック５０６を選択した結果の復元クロック５０８を示す。クロック切り替え時に、切り替え直後のクロックの値が異なるが、切り替え直後に、どのクロックも選択されていない期間が挿入され、その間、図１５のＴＧ出力３７０の容量によって復元クロックの値が保持されるので、復元クロック５０７のようなスパイク５０９が発生しない。
【００３０】
図１７はＤＯＷＮ動作時のクロック選択回路の動作を示すタイミングチャートである。図１７はクロック選択信号が「１」から「０」へ切り替わるＤＯＷＮ動作時のタイミングを示している。図１６と同様に、クロック選択信号［０］５２１は、第０位相クロック５２５が選択されていることを示し、この信号がアサートされている期間は、第０位相クロック５２５が復元クロック１１０として出力することを指定する。同様に、クロック選択信号［１］５２２、クロック選択信号［９］５２０は、第１位相クロック５２６、第９位相クロックがそれぞれ選択されていることを示す。対比のために、クロック選択信号補正回路３０２が存在せず、クロック選択信号１２７を１０ｔｏ１セレクタ３０１へ直接印加した場合の復元クロック５２７を示す。第１位相クロック５２６のアサートの直前に、クロック選択信号が切り替わった場合、切り替わり直後の復元クロック５２７の立上りが遅れ、結果として、周期５２９が他の周期と比べて短くなってしまう。この実施の形態４によるクロック選択信号補正回路３０２は、この周期が短くなることを防ぐために発明したものである。
補正クロック選択信号［０］５２３、補正クロック選択信号［１］５２４は、それぞれクロック選択信号［０］５２１、クロック選択信号［１］５２２のタイミングを、クロック選択信号補正回路３０２によって補正した信号である。補正クロック選択信号［０］５２３の立上りは、遅延回路３１１の遅延分だけ遅れている。その結果、補正クロック選択信号［１］５２４の立上りから、補正クロック選択信号［０］５２３の立下がりの間に、両者のクロックが選択されている期間が発生する。この両方のクロックが選択されている期間に、両方のクロックにより図１５のＴＧ出力３７０をドライブするため、切り替え直後の復元クロック５２８の立上りが改善し、周期の悪化を最小限に抑えることができる。
【００３１】
以上のように、この実施の形態４によれば、どのようなタイミングで選択クロックを切り替えても、復元クロックへのスパイクを抑制することができる。
また、どのようなタイミングで選択クロックを切り替えても、周期の変動を最小限に抑えることができる。
【００３２】
実施の形態５．
図１８はこの発明の実施の形態５による制御回路の動作を示すタイミングチャートである。制御回路１２３は、レシーバ出力１０７をクロックとして用いる。アンスケルチ信号１０８がアサートされた直後、すなわち、レシーバ出力１０７が有効になった直後に、ロード信号１２８が１周期だけアサートされる。ついで、アンスケルチ信号１０８がネゲートされるまで、アップデート信号１２９がアサートされる。ロード信号１２８もアップデート信号１２９もネゲートされている期間は、ホールド信号１３０がアサートされる。また、ロック信号１３１は、ロード信号１２８がアサートされた結果が、復元クロック１１０として反映されるタイミングでアサートされる。このロード信号１２８がアサートされた期間をロード期間、アップデート信号１２９がアサートされた期間をアップデート期間、ホールド信号１３０がアサートされた期間をホールド期間とそれぞれ定義する。
【００３３】
以上のように、この実施の形態５によれば、クロック選択信号生成回路１２１において、アップデート期間とは別個にロード期間を設けることにより、入力データの受信開始直後にクロックをデータに同期させることができる。
クロック選択信号生成回路１２１において、ロード期間とは別個にアップデート期間を設け、アップデート期間でのクロックの遷移を１つアップ、１つダウン、ホールドの３種類に制限することにより、クロック切り替え時のスパイクの発生と周期が短くなることを抑制することができる。
また、ホールド期間を別個に設け、ホールド期間においてクロック変更自体を抑制することにより、ホールド期間の外部ノイズによる悪影響を防ぐことができる。
【００３４】
実施の形態６．
図１９はこの発明の実施の形態６による同期化回路の詳細を示すブロック図であり、図において、５６０，５６９は２つの遅延回路、５６１〜５６８は８つのフリップ・フロップ、５７０，５７１は２つのＡＮＤ回路である。
遅延回路５６０と５６９とのそれぞれの遅延値は、クロック群１０９から復元クロック１１０までの遅延を合わせた遅延値と等しい。この遅延回路５６０を通った後のレシーバ出力５８０を復元クロック１１０でサンプリングし、ＡＮＤ回路５７０により、クロックのロック前のデータをキャンセルし、再び、２つのフリップ・フロップ５６２，５６３を通ることにより、同期化データ信号１１１を得る。同様に、同期化アンスケルチ信号１１２を得る。同期化ロック信号１１３は、ロック信号１３１が、復元クロック１１０をクロックとするフリップ・フロップ５６７，５６８を通ることにより得ることができる。
但し、フリップ・フロップ５６３，５６６，５８８は、メタ・ステーブル対策として付加したものであり、メタ・ステーブル対策の要否および形態は、この回路を実現するプロセスによって異なる。すなわち、フリップ・フロップ５６３，５６６，５８８は、無い場合もある。また、この実施の形態では、ＡＮＤ回路５７０，５７１をそれぞれフリップ・フロップ５６２，５６５の直前に挿入しているが、これらをそれぞれフリップ・フロップ５６１，５６４の直前に挿入することも可能である。
【００３５】
【発明の効果】
以上のように、この発明によれば、レシーバ出力をクロックとして用い、クロック群を構成する複数のクロックの位相とレシーバ出力のエッジの位相とを比較し、エッジ位置情報を生成するエッジ検出回路と、レシーバ出力をクロックとして用い、エッジ位置情報に基づいてクロック選択信号を生成するクロック選択信号生成回路と、クロック選択信号に応じたクロックをクロック群の中から選択して復元クロックとして出力するクロック選択回路と、復元クロックによりレシーバ出力を同期化して同期化データ信号として出力する同期化回路とを備えるように構成したので、エッジ検出回路およびクロック選択信号生成回路では、クロック群および復元クロックのような高速なクロックをクロックとして用いておらず、レシーバ出力のような低速な入力データをクロックとして用いているので、回路全体として高速化が容易となり、伝送レートが高速でも復元を可能にすることができる。
また、復元クロックをクロック群の中から選択する構成なので、構成をシンプルにすることができる効果がある。
【００３６】
この発明によれば、エッジ検出回路において、クロック群を構成する複数のクロックの位相とレシーバ出力の正エッジと負エッジとの両エッジの位相とを比較し、エッジ位置情報を生成し、クロック選択信号生成回路において、正エッジ位置情報および負エッジ位置情報に基づいてクロック選択信号を生成するように構成したので、正エッジの位置と負エッジの位置とが大きく異なっている場合、すなわち、Ｄｕｔｙ比が悪い場合でも、最適な復元クロックを選択することができる効果がある。
【００３７】
この発明によれば、アンスケルチ信号およびレシーバ出力に基づいて、ロード、アップデート、ホールドのモード信号を生成する制御回路を備え、クロック選択信号生成回路において、制御回路によってロード・モード信号が生成された場合には、正エッジ位置情報および負エッジ位置情報に基づいてターゲット・クロックを計算し、そのターゲット・クロックをクロック選択信号として生成し、制御回路によってアップデート・モード信号が生成された場合には、現在のクロック選択信号の値とターゲット・クロックの値とに基づいて次のクロック選択信号を生成し、制御回路によってホールド・モード信号が生成された場合には、現在のクロック選択信号の値と同一の次のクロック選択信号を生成するように構成したので、ロード・モードを設けたことにより、データの受信開始からクロックのロックまでの期間を短くすることができる。また、アップデート・モードを設けたことにより、クロックの位相変化を少なくしつつロックを保つことができる。さらに、ホールド・モードを設けたことにより、データを受信していない時のノイズ等によるクロックの位相が狂わなくすることができる効果がある。
【００３８】
この発明によれば、クロック選択回路において、クロック選択信号のタイミングを補正するクロック選択信号補正回路を備え、その補正クロック選択信号に応じてクロックを選択するように構成したので、クロック切り替え時のスパイク発生を抑制することができる。また、クロック切り替え時の周期の変動を最小限に抑えることができる効果がある。
【００３９】
この発明によれば、クロック選択信号生成回路において、正エッジ位置情報および負エッジ位置情報に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号を生成するように構成したので、位相差、すなわち、現在のクロック選択信号とデータとの位相差に応じて、柔軟にクロックを選択することができる。その結果、ジッタが大きい通信状態において、ロックが外れることがなく、精度良く、クロックとデータとをリカバリできる効果がある。
【００４０】
この発明によれば、エッジ検出回路において、レシーバ出力の正エッジまたは負エッジとクロック群との位相関係を表す位相情報のうちの３ビットの並びを用いて、１ホットコードに変換した正エッジ位置情報または負エッジ位置情報を生成する１ホットコード変換回路を備えるように構成したので、位相情報の値が入れ替わっても誤認識することなく、ノイズ耐性を強くすることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＵＳＢ２．０受信回路を示すブロック図である。
【図２】 この発明の実施の形態１によるＤＣＲ回路の詳細を示すブロック図である。
【図３】 レシーバ出力とクロック群を構成する１０本のクロックとの位相関係を示すタイミングチャートである。
【図４】 この発明の実施の形態２によるエッジ検出回路の詳細を示すブロック図である。
【図５】 エッジ検出回路の動作を示すタイミングチャートである。
【図６】 １ホットコード変換回路の詳細を示すブロック図である。
【図７】 この発明の実施の形態３によるクロック選択信号生成回路の詳細を示すブロック図である。
【図８】 ターゲット・クロック計算回路の計算例を示すフローチャートである。
【図９】 比較回路の動作を示すフローチャートである。
【図１０】 グッド・ターゲット時の比較回路動作を示すフローチャートである。
【図１１】 ミディアム・ターゲット時の比較回路動作を示すフローチャートである。
【図１２】 バッド・ターゲット時の比較回路動作を示すフローチャートである。
【図１３】 この発明の実施の形態４によるクロック選択回路の詳細を示すブロック図である。
【図１４】 クロック選択信号補正回路の詳細を示すブロック図である。
【図１５】 １０ｔｏ１セレクタの詳細を示すブロック図である。
【図１６】 ＵＰ動作時のクロック選択回路の動作を示すタイミングチャートである。
【図１７】 ＤＯＷＮ動作時のクロック選択回路の動作を示すタイミングチャートである。
【図１８】 この発明の実施の形態５による制御回路の動作を示すタイミングチャートである。
【図１９】 この発明の実施の形態６による同期化回路の詳細を示すブロック図である。
【符号の説明】
１０１ 差動レシーバ、１０２ トランスミッション・エンべロープ・ディテクタ、１０３ ＰＬＬ回路、１０４ データ・クロック・リカバリ回路、１０５，１０６ 差動信号、１０７ レシーバ出力、１０８ アンスケルチ信号、１０９ クロック群、１１０，５０７，５０８，５２７，５２８ 復元クロック、１１１ 同期化データ信号、１１２ 同期化アンスケルチ信号、１１３ 同期化ロック信号、１２０ エッジ検出回路、１２１ クロック選択信号生成回路、１２２ クロック選択回路、１２３ 制御回路、１２４ 同期化回路、１２５ 正エッジ位置情報、１２６ 負エッジ位置情報、１２７，３５０〜３５９，５００〜５０２，５２０〜５２２ クロック選択信号、１２８ ロード信号、１２９ アップデート信号、１３０ ホールド信号、１３１ ロック信号、１４０，５０５，５２５ 第０位相、１４１，５０６，５２６ 第１位相、１４２ 第２位相、１４３ 第３位相、１４４ 第４位相、１４５ 第５位相、１４６ 第６位相、１４７ 第７位相、１４８ 第８位相、１４９ 第９位相、１５０ 位相０区間、１５１ 位相１区間、１５２ 位相２区間、１５３ 位相３区間、１５４ 位相４区間、１５５ 位相５区間、１５６ 位相６区間、１５７ 位相７区間、１５８ 位相８区間、１５９ 位相９区間、１６０ レシーバ出力波形、１６１，２３８ 正エッジ、１６２，２３９ 負エッジ、２１０〜２１４ １０ビット・フリップ・フロップ、２１５，２１６ １ホットコード変換回路、２１７〜２２１，３２２〜３２５，５８０〜５８６ 信号、２３０〜２３７ 波形、２４０〜２４９ ＡＮＤ回路、２５０−０〜２５０−９ 位相情報、２６０−０〜２６０−９ エッジ位置情報、２７１，２７５ ＵＰ動作信号、２７２，２７６ ＤＯＷＮ動作信号、２７３，２７４，２７７ ＨＯＬＤ動作信号、２８０ ターゲット・クロック計算回路、２８１ 比較回路、２８２〜２８４，５７０，５７１ ＡＮＤ回路、２８５ ＯＲ回路、２８６ ＬＯＡＤ付きＵＰ・ＤＯＷＮカウンタ、２８７ グッド・ターゲット・クロック、２８８ ミディアム・ターゲット・クロック、２８９ バッド・ターゲット・クロック、２９０ ロード・ターゲット・クロック、３０１ １０ｔｏ１セレクタ、３０２ クロック選択信号補正回路、３０３，５０３，５０４，５２３，５２４ 補正クロック選択信号、３１０，３１１，５６０，５６９ 遅延回路、３１２，３１３ ＡＮＤ回路、３１４ ＯＲ回路、３３０〜３３９ インバータ、３４０〜３４９ トランスミッションゲート、３６０〜３６９ ＰＬＬクロック、３７１ バッファ、５０９ スパイク、５２９ 周期、５６１〜５６８ フリップ・フロップ。
Claims (3)
- レシーバ出力をクロックとして用い、クロック群を構成する複数のクロックの位相とそのレシーバ出力のエッジの位相とを比較し、エッジ位置情報を生成するエッジ検出回路と、
レシーバ出力をクロックとして用い、上記エッジ検出回路によって生成されたエッジ位置情報に基づいてそのレシーバ出力を同期化するための最適なクロックをクロック群の中から選択させるクロック選択信号を生成するクロック選択信号生成回路と、
上記クロック選択信号生成回路によって生成されたクロック選択信号に応じたクロックをクロック群の中から選択して復元クロックとして出力するクロック選択回路と、
上記クロック選択回路から出力された復元クロックによりレシーバ出力を同期化して同期化データ信号として出力する同期化回路とを備え、
前記エッジ検出回路は、クロック群を構成する複数のクロックの位相とレシーバ出力の正エッジと負エッジとの両エッジの位相とを比較し、正エッジ位置情報および負エッジ位置情報を生成し、
前記クロック選択信号生成回路は、正エッジ位置情報および負エッジ位置情報に基づいてクロック選択信号を生成し、
さらに前記クロック選択信号生成回路は、正エッジ位置情報および負エッジ位置情報に基づいて、正エッジと負エッジとの位相差が大きい場合には、クロックの変更頻度を高くし、正エッジと負エッジとの位相差が小さい場合には、クロックの変更頻度を低くするように制御されたクロック選択信号を生成することを特徴とするデータ・クロック・リカバリ回路。 - 前記レシーバ出力中におけるデータの存在を示すアンスケルチ信号および前記レシーバ出力に基づいて、アンスケルチ信号がアサートされると所定期間アサートされるロード・モード信号、ロード・モード信号のネゲート後からアンスケルチ信号がアサートされているまでアサートされるアップデート・モード信号、ロード・モード信号またはアップ・デートモード信号がネゲートされているときにアサートされるホールド・モード信号を生成する制御回路を備え、
クロック選択信号生成回路は、上記制御回路によってロード・モード信号がアサートされた場合には、正エッジ位置情報および負エッジ位置情報に基づいてターゲット・クロックを計算し、そのターゲット・クロックをクロック選択信号として生成し、
制御回路によってアップデート・モード信号が生成された場合には、現在のクロック選択信号の値とターゲット・クロックの値とに基づいて次のクロック選択信号を生成し、
制御回路によってホールド・モード信号が生成された場合には、現在のクロック選択信号の値と同一の次のクロック選択信号を生成することを特徴とする請求項１記載のデータ・クロック・リカバリ回路。 - エッジ検出回路は、レシーバ出力の正エッジまたは負エッジとクロック群との位相関係を表す位相情報のうちの３ビットの並びを用いて、位相区間を示す複数ビットのうちの前記正エッジ区間に対応する１ビットがアサートとなる正エッジ位置情報または前記複数ビットのうちの前記負エッジ区間に対応する１ビットがアサートとなる負エッジ位置情報を生成する変換回路を備えたことを特徴とする請求項１記載のデータ・クロック・リカバリ回路。
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|---|---|---|---|---|
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| US7120813B2 (en) * | 2003-01-28 | 2006-10-10 | Robert Antoine Leydier | Method and apparatus for clock synthesis using universal serial bus downstream received signals |
| KR100574938B1 (ko) * | 2003-02-20 | 2006-04-28 | 삼성전자주식회사 | 고속 직렬 링크에서 데이터 복원시 에러 발생을감소시키는 데이터 복원장치 및 그 복원방법 |
| US7698588B2 (en) * | 2003-05-15 | 2010-04-13 | International Business Machines Corporation | Circuit and related method for synchronizing data signals to a core clock |
| US7031858B1 (en) * | 2003-05-16 | 2006-04-18 | Silicon Image, Inc. | Method and circuit for DC measurement of phase uniformity of multi-phase clocks |
| US7277516B2 (en) * | 2003-10-14 | 2007-10-02 | Realtek Semiconductor Corp | Adaptive equalization system for a signal receiver |
| US7415089B2 (en) * | 2004-03-16 | 2008-08-19 | Industrial Technology Research Institute | High-speed serial link clock and data recovery |
| US7376855B1 (en) * | 2004-05-20 | 2008-05-20 | Sun Microsystems, Inc. | Fully stable clock domain synchronization technique for input/output data transmission |
| US20050259772A1 (en) * | 2004-05-24 | 2005-11-24 | Nokia Corporation | Circuit arrangement and method to provide error detection for multi-level analog signals, including 3-level pulse amplitude modulation (PAM-3) signals |
| DE102005006172A1 (de) * | 2005-02-10 | 2006-08-24 | Siemens Ag | Schaltungsanordnung und Verfahren zur Datenübertragung |
| DE102005015942A1 (de) * | 2005-04-07 | 2006-10-12 | Abb Patent Gmbh | Einrichtung zur Energieversorgung von Messsensoren und Übertragung eins synchronen Taktsignals an diese |
| JP2007155587A (ja) * | 2005-12-07 | 2007-06-21 | Nec Electronics Corp | 通信装置 |
| JP2008235985A (ja) | 2007-03-16 | 2008-10-02 | Ricoh Co Ltd | クロックデータリカバリー回路及び通信装置 |
| US7818603B2 (en) * | 2007-03-28 | 2010-10-19 | Microsoft Corporation | Deriving accurate media position information |
| US8068559B1 (en) * | 2008-06-09 | 2011-11-29 | Adtran, Inc. | Pulse width modulation (PWM) clock and data receiver and method for recovering information from received data signals |
| JP6092727B2 (ja) * | 2012-08-30 | 2017-03-08 | 株式会社メガチップス | 受信装置 |
| JP6241156B2 (ja) | 2013-09-11 | 2017-12-06 | 株式会社ソシオネクスト | 並列データを受信するために使用するクロックの位相を決定する方法、受信回路及び電子装置 |
| US9696351B2 (en) * | 2014-12-30 | 2017-07-04 | Stmicroelectronics International N.V. | Data receiving device including an envelope detector and related methods |
| US9537682B2 (en) * | 2015-03-17 | 2017-01-03 | Intel Corporation | High speed receiver with one-hot decision feedback equalizer |
| US9413524B1 (en) * | 2015-10-20 | 2016-08-09 | Xilinx, Inc. | Dynamic gain clock data recovery in a receiver |
| KR102627861B1 (ko) * | 2019-04-16 | 2024-01-23 | 에스케이하이닉스 주식회사 | 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치 |
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