WO2011004580A1 - クロックデータリカバリ回路 - Google Patents

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WO2011004580A1
WO2011004580A1 PCT/JP2010/004392 JP2010004392W WO2011004580A1 WO 2011004580 A1 WO2011004580 A1 WO 2011004580A1 JP 2010004392 W JP2010004392 W JP 2010004392W WO 2011004580 A1 WO2011004580 A1 WO 2011004580A1
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WO
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data
clock
signal
circuit
recovery circuit
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Application number
PCT/JP2010/004392
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English (en)
French (fr)
Inventor
山本道代
村田健治
波戸岡和也
Original Assignee
パナソニック株式会社
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator

Definitions

  • the technology disclosed in this specification relates to a clock data recovery circuit that extracts data and a clock synchronized with the data from a data signal.
  • serial ATA AT Attachment
  • USB Universal Serial Bus
  • Patent Documents 1 to 3 describe examples of circuits that perform data recovery using a multiphase clock.
  • An object of the present invention is to reduce the time required for clock data recovery while suppressing a decrease in recovery accuracy and an increase in power consumption.
  • a clock data recovery circuit includes a multi-phase clock generation circuit that generates a multi-phase clock having a plurality of clocks, and a reception data signal that transmits serial data in synchronization with each of the plurality of clocks.
  • a sampling circuit that samples and generates a plurality of data signals each indicating a value sampled in synchronization with each of the plurality of clocks, and a selection signal that indicates a data signal having an appropriate phase among the plurality of data signals
  • the data restoration unit is obtained by selecting one of the plurality of data signals according to the selection signal read from the storage unit, and dividing the plurality of clocks or the plurality of clocks, respectively.
  • a clock corresponding to the selected data signal is selected from the selected clocks, and the selected data signal and clock are output.
  • the storage unit stores the generated selection signal
  • the data restoration unit selects the data signal and the clock according to the stored selection signal, and performs data reception. For this reason, for example, if the storage unit stores the selection signal generated in the initialization period for receiving the data signal, the time required for clock data recovery in the data communication period can be shortened.
  • FIG. 1 is a block diagram showing a configuration of a clock data recovery circuit according to an embodiment of the present invention.
  • FIG. 2 is a block diagram illustrating a configuration example of the data restoration unit in FIG.
  • FIG. 3 is an explanatory diagram showing an example of the relationship between each data signal input to the phase comparator of FIG. 2 and the clock CLKD.
  • FIG. 4A is an explanatory diagram briefly showing the relationship between the data signal and the clock shown in FIG.
  • FIG. 4B is an explanatory diagram illustrating an example in which the clock is delayed from that in FIG.
  • FIG. 4C is an explanatory diagram showing an example when the clock is advanced from FIG.
  • FIG. 5 is an explanatory diagram showing an example of the operation of the logic circuit of FIG. FIG.
  • FIG. 6 is an explanatory diagram illustrating an example of the shift register of FIG.
  • FIG. 7 is a timing chart showing an example of the relationship between the data signals D0 to D11 input to the data restoration unit of FIG. 2 and the clock CLKD.
  • FIG. 8 is a timing chart showing a sequence example of data communication by serial ATA.
  • FIG. 9 is a timing chart showing a sequence example of data communication by serial ATA when the power supply is once cut off.
  • FIG. 10 is a block diagram showing a configuration of a first modification of the clock data recovery circuit of FIG.
  • FIG. 11 is a block diagram showing a configuration of a second modification of the clock data recovery circuit of FIG.
  • FIG. 12 is a block diagram showing a configuration of a third modification of the clock data recovery circuit of FIG.
  • FIG. 10 is a block diagram showing a configuration of a first modification of the clock data recovery circuit of FIG.
  • FIG. 11 is a block diagram showing a configuration of a second modification of the clock data recovery circuit of
  • FIG. 13 is a block diagram illustrating a configuration example of the multiphase clock generation circuit of FIG.
  • FIG. 14 is a block diagram illustrating a configuration example of the VCO of FIG.
  • FIG. 15 is a block diagram showing a configuration of a first modification of the data restoration unit of FIG.
  • FIG. 16 is a block diagram illustrating a configuration example of the arithmetic circuit in FIG.
  • FIG. 17 is a block diagram showing a partial configuration of a second modification of the data restoration unit of FIG.
  • FIG. 18 is a block diagram showing a configuration of a third modification of the data restoration unit of FIG.
  • FIG. 19A is an explanatory diagram illustrating an example of the number of times each data signal Di is selected.
  • FIG. 19A is an explanatory diagram illustrating an example of the number of times each data signal Di is selected.
  • FIG. 19B is an explanatory diagram showing another example of the number of selections of each data signal Di.
  • FIG. 20 is a block diagram showing a configuration of a fourth modification of the data restoration unit of FIG.
  • FIG. 21 is a graph showing an example of changes in the frequency of the received data signal.
  • FIG. 22A is an explanatory diagram showing an example of a tracking result by the tracking circuit of FIG.
  • FIG. 22B is an explanatory diagram showing another example of the tracking result obtained by the tracking circuit of FIG.
  • FIG. 23 is a block diagram showing a configuration of a modification of the multiphase clock generation circuit of FIG. 2 is a flowchart illustrating an example of a processing flow in the clock data recovery circuit of FIG. 1 and the like.
  • FIG. 1 is a block diagram showing a configuration of a clock data recovery circuit according to an embodiment of the present invention.
  • the clock data recovery circuit of FIG. 1 includes a multiphase clock generation circuit 10, a sampling circuit 32, a parallelization circuit 34, a storage unit 36, and a data restoration unit 40.
  • the multi-phase clock generation circuit 10 has a PLL (Phase Locked Loop), generates a multi-phase clock CKS, and outputs it to the sampling circuit 32.
  • the multiphase clock generation circuit 10 divides the multiphase clock CKS by 2 and outputs the obtained multiphase clock CK to the parallelization circuit 34 and the data restoration unit 40.
  • Each of the multiphase clocks CKS and CK includes n clocks (n is an integer satisfying n ⁇ 2) having different phases.
  • the sampling circuit 32 receives a differential data signal (RX +, RX ⁇ ) transmitted from a host or the like and transmits serial data, and synchronizes this signal with each of n clocks included in the multiphase clock CKS. Sampling is performed, and the sampled values are output to the parallel circuit 34 as data signals DS [n ⁇ 1: 0] corresponding to these n clocks.
  • the data signal DS [n ⁇ 1: 0] indicates n data signals DS [0], DS [1],..., DS [n ⁇ 1].
  • the differential data signal (hereinafter referred to as a received data signal) received by the sampling circuit 32 is, for example, a signal that conforms to serial ATA, USB, IEEE 1394, Gigabit Ethernet (IEEE 802.3-2005), or Fiber Channel standards.
  • the parallel circuit 34 parallelizes each of the data signals DS [0] to DS [n ⁇ 1] in accordance with the multiphase clock CK, and converts the parallel data signals D0, D1,. Output to.
  • the data signals DS [0], DS [1],..., DS [n ⁇ 1] correspond to the data signals D0, D1,.
  • the parallel circuit 34 transmits the data transmitted by the data signal DS [i] (i is an integer satisfying 0 ⁇ i ⁇ n) in parallel by two bits, and the parallel data signal Di. And the data signal Di is output in synchronization with the corresponding clock included in the multiphase clock CK.
  • the data restoration unit 40 performs a clock data recovery operation, determines a data signal having an appropriate phase among the data signals D0 to Dn-1, in other words, a data signal that can be stably detected, and outputs the data signal.
  • the selection signal EN shown is generated.
  • the storage unit 36 stores the value of the selection signal EN generated in at least a part of the initialization period for receiving the reception data signal.
  • the data restoration unit 40 reads the value stored in the storage unit 36 as the selection signal ENR and uses the selection signal ENR as the initial value of the selection signal EN. In a period including the data communication period of the received data signal, the data restoration unit 40 resumes the clock data recovery operation. That is, the data restoration unit 40 selects one of the data signals D0 to Dn-1 and one of the clocks CK [0] to CK [n-1] corresponding thereto according to the initial value. These are output as a data signal SYMDATA and a clock SYMCK, respectively.
  • FIG. 2 is a block diagram illustrating a configuration example of the data restoration unit 40 of FIG.
  • the data restoration unit 40 includes a phase comparison unit 42 and a selection signal generation circuit 52.
  • the phase comparison unit 42 includes n phase comparators 44A, 44B, 44C,..., 44Z and selectors 46 and 48.
  • the selection signal generation circuit 52 includes a logic circuit 54 and a shift register 56.
  • Data signals D0X [1: 0], D0Y [1: 0], and D0Z [1: 0] are input to the phase comparator 44A.
  • Data signals D1X [1: 0], D1Y [1: 0], and D1Z [1: 0] are input to the phase comparator 44B.
  • different data signals are similarly input to the other phase comparators.
  • the data signal D1Y [1: 0] input to the phase comparator 44B is the data signal D1.
  • the phase comparator 44A is considered to be adjacent to the phase comparator 44Z.
  • Bits EN [0], EN [1], EN [2],..., EN [n ⁇ 1] of the selection signal EN are input to the phase comparators 44A to 44Z, respectively. Of the n bits of the selection signal EN, only one bit is “1” and the other bits are “0”.
  • the phase comparators 44A to 44Z latch the input data signals DiX, DiY, DiZ (i is an integer satisfying 0 ⁇ i ⁇ n) in synchronization with the clock CLKD.
  • the clock CLKD is one of the clocks CK [0] to CK [n ⁇ 1].
  • the phase comparators 44A to 44Z detect the signal DEC [0 indicating the phase relationship of the clock CLKD with respect to the input data signals DiX, DiY, DiZ. ] And DEC [1] are output.
  • the detection signals DEC [0] and DEC [1] indicate whether or not the phase of the data signal indicated by the selection signal EN is an appropriate data signal among the data signals D0 to Dn-1. .
  • the detection signal DEC [0] corresponds to DiX [0], DiY [0] and DiZ [0]
  • the detection signal DEC [1] corresponds to DiX [1], DiY [1] and DiZ [1].
  • each of the phase comparators 44A to 44Z is supplied with the data signal Di-1 as the data signal DiX and the data signal Di + 1 as the data signal DiZ.
  • each of the phase comparators 44A to 44Z includes a data signal Di-2 with a more advanced phase as the data signal DiX, and a data signal Di + 2 with a more delayed phase as the data signal DiZ. You may enter.
  • FIG. 3 is an explanatory diagram showing an example of the relationship between each data signal input to the phase comparator 44A and the like of FIG. 2 and the clock CLKD.
  • FIG. 3 shows the timing at which the value indicated by the data signal DiX [0] or the like changes.
  • the phase comparator to which the data signals DiX [0], DiY [0], DiZ [0] are input, the relationship between the data signal DiX [0] and the clock CLKD, the data signal DiY [0] and the clock CLKD 3 and the relationship between the data signal DiZ [0] and the clock CLKD are as shown in FIG.
  • FIG. 4A is an explanatory diagram briefly showing the relationship between the data signals DiX [0], DiY [0], DiZ [0] and the clock CLKD of FIG.
  • FIG. 4B is an explanatory diagram showing an example in which the clock CLKD is delayed from FIG.
  • FIG. 4C is an explanatory diagram showing an example in which the clock CLKD is advanced from FIG.
  • the selection signal EN [0] 1. 4A to 4C
  • the phase comparator 44A samples the data signals D0X [0], D0Y [0], and D0Z [0] at timings CX, CY, and CZ, respectively. .
  • the values latched by the phase comparator 44A are the same for all of the data signals D0X [0], D0Y [0], and D0Z [0]. In this case, since the relationship between the data signal and the clock CLKD is appropriate, the phase comparator 44A outputs the detection signal DEC [0] indicating “hold” to the logic circuit 54.
  • the values latched by the phase comparator 44A are only values obtained from the data signal D0X [0] whose phase is advanced from the data signals D0Y [0] and D0Z [0]. The value obtained can be different. In this case, since the phase of the clock CLKD needs to be relatively advanced, the phase comparator 44A outputs the detection signal DEC [0] indicating “up” to the logic circuit 54.
  • the value latched by the phase comparator 44A is only the value obtained from the data signal D0Z [0] whose phase is delayed from the data signals D0X [0] and D0Y [0]. The value obtained can be different.
  • the phase comparator 44A since the phase of the clock CLKD needs to be relatively delayed, the phase comparator 44A outputs the detection signal DEC [0] indicating “down” to the logic circuit 54.
  • the phase comparator 44A performs the same operation on the data signals D0X [1], D0Y [1], D0Z [1], and outputs the result to the logic circuit 54 as a detection signal DEC [1].
  • FIG. 5 is an explanatory diagram showing an example of the operation of the logic circuit 54 of FIG.
  • the logic circuit 54 in FIG. 2 outputs signals PH_UP, PH_HOLD, and PH_DOWN to the shift register 56 according to the combination of the values of the detection signals DEC [0] and DEC [1]. Specifically, the logic circuit 54 sets only the signal PH_UP when the upshift is to be performed, only the signal PH_HOLD when the hold is to be performed, and only the signal PH_DOWN when the downshift is to be performed. To.
  • FIG. 6 is an explanatory diagram showing an example of the shift register 56 of FIG.
  • n 12.
  • Bits B0 to B11 of the shift register 56 correspond to the data signals D0 to D11, respectively.
  • the shift register 56 stores “1” only in the bit B5.
  • the shift register 56 shifts the value “1” to the bit B6 when the signal PH_UP is “1”, and shifts the value “1” to the bit B4 when the signal PH_DOWN is “1”.
  • the shift register 56 does not shift.
  • the shift register 56 outputs all the stored bits B0 to B11 to the phase comparison unit 42 and the storage unit 36 as selection signals EN [0] to EN [n ⁇ 1].
  • the selector 46 selects “1” from the data signals D0, D1,..., Dn ⁇ 1 corresponding to the selection signals EN [0], EN [1],. A data signal is selected and output as a data signal SYMDATA.
  • the selector 48 responds from the clocks CK [0], CK [1],..., CK [n ⁇ 1] corresponding to the selection signals EN [0], EN [1],. The clock whose selection signal is “1” is selected and output as the clock SYMCK.
  • FIG. 7 is a timing chart showing an example of the relationship between the data signals D0 to D11 input to the data restoration unit 40 of FIG. 2 and the clock CLKD.
  • the selection signal EN [5] 1, and the selectors 46 and 48 output the data signal D5 and the clock CK [5] as the data signal SYMDATA and the clock SYMCK.
  • the selected data signal D5 the time between the time when the value changes and the timing of the clock CLKD is sufficiently secured both before and after the timing of the clock CLKD.
  • the clock data recovery operation is performed as described above.
  • FIG. 8 is a timing chart showing a sequence example of data communication by serial ATA.
  • FIG. 8 shows a transmission signal from the host (HOST) to the device (DEVICE) including the clock data recovery circuit of FIG. 1 and a transmission signal from the device to the host.
  • OOB Out-of-band signals.
  • Each OOB signal has a signal (total 160 bits) in which a 40-bit bit pattern called ALIGN Primitive is continued four times, and an idle interval (COMRESET / COMINIT: 480 UI (Unit Interval), COMWAKE: 160 UI).
  • ALIGNALIPrimitive K28.5 ⁇ D10.2 ⁇ D10.2 ⁇ D27.3 are transmitted.
  • An initialization period for receiving a received data signal from such a transmission signal (a period from power-on to the end of handshake, for example, a period from power-on to the start of data communication in FIG. 8) and data It is possible to determine the communication period (for example, the data communication period of FIG. 8).
  • the storage unit 36 includes a timer circuit that counts clock pulses with a period of 1 UI and measures time, or a bit pattern comparison circuit that compares a received bit pattern with a predetermined known bit pattern.
  • the initialization period and the data communication period of the received data signal are determined using any one of the circuits.
  • the storage unit 36 stores and outputs each flag indicating the start and end of the initialization period and the start of the data communication period.
  • the data restoration unit 40 performs data communication in the following sequence, for example.
  • the data restoration unit 40 performs the clock data recovery operation as described with reference to FIGS.
  • a selection signal EN indicating the signal and the corresponding clock signal is obtained.
  • the storage unit 36 stores the value of the selection signal EN.
  • the data restoration unit 40 reads the value of the selection signal EN stored in the storage unit 36 as the selection signal ENR, and the shift register 56 reads the value of the selection signal ENR. Is used as the initial value. In this period, the data restoration unit 40 resumes the clock data recovery operation according to the selection signal EN read from the storage unit 36 and performs data communication. Since the value of the selection signal EN obtained in the period T1 is used as the initial value of the shift register 56, an appropriate data signal and clock can be selected immediately, and the time required for clock data recovery can be shortened. Since the data signal and clock already obtained by the clock data recovery operation are used, the recovery accuracy is not lowered, and a clock having a high frequency and a large number of clocks are not used, so that power consumption and circuit area can be suppressed.
  • the data restoration unit 40 may perform data communication in the following sequence. In the periods T1 to T3 in FIG. 8, the data restoration unit 40 performs a clock data recovery operation to obtain the selection signal EN. In the period T4, the storage unit 36 stores the value of the selection signal EN. In the period T5, the data restoration unit 40 reads the stored value as the selection signal ENR, and the shift register 56 uses the value of the selection signal ENR as an initial value. The data restoration unit 40 resumes the clock data recovery operation and performs data communication.
  • FIG. 9 is a timing chart showing a sequence example of data communication by serial ATA when the power supply is once cut off.
  • the data restoration unit 40 performs a clock data recovery operation to obtain a selection signal EN.
  • the storage unit 36 stores the value of the selection signal EN.
  • the data restoration unit 40 reads the stored value as the selection signal ENR, and the shift register 56 uses the value of the selection signal ENR as an initial value.
  • the data restoration unit 40 resumes the clock data recovery operation and then performs data communication.
  • FIG. 10 is a block diagram showing a configuration of a first modification of the clock data recovery circuit of FIG.
  • the clock data recovery circuit of FIG. 10 is different from the clock data recovery circuit of FIG. 1 in that it further includes a clock selector 38.
  • the clock selection unit 38 includes clock selection circuits 38A, 38B, and 38C.
  • the storage unit 36 determines an initialization period and a data communication period for receiving the received data signal, and at least a part of the initialization period (for example, the periods T1 and T2 in FIG. 8), the data restoration unit 40 receives the data from the storage unit 36.
  • a clock control signal CC indicating a period for processing (for example, periods T3 to T5 in FIG. 8) is generated according to the read selection signal ENR.
  • the storage unit 36 sets a value in which all bits are “1” to a period T3 to a period including a period in which data communication is performed after the clock data recovery operation is resumed.
  • the value of the read selection signal ENR (the value of the stored selection signal EN) is output to the clock selection circuits 38A to 38C as the clock control signal CC.
  • the clock selection circuit 38A selects m clocks (m is a natural number satisfying m ⁇ n) from the clocks CKS [0] to CKS [n ⁇ 1] included in the multiphase clock CKS according to the clock control signal CC. And supplied to the sampling circuit 32.
  • the clock selection circuits 38B and 38C select m clocks among the clocks CK [0] to CK [n ⁇ 1] included in the multiphase clock CK according to the clock control signal CC.
  • Each of the clock selection circuits 38A to 38C selects a clock corresponding to, for example, a bit whose value is “1” among the bits of the clock control signal CC.
  • the clock selection circuits 38B and 38C supply the selected clock to the parallelization circuit 34 and the data restoration unit 40, respectively.
  • the clock selection circuits 38A to 38C When only the selection signal EN [5] is “1” and the other selection signals are “0” among the selection signals EN [0] to EN [n ⁇ 1], the clock selection circuits 38A to 38C. Outputs only the clocks CKS [5] and CK [5] corresponding to the data signal D5, and does not output other clocks. In this case, the clock selection circuits 38A to 38C may output only the clocks CKS [5 + ⁇ : 5- ⁇ ] and CK [5 + ⁇ : 5- ⁇ ] (in this case, ⁇ is a natural number of 5 or less).
  • the sampling circuit 32 has a circuit that operates in accordance with each of the clocks CKS [0] to CKS [n ⁇ 1].
  • the parallel circuit 34 and the data restoration unit 40 are all clocks CK [0] to CKS [0] to CKS [n ⁇ 1].
  • a circuit that operates according to each of CK [n ⁇ 1] is included. Therefore, the sampling circuit 32, the parallel circuit 34, and the data restoration unit 40 are circuits corresponding to a clock that is not supplied when a part of the clocks included in the multiphase clock is stopped by the clock selection circuits 38A to 38C. To stop. Thereby, power consumption can be reduced.
  • FIG. 11 is a block diagram showing a configuration of a second modification of the clock data recovery circuit of FIG.
  • the clock data recovery circuit of FIG. 11 is configured in the same manner as the clock data recovery circuit of FIG. 10 except that the selection signal EN is input to the clock selection circuits 38A to 38C instead of the clock control signal CC.
  • the clock selection circuit 38A selects and outputs m clocks from the clocks CKS [0] to CKS [n ⁇ 1] according to the selection signal EN.
  • the clock selection circuits 38B and 38C select and output m clocks from the clocks CK [0] to CKS [n ⁇ 1] according to the selection signal EN.
  • FIG. 12 is a block diagram showing a configuration of a third modification of the clock data recovery circuit of FIG.
  • the clock data recovery circuit of FIG. 12 is different from the clock data recovery circuit of FIG. 1 in that it has a multiphase clock generation circuit 210 instead of the multiphase clock generation circuit 10.
  • the storage unit 236 determines an initialization period and a data communication period of the received data signal, and at least a part of the initialization period (for example, the value “L”) or a period including at least a part of the data communication period (for example, the value “ A clock control signal CC indicating H ′′) is output.
  • the multiphase clock generation circuit 210 changes the number of clocks included in the multiphase clock CKS and the number of clocks included in the multiphase clock CK to n or m according to the clock control signal CC.
  • FIG. 13 is a block diagram illustrating a configuration example of the multiphase clock generation circuit 210 of FIG.
  • the multiphase clock generation circuit 210 includes an oscillator 211, frequency dividers 212 and 216, a phase comparator 213, a low-pass filter 214, and a voltage controlled oscillator (VCO) 215.
  • VCO voltage controlled oscillator
  • the oscillator 211 generates the reference signal CKin, and the frequency divider 212 divides the reference signal CKin to generate the reference signal CKref.
  • the phase comparator 213 compares the phases of the reference signal CKref and the output signal CKdiv of the frequency divider 216, and outputs a phase result.
  • the low pass filter 214 smoothes the phase comparison result and generates the oscillation control signal Vcont.
  • the VCO 215 generates a multiphase clock CKS having a frequency corresponding to the oscillation control signal Vcont.
  • the frequency divider 216 divides one of the clocks included in the multiphase clock CKS to generate the output signal CKdiv.
  • the multiphase clock generation circuit 210 divides the multiphase clock CKS to generate the multiphase clock CK.
  • FIG. 14 is a block diagram showing a configuration example of the VCO 215 of FIG.
  • the VCO 215 includes inverters 217A, 217B,... 217G and a selector 218.
  • the selector 218 selects the signal A.
  • the inverters 217A to 217G constitute a seven-stage inverter chain, and the inverters 217A to 217G output their outputs as clocks included in the multiphase clock CKS.
  • the selector 218 selects the signal B.
  • the inverters 217A, 217B, 217E to 217G constitute a five-stage inverter chain, and the inverters 217A, 217B, 217E to 217G output the respective outputs as clocks included in the multiphase clock CKS.
  • the delay of the inverter chain of the VCO 215 is reduced, so that the power consumption can be reduced not only in the sampling circuit 32 operating according to the multiphase clock CKS or the like but also in the VCO 215. it can.
  • the selector 218 may select the signal B during the initialization period and select the signal A during the data communication period. Then, the number of clocks included in the multiphase clock CKS or the like can be made larger than the initialization period in the data communication period. Although the case where the number of clocks is switched to 5 or 7 has been described as an example here, the number of clocks may be changed to other numbers.
  • FIG. 15 is a block diagram showing a configuration of a first modification of the data restoration unit 40 of FIG.
  • the data restoration unit in FIG. 15 and other data restoration units described below can be used in any of the clock data recovery circuits in FIG. 1 and FIGS.
  • the data restoration unit in FIG. 15 includes a phase comparison unit 342 and a selection signal generation circuit 352.
  • phase comparators 44A to 44Z instead of the selection signal EN.
  • Each of the phase comparators 44A to 44Z outputs detection signals DECi [0] and DECi [1] indicating the phase relationship of the clock CLKD with respect to the input data signals DiX, DiY, and DiZ.
  • the detection signals DECi [0] and DECi [1] correspond to the detection signals DEC [0] and DEC [1] in FIG. In other words, the detection signals DECi [0] and DECi [1] indicate whether or not the phase of each of the data signals D0 to Dn-1 is an appropriate data signal.
  • the selection signal generation circuit 352 includes logic circuits 354A, 354B, 354C,..., 354Z, and an arithmetic circuit 358. All of the logic circuits 354A to 354Z operate in the same manner as the logic circuit 54 of FIG. That is, according to the combination of the values of the detection signals DEC0 [0] and DEC0 [1], the logic circuit 354A reduces only the signal PH_UA when upshifting is performed and only the signal PH_HA when holding is performed. When the shift is to be performed, only the signal PH_DA is set to “1”.
  • the logic circuit 354B outputs signals PH_UB, PH_HB, and PH_DB
  • the logic circuit 354C outputs signals PH_UC, PH_HC, and PH_DC
  • the logic circuit 354Z outputs signals PH_UZ, PH_HZ, and PH_DZ.
  • the arithmetic circuit 358 obtains and outputs an optimum data signal and a selection signal EN indicating a clock based on the output signals of the logic circuits 354A to 354Z.
  • the arithmetic circuit 358 selects, for example, an optimal one from the circuits that output “1” as the signals PH_HA to PH_HZ among the logic circuits 354A to 354Z, and a selection signal indicating a data signal and a clock corresponding to the selected circuit Ask for EN.
  • FIG. 16 is a block diagram illustrating a configuration example of the arithmetic circuit 358 of FIG.
  • the arithmetic circuit 358 includes exclusive OR (EXOR) circuits 357A, 357B,..., 357Z, and a determination circuit 359.
  • the EXOR circuits 357A to 357Z obtain a boundary between a data signal set having an appropriate phase and a data signal set having an inappropriate phase.
  • two of the EXOR circuits 357A to 357Z receive “1” and “0” and output “1”. These two circuits show the boundary between a set of data signals that are in phase and a set of data signals that are not in phase.
  • the EXOR circuits 357A and 357Z are considered to be adjacent to each other.
  • the determination circuit 359 determines the circuit that is farthest from the circuit indicating the boundary that outputs “1” among the EXOR circuits 357A to 357Z, and the two input values are both “1”, and corresponds to the determined circuit.
  • a selection signal EN indicating a data signal and a clock is obtained and output.
  • FIG. 17 is a block diagram showing a partial configuration of a second modification of the data restoration unit 40 of FIG. 17 includes a phase comparison unit 442, a known data storage unit 449, and a selection signal generation circuit 452.
  • the phase comparison unit 442 includes EXOR circuits 445A, 445B,..., 445Z and selectors 46 and 48.
  • the known data storage unit 449 outputs known data (eg, serial ATA OOB signal) according to the clock CLKD.
  • the phase comparison unit 442 compares the data signals DiY [0] and DiY [1] with the output data of the known data storage unit 449, and outputs the results as detection signals DECi [0] and DECi [1].
  • the EXOR circuit 445A compares the value of the data signal D0Y [1: 0] with the output value of the known data storage unit 449. Corresponding to the known data storage unit 449 outputting data bit by bit, the EXOR circuit 445A compares bit by bit and uses the results as detection signals DEC0 [0] and DEC0 [1] as a selection signal generation circuit. Output to 452.
  • DEC0 [0] 0 and when they do not match
  • DEC0 [0] 1.
  • the value of the data signal D0Y [1] matches the value of the known data
  • DEC0 [1] 0, and when they do not match
  • DEC0 [1] 1.
  • DEC0 [1] 1.
  • the 17 includes an arithmetic circuit 458, and the arithmetic circuit 458 includes EXOR circuits 457A, 457B,..., 457Z and a determination circuit 459.
  • the EXOR circuit 457A compares the detection signal DEC0 [0] with the adjacent detection signal DEC1 [0] corresponding thereto, and outputs “0” if they match, and “1” if they do not match. To do.
  • the EXOR circuit 457A compares the detection signal DEC0 [1] with the detection signal DEC1 [1], and outputs “0” if they match, and “1” if they do not match.
  • the other EXOR circuits 457B to 457Z compare the detection signals DEC1 to DECn-1 with the adjacent detection signals DEC2 to DECn-1 and DEC0, and output the results.
  • EXOR circuits 457A to 457Z a circuit in which the detection signal DECi [0] is “1” indicates a boundary between a data signal set with an appropriate phase and a data signal set with an inappropriate phase. The same applies to the detection signal DECi [1].
  • the EXOR circuits 457A and 457Z are considered to be adjacent to each other.
  • the determination circuit 459 is farthest from the circuit indicating the boundary that outputs “1” among the EXOR circuits 457A to 457Z with respect to the detection signal DECi [0], and the input value is “0” (the value of the data signal and the known data Circuit whose value matches).
  • the determination circuit 459 corresponds to a data signal in which the time between the timing of the clock CLKD and the change timing of the value of the data signal is sufficiently large both before and after the timing of the clock CLKD.
  • a circuit to be determined is determined, and a selection signal EN indicating a data signal and a clock corresponding to the determined circuit is obtained and output.
  • the determination circuit 459 when the appropriate data signals are the data signals Dp to Dq and there are boundaries between the data signals Dp and Dp + 1 and between the data signals Dq and Dq ⁇ 1, the determination circuit 459, for example, The selection signal EN indicating the data signal Dr (r is an integer closest to (p + q) / 2) is obtained and output. The determination circuit 459 similarly obtains and outputs the selection signal EN with respect to the detection signal DECi [1].
  • the data recovery unit shown in FIG. 17 can also perform data recovery with a timing margin secured.
  • the determination circuit 459 determines which data signal matches the known data, in other words, which of the input data signals is a data signal representing a normal value. be able to. If there is no appropriate data signal representing a normal value, it can be determined that an error has occurred. If it is determined that an error has occurred during the initialization period, the determination circuit 459 may generate an error signal ER indicating that an error has occurred and store the error signal ER in the storage unit 36.
  • the error signal ER read from the storage unit 36 is used in place of the clock control signal CC to indicate that an error has occurred.
  • ER indicates, the number of clocks included in the multiphase clock may be increased during the data communication period. Further, when the error signal ER indicates that an error has occurred, the PLL loop bandwidth in the multiphase clock generation circuit may be changed to be small (details will be described later). Both increasing the number of clocks and narrowing the loop bandwidth of the PLL may be performed. Thus, the recovery accuracy can be improved by using the error signal ER.
  • FIG. 18 is a block diagram showing a configuration of a third modification of the data restoration unit 40 of FIG.
  • the data restoration unit 540 of FIG. 18 is different from the data restoration unit 40 in that it further includes a selection number counter 564 and a determination circuit 566.
  • the selection number counter 564 counts the number of times each data signal Di is selected during the initialization period using the selection signal EN, and outputs the number of selections for each data signal Di to the determination circuit 566.
  • FIG. 19A is an explanatory diagram showing an example of the number of times each data signal Di is selected.
  • FIG. 19B is an explanatory diagram showing another example of the number of selections of each data signal Di.
  • the data signals D5 to D9 are selected three times, four times, five times, four times, and three times, respectively, and other data signals are not selected.
  • the determination circuit 566 determines that the clock corresponding to the data signals D5 to D9 is necessary and other clocks are unnecessary, and indicates that the clock corresponding to the data signals D5 to D9 should be output.
  • the signal EN2 is stored in the storage unit 36.
  • the determination circuit 566 reads the value of the selection signal EN2 stored in the storage unit 36, and outputs the value as the clock control signal CC to the clock selection circuits 38A to 38C or the multiphase clock generation circuit 210.
  • the clock is stopped as described with reference to FIGS. 10 to 12, for example.
  • the clock selection circuits 38A to 38C or the multiphase clock generation circuit 210 stops clocks other than the clocks corresponding to the data signals D5 to D9. Not only the data signals D5 to D9 but also clocks corresponding to the data signals having phases close to them, for example, clocks corresponding to the data signals D4 and D10, may be output, and further to the data signals D3 and D11 A corresponding clock may also be output.
  • the data signals D8, D6, D4, and D10 are selected 9, 8, 2, and 2, respectively, and the other data signals are not selected.
  • the determination circuit 566 determines that the clocks corresponding to the data signals D4, D6, D8, and D10 are necessary and other clocks are unnecessary, and the clocks corresponding to the data signals D4, D6, D8, and D10 are output.
  • a selection signal EN2 indicating that it should be stored is stored in the storage unit 36.
  • the determination circuit 566 reads the value of the selection signal EN2 stored in the storage unit 36, and uses the read value as the clock control signal CC to the clock selection circuits 38A to 38C or the multiphase clock generation circuit 210. Output.
  • the clock selection circuits 38A to 38C or the multiphase clock generation circuit 210 stop clocks other than the clocks corresponding to the data signals D4, D6, D8, and D10. You may make it not stop the clock of the phase between two clocks which are not stopped. That is, in the case of FIG. 19B, the clocks corresponding to the data signals D5, D7, and D9 may not be stopped and the clocks D4 to D10 may be output.
  • FIG. 20 is a block diagram showing a configuration of a fourth modification of the data restoration unit 40 of FIG.
  • the data restoration unit 640 of FIG. 20 is different from the data restoration unit 40 in that it further includes a selection number counter 564, a tracking circuit 665, and a determination circuit 666.
  • FIG. 21 is a graph showing an example of changes in the frequency of the received data signal.
  • Serial ATA employs SSC (Spread) Spectrum Clocking). Therefore, as shown in FIG. 21, when the SSC is on, the frequency of the received data signal (RX +, RX ⁇ ) repeats fluctuation with a constant width at a constant cycle. When the SSC is off, the frequency of the received data signal is substantially constant.
  • FIG. 22A is an explanatory diagram showing an example of the tracking result by the tracking circuit 665 of FIG.
  • FIG. 22B is an explanatory diagram showing another example of the tracking result by the tracking circuit 665 of FIG.
  • the tracking result in the period TS1 in FIG. 21 is shown in FIG. 22A.
  • the upshift in the shift register 56 of the selection signal generation circuit 52 is five times, and the shift width is five stages. Further, the tracking result in the period TS2 in FIG. 21 is shown in FIG.
  • the tracking circuit 665 tracks the clock selection result during the initialization period using the selection signal EN. Specifically, the tracking circuit 665 performs an upshift (see FIG. 22) on how many bits the bit of which the value of the selection signal EN is “1” moves during a predetermined period of the initialization period. It is detected how many times (left shift in (a)) and how many downshifts (right shift in FIG. 22 (a)) are performed, and the result is output to the determination circuit 666.
  • the determination circuit 666 corresponds to the center of the range (D5 to D10) detected by tracking and a predetermined range before and after the center. It is determined that the clock corresponding to the data signal is necessary and the other clocks are unnecessary, and the selection signal EN2 indicating that the clock determined to be necessary should be output is stored in the storage unit 36. In the data communication period, the determination circuit 666 reads the value of the selection signal EN2 stored in the storage unit 36, and uses the read value as the clock control signal CC to the clock selection circuits 38A to 38C or the multiphase clock generation circuit 210. Output.
  • the determination circuit 666 may determine a necessary clock based on the number of selections of each data signal Di by the selection number counter 564. For example, the determination circuit 666 uses either a clock that is determined to be necessary based on the tracking result by the tracking circuit 665 and a clock that is determined to be necessary based on the number of selections for each data signal Di by the selection number counter 564. May also be determined to be necessary.
  • the determination circuit 666 may determine whether the SSC is on based on the tracking result (that is, whether the received data signal is frequency-modulated). When the SSC is off, the frequency of the received data signal only changes due to the influence of jitter. Therefore, the number of clocks to be selected is small, and the bit (value of the selection signal EN indicating the clock to be selected is “ 1 "bit) repeats upshift and downshift.
  • the frequency of the received data signal changes according to the interface standard, so the number of clocks to be selected is relatively large.
  • the movement of the bit of the selection signal EN indicating the clock to be selected may change slightly in the middle, but if it is averaged from the start of tracking to the end, it is detected as a movement in one direction, or at a certain time from the start of tracking Until then, movement is detected in one direction on average, and then movement in the opposite direction is detected on average.
  • the determination circuit 666 determines which of the movements when the SSC is off and the movements when the SSC is on is close to the tracking result, and stores the determination result in the storage unit 36 as the selection signal EN2. During the data communication period, the determination circuit 666 reads the value of the selection signal EN2 stored in the storage unit 36 and outputs it as the determination signal SC.
  • FIG. 23 is a block diagram showing a configuration of a modified example of the multiphase clock generation circuit 210 of FIG.
  • the multiphase clock generation circuit of FIG. 23 includes an oscillator 211, frequency dividers 212 and 216, a phase comparator 613, a low-pass filter 614, a VCO 615, and a loop bandwidth control circuit 619. Although omitted in FIG. 23, the multiphase clock generation circuit of FIG. 23 divides the multiphase clock CKS to generate the multiphase clock CK.
  • the loop bandwidth control circuit 619 controls the loop bandwidth of the PLL according to the determination signal SC indicating whether or not the SSC is on. Specifically, when the determination signal SC indicates that the SSC is off, the loop bandwidth control circuit 619 sets the phase comparator 613 before starting data communication so that the loop bandwidth is reduced. At least one of the gain Kpd, the transfer function F of the low-pass filter 614, and the gain Kvco of the VCO 615 is made smaller than when the determination signal SC indicates that the SSC is on. Then, jitter is suppressed and the accuracy of clock data recovery can be improved.
  • the determination circuit 666 of FIG. 20 may detect jitter based on the tracking result and generate a determination signal SC indicating whether the jitter is equal to or greater than a predetermined threshold.
  • the loop bandwidth control circuit 619 increases the gain of the phase comparator 613 before starting data communication so that the loop bandwidth is reduced. Control is performed to make at least one of Kpd, the transfer function F of the low-pass filter 614, and the gain Kvco of the VCO 615 smaller than in other cases. Then, jitter is suppressed and the accuracy of clock data recovery can be improved.
  • the loop bandwidth control circuit 619 of the multiphase clock generation circuit in FIG. 23 may perform control according to the error signal ER output from the determination circuit 459 in FIG. Specifically, when there is no appropriate data signal and the error signal ER indicates that an error has occurred, the loop bandwidth control circuit 619 makes the loop bandwidth smaller before starting data communication so as to reduce the loop bandwidth. In addition, at least one of the gain Kpd of the phase comparator 613, the transfer function F of the low-pass filter 614, and the gain Kvco of the VCO 615 is made smaller than when the error signal ER indicates that there is an appropriate data signal. Take control. Then, jitter is suppressed and an appropriate data signal can be obtained. When the error signal ER indicates that an error has occurred, the VCO 615 may increase the number of generated clocks during the data communication period, similarly to the VCO 215 of FIG.
  • FIG. 24 is a flowchart showing an example of the flow of processing in the clock data recovery circuit of FIG. The flow of processing will be described by integrating the above embodiments.
  • the sampling circuit 32 receives the differential data signal (RX +, RX ⁇ ), samples this signal in synchronization with each of the n clocks included in the multiphase clock CKS, and outputs the sampled value.
  • the data signals DS [n ⁇ 1: 0] corresponding to these n clocks are output to the parallel circuit 34.
  • the data restoration unit 40 determines a condition suitable for clock recovery. For example, the data restoration unit 40 performs a clock data recovery operation, determines a data signal having an appropriate phase among the data signals D0 to Dn-1, and generates a selection signal EN indicating the data signal. In 714, the generation of such a selection signal EN, the generation of the clock control signal CC based on the selection signal EN by the storage unit 36, the generation of the error signal ER by the determination circuit 459, the generation of the selection signal EN2 by the determination circuit 566, and the determination At least one of the generation of the determination signal SC by the circuit 666 is performed as a determination of a condition suitable for clock data recovery.
  • the storage unit 36 stores the obtained appropriate condition.
  • the data restoration unit 40 reads the stored condition from the storage unit 36, and starts a clock and data recovery operation based on the read condition. At this time, for example, the supply of clocks is stopped as described with reference to FIGS. 10 to 12, the number of clocks is changed as described with reference to FIGS. 13 and 14, or FIG. As described with reference, the PLL loop bandwidth is changed.
  • the data restoration unit 40 selects a clock having an optimum phase according to the read condition. 712, 714, and 716 are performed in the initialization period, and 718 and 720 are performed in the subsequent data communication period. As described above, an appropriate data signal and clock can be output at high speed.
  • the parallel circuit 34 may be omitted.
  • the data restoration unit 40 processes the data signal DS according to the multiphase clock CKS, and the divided multiphase clock CK becomes unnecessary.
  • the clock selection circuit 38B is also unnecessary, and the clock selection circuit 38C selects m clocks from the clocks CKS [0] to CKS [n ⁇ 1] according to the clock control signal CC or the selection signal EN. Output.
  • the time required for clock data recovery can be shortened, so the present invention is useful for a clock data recovery circuit and the like.

Abstract

　クロックデータリカバリに要する時間を短縮する。クロックデータリカバリ回路であって、複数のクロックを有する多相クロックを生成する多相クロック生成回路と、シリアルデータを伝送する受信データ信号を、前記複数のクロックのそれぞれに同期してサンプリングし、複数のデータ信号を生成するサンプリング回路と、前記複数のデータ信号のうち、位相が適切なデータ信号を示す選択信号を生成するデータ復元部と、前記選択信号を格納する記憶部とを有する。前記データ復元部は、前記記憶部から読み出された前記選択信号に従って、前記複数のデータ信号の１つ、及びこのデータ信号に対応するクロックを選択する。

Description

クロックデータリカバリ回路
　本明細書で開示される技術は、データ信号からデータ及びこれに同期したクロックを抽出するクロックデータリカバリ回路に関する。
　マルチメディアの普及に伴い、大量のデータを高速に伝送したいという要望が増大している。このため、シリアルＡＴＡ（AT Attachment）、ＵＳＢ（Universal Serial Bus）等の高速シリアルデータインタフェースが注目されている。高速シリアルデータインタフェースにおいては、データ伝送の高速化に伴い、クロックやデータのリカバリ動作に要する時間をより短くすることが求められている。
　特許文献１～３には、多相クロックを用いてデータリカバリを行う回路の例が記載されている。
特開２００６－２６２１６５号公報 特開２００７－１８４８４７号公報 特開２００４－１２８９８０号公報
　リカバリ動作に要する時間の短縮のみではなく、データ通信時のリカバリ精度の向上も求められている。しかしながら、リカバリ精度を上げるためには、より多くのクロックを含む多相クロックや、より周波数が高いクロックによるオーバーサンプリングが必要になり、消費電力や回路面積が増大する。スキューやジッタを考慮する必要があるのでインプリメンテーションにも困難が伴う。また、多相クロックの相数が多くなると、最適なクロックの判定のためにより長い時間がかかるようになる。すなわち、クロックやデータのリカバリ時間を短くし、かつ、リカバリ精度やその他の特性（例えば、消費電力、回路面積、スキュー、及びジッタが小さいこと）を損なわないようにすることは困難である。
　本発明は、リカバリ精度の低下や消費電力の増大を抑えながら、クロックデータリカバリに要する時間を短縮することを目的とする。
　本発明の実施形態によるクロックデータリカバリ回路は、複数のクロックを有する多相クロックを生成する多相クロック生成回路と、シリアルデータを伝送する受信データ信号を、前記複数のクロックのそれぞれに同期してサンプリングし、前記複数のクロックのそれぞれに同期してサンプリングされた値をそれぞれ示す複数のデータ信号を生成するサンプリング回路と、前記複数のデータ信号のうち、位相が適切なデータ信号を示す選択信号を生成するデータ復元部と、前記選択信号を格納する記憶部とを有する。前記データ復元部は、前記記憶部から読み出された前記選択信号に従って、前記複数のデータ信号の１つを選択し、かつ、前記複数のクロック又は前記複数のクロックをそれぞれ分周して得られたクロックのうち、前記選択されたデータ信号に対応するクロックを選択し、前記選択されたデータ信号及びクロックを出力する。
　これによると、生成された選択信号を記憶部が格納し、データ復元部は、格納された選択信号に従って、データ信号及びクロックを選択して、データ受信を行う。このため、例えばデータ信号を受信するためのイニシャライズ期間において生成された選択信号を記憶部が格納すれば、データ通信期間におけるクロックデータリカバリに要する時間を短くすることができる。
　本発明の実施形態によれば、リカバリ精度の低下、消費電力及び回路面積等の増大を抑えながら、クロックデータリカバリに要する時間を短くすることができる。
図１は、本発明の実施形態に係るクロックデータリカバリ回路の構成を示すブロック図である。 図２は、図１のデータ復元部の構成例を示すブロック図である。 図３は、図２の位相比較器に入力される各データ信号とクロックＣＬＫＤとの間の関係の例を示す説明図である。 図４（ａ）は、図３のデータ信号とクロックとの間の関係を簡潔に示す説明図である。図４（ｂ）は、図４（ａ）よりクロックが遅れている場合の例を示す説明図である。図４（ｃ）は、図４（ａ）よりクロックが進んでいる場合の例を示す説明図である。 図５は、図２の論理回路の動作の例を示す説明図である。 図６は、図２のシフトレジスタの例を示す説明図である。 図７は、図２のデータ復元部に入力されるデータ信号Ｄ０～Ｄ１１とクロックＣＬＫＤとの関係の例を示すタイミングチャートである。 図８は、シリアルＡＴＡによるデータ通信のシーケンス例を示すタイミングチャートである。 図９は、電源が一旦切断される場合におけるシリアルＡＴＡによるデータ通信のシーケンス例を示すタイミングチャートである。 図１０は、図１のクロックデータリカバリ回路の第１の変形例の構成を示すブロック図である。 図１１は、図１のクロックデータリカバリ回路の第２の変形例の構成を示すブロック図である。 図１２は、図１のクロックデータリカバリ回路の第３の変形例の構成を示すブロック図である。 図１３は、図１２の多相クロック生成回路の構成例を示すブロック図である。 図１４は、図１３のＶＣＯの構成例を示すブロック図である。 図１５は、図２のデータ復元部の第１変形例の構成を示すブロック図である。 図１６は、図１５の演算回路の構成例を示すブロック図である。 図１７は、図２のデータ復元部の第２変形例の一部の構成を示すブロック図である。 図１８は、図２のデータ復元部の第３変形例の構成を示すブロック図である。 図１９（ａ）は、各データ信号Ｄｉの選択回数の例を示す説明図である。図１９（ｂ）は、各データ信号Ｄｉの選択回数の他の例を示す説明図である。 図２０は、図２のデータ復元部の第４変形例の構成を示すブロック図である。 図２１は、受信データ信号の周波数の変化の例を示すグラフである。 図２２（ａ）は、図２０のトラッキング回路によるトラッキング結果の例を示す説明図である。図２２（ｂ）は、図２０のトラッキング回路によるトラッキング結果の他の例を示す説明図である。 図２３は、図１３の多相クロック生成回路の変形例の構成を示すブロック図である。 図１等のクロックデータリカバリ回路における処理の流れの一例を示すフローチャートである。
　以下、本発明の実施形態を、図面を参照しながら説明する。図面において下２桁が同じ参照番号で示された構成要素は、互いに対応しており、同一の又は類似の構成要素である。
　図１は、本発明の実施形態に係るクロックデータリカバリ回路の構成を示すブロック図である。例として、図１のクロックデータリカバリ回路は、ホストからの差動データ信号を受信するデバイスに含まれているとする。図１のクロックデータリカバリ回路は、多相クロック生成回路１０と、サンプリング回路３２と、並列化回路３４と、記憶部３６と、データ復元部４０とを有している。
　多相クロック生成回路１０は、ＰＬＬ（Phase Locked Loop）を有しており、多相クロックＣＫＳを生成してサンプリング回路３２に出力する。また、多相クロック生成回路１０は、多相クロックＣＫＳを２分周し、得られた多相クロックＣＫを並列化回路３４及びデータ復元部４０に出力する。多相クロックＣＫＳ，ＣＫは、いずれも、互いに位相が異なるｎ本（ｎはｎ≧２を満たす整数）のクロックを含んでいる。
　サンプリング回路３２は、ホスト等から送信され、シリアルデータを伝送する差動データ信号（ＲＸ＋，ＲＸ－）を受信し、この信号を多相クロックＣＫＳに含まれるｎ本のクロックのそれぞれに同期してサンプリングし、サンプリングされた値を、これらのｎ本のクロックにそれぞれ対応するデータ信号ＤＳ［ｎ－１：０］として並列化回路３４に出力する。
　ここで、データ信号ＤＳ［ｎ－１：０］は、ｎ本のデータ信号ＤＳ［０］，ＤＳ［１］，…，ＤＳ［ｎ－１］を示す。他の信号の場合も同様である。サンプリング回路３２に受信された差動データ信号（以下では受信データ信号と称する）は、例えば、シリアルＡＴＡ、ＵＳＢ、IEEE 1394、Gigabit Ethernet(IEEE 802.3-2005)、又はFibre Channelの規格に適合した信号であるとする。
　並列化回路３４は、データ信号ＤＳ［０］～ＤＳ［ｎ－１］のそれぞれを多相クロックＣＫに従って並列化し、並列化されたデータ信号Ｄ０，Ｄ１，…，Ｄｎ－１をデータ復元部４０に出力する。データ信号ＤＳ［０］，ＤＳ［１］，…，ＤＳ［ｎ－１］は、データ信号Ｄ０，Ｄ１，…，Ｄｎ－１にそれぞれ対応する。具体的には、並列化回路３４は、データ信号ＤＳ［ｉ］（ｉは０≦ｉ＜ｎを満たす整数）で伝送されるデータを２ビットずつ並列に伝送する、並列化されたデータ信号Ｄｉを生成し、データ信号Ｄｉを、多相クロックＣＫに含まれる対応するクロックに同期させて出力する。
　データ復元部４０は、クロックデータリカバリ動作を行い、データ信号Ｄ０～Ｄｎ－１のうちで位相が適切なデータ信号、言い換えると、データ検出が安定して行えるデータ信号を判定し、このデータ信号を示す選択信号ＥＮを生成する。記憶部３６は、受信データ信号を受信するためのイニシャライズ期間の少なくとも一部において生成された選択信号ＥＮの値を格納する。
　その後、データ復元部４０は、例えばデータ通信を開始する前に、記憶部３６に格納された値を選択信号ＥＮＲとして読み出し、選択信号ＥＮＲを、選択信号ＥＮの初期値として用いる。受信データ信号のデータ通信期間を含む期間において、データ復元部４０は、クロックデータリカバリ動作を再開する。すなわち、データ復元部４０は、この初期値に従って、データ信号Ｄ０～Ｄｎ－１のうちの１つ、及びそれに対応するクロックＣＫ［０］～ＣＫ［ｎ－１］のうちの１つを選択し、それぞれをデータ信号ＳＹＭＤＡＴＡ及びクロックＳＹＭＣＫとして出力する。
　図２は、図１のデータ復元部４０の構成例を示すブロック図である。データ復元部４０は、位相比較部４２と、選択信号生成回路５２とを有している。位相比較部４２は、ｎ個の位相比較器４４Ａ，４４Ｂ，４４Ｃ，…，４４Ｚと、セレクタ４６，４８とを有している。選択信号生成回路５２は、論理回路５４と、シフトレジスタ５６とを有している。
　位相比較器４４Ａには、データ信号Ｄ０Ｘ［１：０］，Ｄ０Ｙ［１：０］，Ｄ０Ｚ［１：０］が入力されている。位相比較器４４Ｂには、データ信号Ｄ１Ｘ［１：０］，Ｄ１Ｙ［１：０］，Ｄ１Ｚ［１：０］が入力されている。以下、他の位相比較器についても同様に異なるデータ信号が入力されている。
　ここで、位相比較器４４Ｂに入力されるデータ信号Ｄ１Ｙ［１：０］はデータ信号Ｄ１である。データ信号Ｄ１Ｘ［１：０］は、隣の位相比較器４４Ａに入力されるデータ信号Ｄ０Ｙ［１：０］＝Ｄ０と同じである。データ信号Ｄ１Ｚ［１：０］は、隣の位相比較器４４Ｃに入力されるデータ信号Ｄ２Ｙ［１：０］＝Ｄ２と同じである。他の位相比較器についても同様であり、位相比較器４４Ａは、位相比較器４４Ｚと隣り合っていると見なす。すなわち、
　Ｄ１Ｘ［１：０］＝Ｄ０Ｙ［１：０］＝Ｄｎ－１Ｚ［１：０］＝Ｄ０
　Ｄ２Ｘ［１：０］＝Ｄ１Ｙ［１：０］＝Ｄ０Ｚ［１：０］＝Ｄ１
　Ｄ３Ｘ［１：０］＝Ｄ２Ｙ［１：０］＝Ｄ１Ｚ［１：０］＝Ｄ２
　…
　Ｄ０Ｘ［１：０］＝Ｄｎ－１Ｙ［１：０］＝Ｄｎ－２Ｚ［１：０］＝Ｄｎ－１
である。
　位相比較器４４Ａ～４４Ｚには、それぞれ、選択信号ＥＮのビットＥＮ［０］，ＥＮ［１］，ＥＮ［２］，…，ＥＮ［ｎ－１］が入力されている。選択信号ＥＮのｎビットのうち、１ビットのみが“１”、他のビットは“０”である。位相比較器４４Ａ～４４Ｚは、入力されたデータ信号ＤｉＸ，ＤｉＹ，ＤｉＺ（ｉは０≦ｉ＜ｎを満たす整数）をクロックＣＬＫＤに同期してラッチする。クロックＣＬＫＤは、クロックＣＫ［０］～ＣＫ［ｎ－１］のうちの１つである。
　位相比較器４４Ａ～４４Ｚは、入力された選択信号ＥＮのビットが“１”である場合にのみ、入力されたデータ信号ＤｉＸ，ＤｉＹ，ＤｉＺに対するクロックＣＬＫＤの位相の関係を示す検出信号ＤＥＣ［０］及びＤＥＣ［１］を出力する。言い換えると、検出信号ＤＥＣ［０］及びＤＥＣ［１］は、データ信号Ｄ０～Ｄｎ－１のうち、選択信号ＥＮで示されたデータ信号について、位相が適切なデータ信号であるか否かを示す。検出信号ＤＥＣ［０］はＤｉＸ［０］，ＤｉＹ［０］及びＤｉＺ［０］に対応し、検出信号ＤＥＣ［１］はＤｉＸ［１］，ＤｉＹ［１］及びＤｉＺ［１］に対応する。
　このように、位相比較器４４Ａ～４４Ｚのそれぞれには、データ信号ＤｉＸとしてデータ信号Ｄｉ－１が、データ信号ＤｉＺとしてデータ信号Ｄｉ＋１が入力されている。これに代えて、位相比較器４４Ａ～４４Ｚのそれぞれに、データ信号ＤｉＸとしては、より位相が進んだデータ信号Ｄｉ－２等を、データ信号ＤｉＺとしては、より位相が遅れたデータ信号Ｄｉ＋２等を入力してもよい。
　図３は、図２の位相比較器４４Ａ等に入力される各データ信号とクロックＣＬＫＤとの間の関係の例を示す説明図である。図３では、データ信号ＤｉＸ［０］等の示す値が変化するタイミングが示されている。データ信号ＤｉＸ［０］，ＤｉＹ［０］，ＤｉＺ［０］が入力される位相比較器において、データ信号ＤｉＸ［０］とクロックＣＬＫＤとの間の関係、データ信号ＤｉＹ［０］とクロックＣＬＫＤとの間の関係、及びデータ信号ＤｉＺ［０］とクロックＣＬＫＤとの間の関係は、図３のようになる。
　図４（ａ）は、図３のデータ信号ＤｉＸ［０］，ＤｉＹ［０］，ＤｉＺ［０］とクロックＣＬＫＤとの間の関係を簡潔に示す説明図である。図４（ｂ）は、図４（ａ）よりクロックＣＬＫＤが遅れている場合の例を示す説明図である。図４（ｃ）は、図４（ａ）よりクロックＣＬＫＤが進んでいる場合の例を示す説明図である。ここでは、選択信号ＥＮ［０］＝１であるとして説明する。図４（ａ）～（ｃ）のいずれの場合においても、位相比較器４４Ａは、データ信号Ｄ０Ｘ［０］，Ｄ０Ｙ［０］，Ｄ０Ｚ［０］を、タイミングＣＸ，ＣＹ，ＣＺでそれぞれサンプリングする。
　図４（ａ）の場合には、位相比較器４４Ａでラッチされる値は、データ信号Ｄ０Ｘ［０］，Ｄ０Ｙ［０］，Ｄ０Ｚ［０］のいずれについても、同じ値である。この場合、データ信号とクロックＣＬＫＤとの間の関係は適切であるので、位相比較器４４Ａは、“ホールド”を示す検出信号ＤＥＣ［０］を論理回路５４に出力する。
　図４（ｂ）の場合には、位相比較器４４Ａでラッチされる値は、位相が進んでいるデータ信号Ｄ０Ｘ［０］から得られる値だけがデータ信号Ｄ０Ｙ［０］，Ｄ０Ｚ［０］から得られる値とは異なる値になり得る。この場合、クロックＣＬＫＤの位相を相対的に早める必要があるので、位相比較器４４Ａは、“アップ”を示す検出信号ＤＥＣ［０］を論理回路５４に出力する。
　図４（ｃ）の場合には、位相比較器４４Ａでラッチされる値は、位相が遅れているデータ信号Ｄ０Ｚ［０］から得られる値だけがデータ信号Ｄ０Ｘ［０］，Ｄ０Ｙ［０］から得られる値とは異なる値になり得る。この場合、クロックＣＬＫＤの位相を相対的に遅くする必要があるので、位相比較器４４Ａは、“ダウン”を示す検出信号ＤＥＣ［０］を論理回路５４に出力する。位相比較器４４Ａは、同様の動作をデータ信号Ｄ０Ｘ［１］，Ｄ０Ｙ［１］，Ｄ０Ｚ［１］に対しても行い、その結果を検出信号ＤＥＣ［１］として論理回路５４に出力する。
　図５は、図２の論理回路５４の動作の例を示す説明図である。図２の論理回路５４は、検出信号ＤＥＣ［０］，ＤＥＣ［１］の値の組合せに従って、信号ＰＨ＿ＵＰ，ＰＨ＿ＨＯＬＤ，ＰＨ＿ＤＯＷＮをシフトレジスタ５６に出力する。具体的には、論理回路５４は、アップシフトをすべき場合には信号ＰＨ＿ＵＰのみを、ホールドをすべき場合には信号ＰＨ＿ＨＯＬＤのみを、ダウンシフトをすべき場合には信号ＰＨ＿ＤＯＷＮのみを“１”にする。
　図６は、図２のシフトレジスタ５６の例を示す説明図である。例としてｎ＝１２であるとする。シフトレジスタ５６のビットＢ０～Ｂ１１は、データ信号Ｄ０～Ｄ１１にそれぞれ対応している。例えば、シフトレジスタ５６はビットＢ５のみに“１”を格納しているとする。シフトレジスタ５６は、信号ＰＨ＿ＵＰが“１”である場合には、値“１”をビットＢ６にシフトし、信号ＰＨ＿ＤＯＷＮが“１”である場合には、値“１”をビットＢ４にシフトする。信号ＰＨ＿ＨＯＬＤが“１”である場合には、シフトレジスタ５６はシフトを行わない。シフトレジスタ５６は、格納している全ビットＢ０～Ｂ１１を、選択信号ＥＮ［０］～ＥＮ［ｎ－１］として位相比較部４２及び記憶部３６に出力する。
　セレクタ４６は、選択信号ＥＮ［０］，ＥＮ［１］，…，ＥＮ［ｎ－１］にそれぞれ対応するデータ信号Ｄ０，Ｄ１，…，Ｄｎ－１から、対応する選択信号が“１”であるデータ信号を選択して、データ信号ＳＹＭＤＡＴＡとして出力する。セレクタ４８は、選択信号ＥＮ［０］，ＥＮ［１］，…，ＥＮ［ｎ－１］にそれぞれ対応するクロックＣＫ［０］，ＣＫ［１］，…，ＣＫ［ｎ－１］から、対応する選択信号が“１”であるクロックを選択して、クロックＳＹＭＣＫとして出力する。
　図７は、図２のデータ復元部４０に入力されるデータ信号Ｄ０～Ｄ１１とクロックＣＬＫＤとの関係の例を示すタイミングチャートである。以上のようなデータ復元部４０の動作により、例えば選択信号ＥＮ［５］＝１となり、セレクタ４６，４８は、データ信号Ｄ５及びクロックＣＫ［５］を、データ信号ＳＹＭＤＡＴＡ及びクロックＳＹＭＣＫとして出力する。このとき、選択されたデータ信号Ｄ５において、値が変化する時点とクロックＣＬＫＤのタイミングとの間の時間は、クロックＣＬＫＤのタイミングの前後とも十分に確保されている。以上のようにして、クロックデータリカバリ動作が行われる。
　図８は、シリアルＡＴＡによるデータ通信のシーケンス例を示すタイミングチャートである。図８には、ホスト（ＨＯＳＴ）から図１のクロックデータリカバリ回路を含むデバイス（ＤＥＶＩＣＥ）への送信信号と、デバイスからホストへの送信信号とが示されている。
　シリアルＡＴＡの場合、ＯＯＢ（Out of Band）信号として、COMRESET、COMINIT、COMWAKEが規定されている。各ＯＯＢ信号は、ALIGN Primitiveと呼ばれる４０bitのビットパターンが４回連続した信号（合計１６０bit）と、アイドル間隔（COMRESET／COMINIT：４８０ＵＩ（Unit Interval）、COMWAKE：１６０ＵＩ）とを有している。また、COMWAKE後には、D10.2と呼ばれるビットパターン（１，０が繰り返される）、及びALIGN Primitive（K28.5→D10.2→D10.2→D27.3）が送信される。このような送信信号から、受信データ信号を受信するためのイニシャライズ期間（電源オンからハンドシェイクが終了するまでの期間であり、例えば、電源オンから図８のデータ通信の開始までの期間）とデータ通信期間（例えば図８のデータ通信の期間）とを判定することが可能である。
　例えば、記憶部３６は、周期が１ＵＩのクロックのパルスをカウントして時間を計測するタイマー回路、又は、受信したビットパターンと所定の既知のビットパターンと比較するビットパターン比較回路を有し、これらの回路のいずれかを用いて、受信データ信号のイニシャライズ期間とデータ通信期間とを判定する。また、記憶部３６は、イニシャライズ期間の開始及び終了、並びにデータ通信期間の開始を示す各フラグを格納し、出力する。
　データ復元部４０は、例えば次のシーケンスでデータ通信を行う。受信データ信号のイニシャライズ期間の一部、例えば図８の期間Ｔ１（COMWAKE）において、データ復元部４０は、図１～図７を参照して説明したようにクロックデータリカバリ動作を行い、適切なデータ信号及びそれに対応するクロック信号を示す選択信号ＥＮを求める。期間Ｔ２において、記憶部３６は選択信号ＥＮの値を格納する。
　受信データ信号のデータ通信期間を含む期間Ｔ３～Ｔ５において、データ復元部４０は、記憶部３６に格納された選択信号ＥＮの値を選択信号ＥＮＲとして読み出し、シフトレジスタ５６は、選択信号ＥＮＲの値を初期値として用いる。この期間において、データ復元部４０は、記憶部３６から読み出された選択信号ＥＮに従って、クロックデータリカバリ動作を再開し、データ通信を行う。期間Ｔ１で求められた選択信号ＥＮの値をシフトレジスタ５６の初期値とするので、適切なデータ信号やクロックを直ちに選択することができ、クロックデータリカバリに要する時間を短縮することができる。既にクロックデータリカバリ動作によって求められたデータ信号やクロックを用いるので、リカバリ精度を低下させることがなく、周波数が高いクロックや多数のクロックを用いないので、消費電力や回路面積を抑えることもできる。
　データ復元部４０は、次のシーケンスでデータ通信を行ってもよい。図８の期間Ｔ１～Ｔ３において、データ復元部４０は、クロックデータリカバリ動作を行い、選択信号ＥＮを求める。期間Ｔ４において、記憶部３６は選択信号ＥＮの値を格納する。期間Ｔ５において、データ復元部４０は、格納された値を選択信号ＥＮＲとして読み出し、シフトレジスタ５６は、選択信号ＥＮＲの値を初期値として用いる。データ復元部４０は、クロックデータリカバリ動作を再開し、データ通信を行う。
　図９は、電源が一旦切断される場合におけるシリアルＡＴＡによるデータ通信のシーケンス例を示すタイミングチャートである。図９の期間Ｔ１１において、データ復元部４０は、クロックデータリカバリ動作を行い、選択信号ＥＮを求める。期間Ｔ１２において、ホストの電源がオフになると、記憶部３６は選択信号ＥＮの値を格納する。その後、ホストの電源がオンになり、期間Ｔ１３において、データ復元部４０は、格納された値を選択信号ＥＮＲとして読み出し、シフトレジスタ５６は、選択信号ＥＮＲの値を初期値として用いる。データ復元部４０は、クロックデータリカバリ動作を再開し、その後、データ通信を行う。
　図１０は、図１のクロックデータリカバリ回路の第１の変形例の構成を示すブロック図である。図１０のクロックデータリカバリ回路は、クロック選択部３８を更に有する点が、図１のクロックデータリカバリ回路とは異なっている。クロック選択部３８は、クロック選択回路３８Ａ，３８Ｂ及び３８Ｃを有する。
　記憶部３６は、受信データ信号を受信するためのイニシャライズ期間及びデータ通信期間を判定し、イニシャライズ期間の少なくとも一部（例えば図８の期間Ｔ１，Ｔ２）と、データ復元部４０が記憶部３６から読み出された選択信号ＥＮＲに従って処理を行う期間（例えば図８の期間Ｔ３～Ｔ５）とを示すクロック制御信号ＣＣを生成する。具体的には、記憶部３６は、図８の期間Ｔ１，Ｔ２においては、全てのビットが“１”である値を、クロックデータリカバリ動作が再開されてデータ通信を行う期間を含む期間Ｔ３～Ｔ５においては、読み出された選択信号ＥＮＲの値（格納された選択信号ＥＮの値）を、クロック制御信号ＣＣとしてクロック選択回路３８Ａ～３８Ｃに出力する。
　クロック選択回路３８Ａは、多相クロックＣＫＳに含まれるクロックＣＫＳ［０］～ＣＫＳ［ｎ－１］から、そのうちのｍ本のクロック（ｍはｍ＜ｎを満たす自然数）をクロック制御信号ＣＣに従って選択してサンプリング回路３２に供給する。クロック選択回路３８Ｂ，３８Ｃは、多相クロックＣＫに含まれるクロックＣＫ［０］～ＣＫ［ｎ－１］から、そのうちのｍ本のクロックをクロック制御信号ＣＣに従って選択する。クロック選択回路３８Ａ～３８Ｃはいずれも、クロック制御信号ＣＣのビットのうち、例えば値が“１”であるビットに対応するクロックを選択する。クロック選択回路３８Ｂ，３８Ｃは、選択されたクロックを並列化回路３４及びデータ復元部４０にそれぞれ供給する。
　例えば、選択信号ＥＮ［０］～ＥＮ［ｎ－１］のうち、選択信号ＥＮ［５］のみが“１”、その他の選択信号は“０”である場合には、クロック選択回路３８Ａ～３８Ｃは、データ信号Ｄ５に対応するクロックＣＫＳ［５］及びＣＫ［５］のみを出力し、その他のクロックを出力しない。また、この場合、クロック選択回路３８Ａ～３８Ｃは、クロックＣＫＳ［５＋α：５－α］及びＣＫ［５＋α：５－α］（この場合、αは５以下の自然数）のみを出力してもよい。
　サンプリング回路３２は、クロックＣＫＳ［０］～ＣＫＳ［ｎ－１］のそれぞれに従って動作する回路を有しており、並列化回路３４、及びデータ復元部４０は、いずれも、クロックＣＫ［０］～ＣＫ［ｎ－１］のそれぞれに従って動作する回路を有している。したがって、サンプリング回路３２、並列化回路３４、及びデータ復元部４０は、多相クロックに含まれるクロックのうちの一部がクロック選択回路３８Ａ～３８Ｃによって停止されると、供給されないクロックに対応する回路を停止する。これにより、消費電力を低下させることができる。
　図１１は、図１のクロックデータリカバリ回路の第２の変形例の構成を示すブロック図である。図１１のクロックデータリカバリ回路は、クロック制御信号ＣＣに代えて選択信号ＥＮがクロック選択回路３８Ａ～３８Ｃに入力されている点以外は、図１０のクロックデータリカバリ回路と同様に構成されている。図１０の場合と同様に、クロック選択回路３８Ａは、クロックＣＫＳ［０］～ＣＫＳ［ｎ－１］からｍ本のクロックを選択信号ＥＮに従って選択して出力する。クロック選択回路３８Ｂ及び３８Ｃは、クロックＣＫ［０］～ＣＫＳ［ｎ－１］からｍ本のクロックを選択信号ＥＮに従って選択して出力する。
　図１２は、図１のクロックデータリカバリ回路の第３の変形例の構成を示すブロック図である。図１２のクロックデータリカバリ回路は、多相クロック生成回路１０に代えて多相クロック生成回路２１０を有している点が図１のクロックデータリカバリ回路とは異なっている。記憶部２３６は、受信データ信号のイニシャライズ期間とデータ通信期間とを判定し、イニシャライズ期間の少なくとも一部（例えば、値“Ｌ”）又はデータ通信期間の少なくとも一部を含む期間（例えば、値“Ｈ”）を示すクロック制御信号ＣＣを出力する。多相クロック生成回路２１０は、多相クロックＣＫＳに含まれるクロックの数、及び多相クロックＣＫに含まれるクロックの数を、いずれも、クロック制御信号ＣＣに従ってｎ又はｍに変更する。
　図１３は、図１２の多相クロック生成回路２１０の構成例を示すブロック図である。多相クロック生成回路２１０は、発振器２１１と、分周器２１２，２１６と、位相比較器２１３と、ローパスフィルタ２１４と、電圧制御発振器（ＶＣＯ）２１５とを有している。
　発振器２１１は、参照信号ＣＫｉｎを生成し、分周器２１２は、参照信号ＣＫｉｎを分周して参照信号ＣＫｒｅｆを生成する。位相比較器２１３は、参照信号ＣＫｒｅｆと分周器２１６の出力信号ＣＫｄｉｖとの位相を比較し、位相結果を出力する。ローパスフィルタ２１４は、位相比較結果を平滑化して発振制御信号Ｖｃｏｎｔを生成する。ＶＣＯ２１５は、発振制御信号Ｖｃｏｎｔに応じた周波数の多相クロックＣＫＳを生成する。分周器２１６は、多相クロックＣＫＳに含まれるクロックの１つを分周して、出力信号ＣＫｄｉｖを生成する。図１３では省略されているが、多相クロック生成回路２１０は、多相クロックＣＫＳを分周して多相クロックＣＫを生成する。
　図１４は、図１３のＶＣＯ２１５の構成例を示すブロック図である。ＶＣＯ２１５は、インバータ２１７Ａ，２１７Ｂ，…，２１７Ｇと、セレクタ２１８とを有している。例として、ｍ＝７，ｎ＝５の場合について説明する。例えば、クロック制御信号ＣＣが“Ｌ”のとき、セレクタ２１８は信号Ａを選択する。このとき、インバータ２１７Ａ～２１７Ｇは７段のインバータチェーンを構成し、インバータ２１７Ａ～２１７Ｇは、それぞれの出力を、多相クロックＣＫＳに含まれるクロックとして出力する。
　例えば、クロック制御信号ＣＣが“Ｈ”のとき、セレクタ２１８は信号Ｂを選択する。このとき、インバータ２１７Ａ，２１７Ｂ，２１７Ｅ～２１７Ｇは５段のインバータチェーンを構成し、インバータ２１７Ａ，２１７Ｂ，２１７Ｅ～２１７Ｇは、それぞれの出力を、多相クロックＣＫＳに含まれるクロックとして出力する。
　図１２の多相クロック生成回路２１０によると、ＶＣＯ２１５のインバータチェーンの遅延が小さくなるので、多相クロックＣＫＳ等に従って動作するサンプリング回路３２等だけではなく、ＶＣＯ２１５においても、消費電力を低下させることができる。
　最適なデータ信号を検出できない場合に、セレクタ２１８が、イニシャライズ期間においては信号Ｂを選択し、データ通信期間においては信号Ａを選択するようにしてもよい。すると、多相クロックＣＫＳ等に含まれるクロックの数を、データ通信期間においてイニシャライズ期間より多くすることができる。ここではクロックの数を５又は７に切り換える場合を例として説明したが、クロックの数をこれ以外の数にするようにしてもよい。
　図１５は、図２のデータ復元部４０の第１変形例の構成を示すブロック図である。図１５のデータ復元部及び以下で説明する他のデータ復元部は、図１、図１０～図１２のいずれのクロックデータリカバリ回路においても用いることができる。図１５のデータ復元部は、位相比較部３４２と、選択信号生成回路３５２とを有している。
　位相比較器４４Ａ～４４Ｚには、選択信号ＥＮではなく、“Ｈ”が入力されている。位相比較器４４Ａ～４４Ｚは、いずれも、入力されたデータ信号ＤｉＸ，ＤｉＹ，ＤｉＺに対するクロックＣＬＫＤの位相の関係を示す検出信号ＤＥＣｉ［０］，ＤＥＣｉ［１］を出力する。検出信号ＤＥＣｉ［０］，ＤＥＣｉ［１］は、図２の検出信号ＤＥＣ［０］，ＤＥＣ［１］にそれぞれ対応する。言い換えると、検出信号ＤＥＣｉ［０］及びＤＥＣｉ［１］は、データ信号Ｄ０～Ｄｎ－１のそれぞれについて、位相が適切なデータ信号であるか否かを示す。
　選択信号生成回路３５２は、論理回路３５４Ａ，３５４Ｂ，３５４Ｃ，…，３５４Ｚと、演算回路３５８とを有している。論理回路３５４Ａ～３５４Ｚは、いずれも図２の論理回路５４と同様に動作する。すなわち、論理回路３５４Ａは、検出信号ＤＥＣ０［０］，ＤＥＣ０［１］の値の組合せに従って、アップシフトをすべき場合には信号ＰＨ＿ＵＡのみを、ホールドをすべき場合には信号ＰＨ＿ＨＡのみを、ダウンシフトをすべき場合には信号ＰＨ＿ＤＡのみを“１”にする。同様に、論理回路３５４Ｂは信号ＰＨ＿ＵＢ，ＰＨ＿ＨＢ，ＰＨ＿ＤＢを出力し、論理回路３５４Ｃは信号ＰＨ＿ＵＣ，ＰＨ＿ＨＣ，ＰＨ＿ＤＣを出力し、論理回路３５４Ｚは信号ＰＨ＿ＵＺ，ＰＨ＿ＨＺ，ＰＨ＿ＤＺを出力する。
　演算回路３５８は、論理回路３５４Ａ～３５４Ｚの出力信号に基づいて、最適なデータ信号及びクロックを示す選択信号ＥＮを求めて出力する。演算回路３５８は、例えば、論理回路３５４Ａ～３５４Ｚのうち、信号ＰＨ＿ＨＡ～ＰＨ＿ＨＺとして“１”を出力する回路から最適なものを選択し、選択された回路に対応するデータ信号及びクロックを示す選択信号ＥＮを求める。
　図１６は、図１５の演算回路３５８の構成例を示すブロック図である。演算回路３５８は、排他的論理和（ＥＸＯＲ）回路３５７Ａ，３５７Ｂ，…，３５７Ｚと、判定回路３５９とを有している。ＥＸＯＲ回路３５７Ａ～３５７Ｚは、位相が適切なデータ信号の組と、位相が適切ではないデータ信号の組との間の境界を求める。具体的には、ＥＸＯＲ回路３５７Ａ～３５７Ｚのうちの２つは、“１”及び“０”が入力されて出力が“１”となる。これらの２つの回路は、位相が適切なデータ信号の組と、位相が適切ではないデータ信号の組との間の境界を示している。ＥＸＯＲ回路３５７Ａと３５７Ｚとは、隣接していると考える。判定回路３５９は、ＥＸＯＲ回路３５７Ａ～３５７Ｚのうち、“１”を出力する境界を示す回路から最も遠く、２入力値がいずれも“１”である回路を判定し、判定された回路に対応するデータ信号及びクロックを示す選択信号ＥＮを求めて出力する。
　図１７は、図２のデータ復元部４０の第２変形例の一部の構成を示すブロック図である。図１７のデータ復元部は、位相比較部４４２と、既知データ格納部４４９と、選択信号生成回路４５２とを有している。位相比較部４４２は、ＥＸＯＲ回路４４５Ａ，４４５Ｂ，…，４４５Ｚと、セレクタ４６，４８とを有している。
　既知データ格納部４４９は、既知のデータ（例えばシリアルＡＴＡのＯＯＢ信号等）をクロックＣＬＫＤに従って出力する。位相比較部４４２は、データ信号ＤｉＹ［０］，ＤｉＹ［１］と、既知データ格納部４４９の出力データとを比較し、その結果を検出信号ＤＥＣｉ［０］，ＤＥＣｉ［１］として出力する。
　具体的には、ＥＸＯＲ回路４４５Ａは、データ信号Ｄ０Ｙ［１：０］の値と、既知データ格納部４４９の出力値とを比較する。既知データ格納部４４９が２ビットずつデータを出力するのに対応して、ＥＸＯＲ回路４４５Ａは、２ビットずつ比較を行い、その結果を検出信号ＤＥＣ０［０］，ＤＥＣ０［１］として選択信号生成回路４５２に出力する。データ信号Ｄ０Ｙ［０］の値と既知データの値とが一致する場合には、ＤＥＣ０［０］＝０、一致しない場合にはＤＥＣ０［０］＝１である。データ信号Ｄ０Ｙ［１］の値と既知データの値とが一致する場合には、ＤＥＣ０［１］＝０、一致しない場合にはＤＥＣ０［１］＝１である。他のＥＸＯＲ回路４４５Ｂ～４４５Ｚについても同様である。
　図１７の選択信号生成回路４５２は演算回路４５８を有し、演算回路４５８は、ＥＸＯＲ回路４５７Ａ，４５７Ｂ，…，４５７Ｚと、判定回路４５９とを有している。ＥＸＯＲ回路４５７Ａは、検出信号ＤＥＣ０［０］と、これに対応し、隣接する検出信号ＤＥＣ１［０］とを比較し、一致する場合には“０”、一致しない場合には“１”を出力する。また、ＥＸＯＲ回路４５７Ａは、検出信号ＤＥＣ０［１］と検出信号ＤＥＣ１［１］とを比較し、一致する場合には“０”、一致しない場合には“１”を出力する。他のＥＸＯＲ回路４５７Ｂ～４５７Ｚも、同様に、検出信号ＤＥＣ１～ＤＥＣｎ－１と、それぞれの隣りの検出信号ＤＥＣ２～ＤＥＣｎ－１，ＤＥＣ０との比較を行い、その結果を出力する。
　ＥＸＯＲ回路４５７Ａ～４５７Ｚのうち、検出信号ＤＥＣｉ［０］が“１”となる回路は、位相が適切なデータ信号の組と、位相が適切ではないデータ信号の組との境界を示している。検出信号ＤＥＣｉ［１］についても同様である。ＥＸＯＲ回路４５７Ａと４５７Ｚとは、隣接していると考える。
　判定回路４５９は、検出信号ＤＥＣｉ［０］に関して、ＥＸＯＲ回路４５７Ａ～４５７Ｚのうち、“１”を出力する境界を示す回路から最も遠く、入力値が“０”（データ信号の値と既知データの値とが一致する）である回路を判定する。言い換えると、判定回路４５９は、クロックＣＬＫＤのタイミングと、データ信号の値の変化タイミングとの間の時間が、クロックＣＬＫＤのタイミングの前及び後のいずれにおいても十分に大きくなるようなデータ信号に対応する回路を判定し、判定された回路に対応するデータ信号及びクロックを示す選択信号ＥＮを求めて出力する。
　この際、判定回路４５９は、適切なデータ信号がデータ信号Ｄｐ～Ｄｑであり、データ信号ＤｐとＤｐ＋１との間、及びデータ信号ＤｑとＤｑ－１との間に境界がある場合には、例えば、データ信号Ｄｒ（ｒは（ｐ＋ｑ）／２に最も近い整数）を示す選択信号ＥＮを求めて出力する。判定回路４５９は、検出信号ＤＥＣｉ［１］に関しても、同様に選択信号ＥＮを求めて出力する。図１７のデータ復元部によっても、タイミングマージンが確保されたデータリカバリをすることが可能となる。
　図１７の構成によると、判定回路４５９は、既知データと一致するデータ信号がどれであるのか、言い換えると、入力されたデータ信号のうち、正常値を表すデータ信号がどれであるのかを判定することができる。正常値を表す適切なデータ信号がない場合には、エラーが生じたと判定することができる。イニシャライズ期間中にエラーが生じたと判定された場合には、判定回路４５９は、エラーが生じたことを示すエラー信号ＥＲを生成し、記憶部３６に格納させてもよい。
　図１７のデータ復元部を例えば図１０～図１２のクロックデータリカバリ回路において用い、記憶部３６から読み出したエラー信号ＥＲをクロック制御信号ＣＣに代えて用いることにより、エラーが生じたことをエラー信号ＥＲが示している場合に、多相クロックに含まれるクロックの数をデータ通信期間中において多くしてもよい。また、エラーが生じたことをエラー信号ＥＲが示している場合に、多相クロック生成回路内のＰＬＬのループ帯域幅を小さくなるように変更してもよい（詳細は後述する）。クロックの数の増加、及びＰＬＬのループ帯域幅の狭小化の両方を行ってもよい。このように、エラー信号ＥＲを用いることによってリカバリ精度を向上させることができる。
　図１８は、図２のデータ復元部４０の第３変形例の構成を示すブロック図である。図１８のデータ復元部５４０は、選択回数カウンタ５６４と、判定回路５６６とを更に有する点が、データ復元部４０とは異なっている。選択回数カウンタ５６４は、イニシャライズ期間中に各データ信号Ｄｉが選択された回数を、選択信号ＥＮを用いてカウントし、各データ信号Ｄｉについての選択回数を判定回路５６６に出力する。
　図１９（ａ）は、各データ信号Ｄｉの選択回数の例を示す説明図である。図１９（ｂ）は、各データ信号Ｄｉの選択回数の他の例を示す説明図である。図１９（ａ）の場合、イニシャライズ期間中に、データ信号Ｄ５～Ｄ９がそれぞれ３回、４回、５回、４回、３回選択され、その他のデータ信号は選択されていない。
　判定回路５６６は、データ信号Ｄ５～Ｄ９に対応するクロックが必要であり、その他のクロックが不要であると判定し、データ信号Ｄ５～Ｄ９に対応するクロックが出力されるべきであることを示す選択信号ＥＮ２を記憶部３６に格納させる。データ通信期間において、判定回路５６６は、記憶部３６に格納された選択信号ＥＮ２の値を読み出し、クロック制御信号ＣＣとしてクロック選択回路３８Ａ～３８Ｃ又は多相クロック生成回路２１０に出力する。
　クロックの停止は、例えば図１０～図１２を参照して説明したように行われる。クロック選択回路３８Ａ～３８Ｃ又は多相クロック生成回路２１０は、データ信号Ｄ５～Ｄ９に対応するクロック以外のクロックを停止する。データ信号Ｄ５～Ｄ９だけではなく、これらに位相が近いデータ信号に対応するクロック、例えば、データ信号Ｄ４及びＤ１０に対応するクロックも出力されるようにしてもよいし、更にデータ信号Ｄ３及びＤ１１に対応するクロックも出力されるようにしてもよい。
　図１９（ｂ）の場合、イニシャライズ期間中に、データ信号Ｄ８，Ｄ６，Ｄ４，Ｄ１０がそれぞれ９回、８回、２回、２回選択され、その他のデータ信号は選択されていない。判定回路５６６は、データ信号Ｄ４，Ｄ６，Ｄ８，Ｄ１０に対応するクロックが必要であり、その他のクロックが不要であると判定し、データ信号Ｄ４，Ｄ６，Ｄ８，Ｄ１０に対応するクロックが出力されるべきであることを示す選択信号ＥＮ２を記憶部３６に格納させる。データ通信期間において、判定回路５６６は、記憶部３６に格納された選択信号ＥＮ２の値を読み出し、読み出された値をクロック制御信号ＣＣとしてクロック選択回路３８Ａ～３８Ｃ又は多相クロック生成回路２１０に出力する。
　クロック選択回路３８Ａ～３８Ｃ又は多相クロック生成回路２１０は、データ信号Ｄ４，Ｄ６，Ｄ８，Ｄ１０に対応するクロック以外のクロックを停止する。停止されない２つのクロックの間の位相のクロックを停止しないようにしてもよい。すなわち、図１９（ｂ）の場合、データ信号Ｄ５，Ｄ７，Ｄ９に対応するクロックは停止しないようにし、クロックＤ４～Ｄ１０が出力されるようにしてもよい。
　図２０は、図２のデータ復元部４０の第４変形例の構成を示すブロック図である。図２０のデータ復元部６４０は、選択回数カウンタ５６４と、トラッキング回路６６５と、判定回路６６６とを更に有する点が、データ復元部４０とは異なっている。
　図２１は、受信データ信号の周波数の変化の例を示すグラフである。電磁放射を抑制するため、例えばシリアルＡＴＡでは、ＳＳＣ（Spread Spectrum Clocking）が採用されている。このため、図２１のように、ＳＳＣがオンの時には、受信データ信号（ＲＸ＋，ＲＸ－）の周波数は、一定の幅での変動を一定の周期で繰り返す。ＳＳＣがオフの時には、受信データ信号の周波数はほぼ一定である。
　図２２（ａ）は、図２０のトラッキング回路６６５によるトラッキング結果の例を示す説明図である。図２２（ｂ）は、図２０のトラッキング回路６６５によるトラッキング結果の他の例を示す説明図である。図２１の期間ＴＳ１におけるトラッキング結果が図２２（ａ）に示されており、選択信号生成回路５２のシフトレジスタ５６におけるアップシフトが５回、シフト幅は５段である。また、図２１の期間ＴＳ２におけるトラッキング結果が図２２（ｂ）に示されている。
　トラッキング回路６６５は、イニシャライズ期間中のクロックの選択結果を、選択信号ＥＮを用いてトラッキングする。具体的には、トラッキング回路６６５は、イニシャライズ期間中の所定の期間において、選択信号ＥＮの値が“１”であるビットが、何ビットの幅の間で移動しているか、アップシフト（図２２（ａ）では左シフト）を何回したか、及びダウンシフト（図２２（ａ）では右シフト）を何回したかを検出し、その結果を判定回路６６６に出力する。
　判定回路６６６は、例えば、図２２（ａ）のように５段のアップシフトがされた場合には、トラッキングで検出された範囲（Ｄ５～Ｄ１０）の中心及びその前後の所定の範囲に対応するデータ信号に対応するクロックが必要であり、その他のクロックは不要であると判定し、必要と判定されたクロックが出力されるべきであることを示す選択信号ＥＮ２を記憶部３６に格納させる。データ通信期間において、判定回路６６６は、記憶部３６に格納された選択信号ＥＮ２の値を読み出し、読み出された値をクロック制御信号ＣＣとしてクロック選択回路３８Ａ～３８Ｃ又は多相クロック生成回路２１０に出力する。
　判定回路６６６は、選択回数カウンタ５６４による各データ信号Ｄｉの選択回数にも基づいて、必要なクロックを判定してもよい。例えば、判定回路６６６は、トラッキング回路６６５によるトラッキング結果に基づいて必要であると判定するクロック、及び選択回数カウンタ５６４による各データ信号Ｄｉについての選択回数に基づいて必要であると判定するクロックのいずれをも、必要であると判定してもよい。
　判定回路６６６は、トラッキング結果に基づいて、ＳＳＣがオンであるか否か（すなわち、受信データ信号が周波数変調されているか否か）を判定してもよい。ＳＳＣがオフである時には、受信データ信号の周波数はジッタの影響で変化するのみであるので、選択すべきクロックの数は少なく、かつ、選択すべきクロックを示す選択信号ＥＮのビット（値が“１”のビット）はアップシフト及びダウンシフトを繰り返す。
　ＳＳＣがオンである時には、受信データ信号の周波数はインタフェース規格で定められた変化をするので、選択すべきクロックの数は比較的多い。また、選択すべきクロックを示す選択信号ＥＮのビットの動きは、途中で向きが細かく変わるかも知れないが、トラッキング開始から終了まで平均すると一方向への動きとして検出されたり、トラッキング開始からある時点までは平均すると一方向への動きとして、その後は平均すると反対の向きへの動きとして検出される。
　判定回路６６６は、ＳＳＣがオフである時の動き及びＳＳＣがオンである時の動きのうち、トラッキング結果がいずれに近いかを判定し、判定結果を選択信号ＥＮ２として記憶部３６に格納させる。データ通信期間において、判定回路６６６は、記憶部３６に格納された選択信号ＥＮ２の値を読み出し、判定信号ＳＣとして出力する。
　例えば、シリアルＡＴＡの規格で定められているＳＳＣは、変調周波数が３０～３３ｋＨｚである（すなわち、変調の周期は３０．３～３３．３３μｓ）。半周期が約１５μｓであるから、ＣＯＭＷＡＫＥの期間（伝送速度が１．５Ｇｂｐｓの場合、１６０×１ＵＩ（６６６．６６ｐｓ）＋１６０×１ＵＩ（６６６．６６ｐｓ）＝０．２μｓ）はＳＳＣの半周期の約１／７に相当し、ＣＯＭＷＡＫＥの期間のみにおけるトラッキングでもＳＳＣがオンであるか否かを判定することができる。ＳＳＣがオンであるか否かの判定基準は、インタフェース規格に基づいて決めてもよいし、エンジニアリングサンプルに対する評価結果から決めてもよい。
　図２３は、図１３の多相クロック生成回路２１０の変形例の構成を示すブロック図である。図２３の多相クロック生成回路は、発振器２１１と、分周器２１２，２１６と、位相比較器６１３と、ローパスフィルタ６１４と、ＶＣＯ６１５と、ループ帯域幅制御回路６１９とを有している。図２３では省略されているが、図２３の多相クロック生成回路は、多相クロックＣＫＳを分周して多相クロックＣＫを生成する。
　位相比較器６１３、ローパスフィルタ６１４、ＶＣＯ６１５、及び分周器２１６を有するＰＬＬのループ帯域幅ω、分周器２１６の分周比Ｎ、位相比較器６１３の利得Ｋｐｄ、ローパスフィルタ６１４の伝達関数Ｆ、及びＶＣＯ６１５の利得Ｋｖｃｏの間には、一般に、
　ω　∝　Ｋｐｄ・Ｆ・Ｋｖｃｏ・（１／Ｎ）
という式が成り立つ。
　ループ帯域幅制御回路６１９は、ＳＳＣがオンであるか否かを示す判定信号ＳＣに従ってＰＬＬのループ帯域幅の制御を行う。具体的には、ＳＳＣがオフであることを判定信号ＳＣが示している場合には、ループ帯域幅制御回路６１９は、ループ帯域幅が小さくなるように、データ通信開始前に、位相比較器６１３の利得Ｋｐｄ、ローパスフィルタ６１４の伝達関数Ｆ、及びＶＣＯ６１５の利得Ｋｖｃｏのうちの少なくとも１つを、ＳＳＣがオンであることを判定信号ＳＣが示している場合より小さくする。すると、ジッタが抑制され、クロックデータリカバリの精度を向上させることができる。
　選択されるべきクロックの選択が大きく変動していることをトラッキング結果が示している場合には、受信データ信号のジッタ特性が悪いこと等が原因とも考えられるが、多相クロックを生成する多相クロック生成回路内のＰＬＬのジッタ特性が悪いことも原因として考えられる。そこで、図２０の判定回路６６６が、トラッキング結果に基づいてジッタを検出し、ジッタが所定の閾値以上であるか否かを示す判定信号ＳＣを生成してもよい。
　ジッタが所定の閾値以上であることを判定信号ＳＣが示している場合には、ループ帯域幅制御回路６１９は、ループ帯域幅が小さくなるように、データ通信開始前に、位相比較器６１３の利得Ｋｐｄ、ローパスフィルタ６１４の伝達関数Ｆ、及びＶＣＯ６１５の利得Ｋｖｃｏのうちの少なくとも１つを、その他の場合より小さくする制御を行う。すると、ジッタが抑制され、クロックデータリカバリの精度を向上させることができる。
　図２３の多相クロック生成回路のループ帯域幅制御回路６１９は、図１７の判定回路４５９から出力されるエラー信号ＥＲに従って制御を行ってもよい。具体的には、適切なデータ信号がなく、エラーが生じたことをエラー信号ＥＲが示している場合には、ループ帯域幅制御回路６１９は、ループ帯域幅が小さくなるように、データ通信開始前に、位相比較器６１３の利得Ｋｐｄ、ローパスフィルタ６１４の伝達関数Ｆ、及びＶＣＯ６１５の利得Ｋｖｃｏのうちの少なくとも１つを、適切なデータ信号があることをエラー信号ＥＲが示している場合より小さくする制御を行う。すると、ジッタが抑制され、適切なデータ信号が得られるようになる。ＶＣＯ６１５は、エラーが生じたことをエラー信号ＥＲが示している場合には、図１３のＶＣＯ２１５と同様に、生成するクロックの数をデータ通信期間中において多くしてもよい。
　図２４は、図１等のクロックデータリカバリ回路における処理の流れの一例を示すフローチャートである。以上の実施形態を総合して、処理の流れについて説明する。
　７１２では、サンプリング回路３２は、差動データ信号（ＲＸ＋，ＲＸ－）を受信し、この信号を多相クロックＣＫＳに含まれるｎ本のクロックのそれぞれに同期してサンプリングし、サンプリングされた値を、これらのｎ本のクロックにそれぞれ対応するデータ信号ＤＳ［ｎ－１：０］として並列化回路３４に出力する。
　７１４では、データ復元部４０は、クロックリカバリに適切な条件の判定を行う。例えば、データ復元部４０は、クロックデータリカバリ動作を行い、データ信号Ｄ０～Ｄｎ－１のうちで位相が適切なデータ信号を判定し、これを示す選択信号ＥＮを生成する。７１４では、このような選択信号ＥＮの生成、記憶部３６による選択信号ＥＮに基づくクロック制御信号ＣＣの生成、判定回路４５９によるエラー信号ＥＲの生成、判定回路５６６による選択信号ＥＮ２の生成、及び判定回路６６６による判定信号ＳＣの生成等のうちの少なくとも１つが、クロックデータリカバリに適切な条件の判定として行われる。
　７１６では、記憶部３６は、求められた適切な条件を記憶する。７１８では、データ復元部４０は、記憶された条件を記憶部３６から読み出し、これに基づいてクロック及びデータのリカバリ動作を開始する。この際、例えば、図１０～図１２を参照して説明したようにクロックの供給を停止したり、図１３及び図１４を参照して説明したようにクロックの数を変更したり、図２３を参照して説明したようにＰＬＬのループ帯域幅を変更したりする。
　７２０では、データ復元部４０は、読み出された条件に従って、位相が最適なクロックを選択する。７１２，７１４，７１６はイニシャライズ期間において行われ、７１８，７２０はその後のデータ通信期間において行われる。以上により、適切なデータ信号及びクロックを高速に出力することができる。
　以上の各クロックデータリカバリ回路において、並列化回路３４を省略してもよい。この場合、データ復元部４０は、多相クロックＣＫＳに従ってデータ信号ＤＳを処理し、分周された多相クロックＣＫは不要となる。また、この場合、クロック選択回路３８Ｂも不要であり、クロック選択回路３８Ｃは、クロックＣＫＳ［０］～ＣＫＳ［ｎ－１］からｍ本のクロックをクロック制御信号ＣＣ又は選択信号ＥＮに従って選択して出力する。
　クロックデータリカバリ回路に受信データ信号として差動信号が入力される場合について説明したが、これに代えてシングルエンド信号が入力されてもよい。
　本発明の多くの特徴及び優位性は、記載された説明から明らかであり、よって添付の特許請求の範囲によって、本発明のそのような特徴及び優位性の全てをカバーすることが意図される。更に、多くの変更及び改変が当業者には容易に可能であるので、本発明は、図示され記載されたものと全く同じ構成及び動作に限定されるべきではない。したがって、全ての適切な改変物及び等価物は本発明の範囲に入るものとされる。
　以上説明したように、本発明の実施形態によると、クロックデータリカバリに要する時間を短縮することができるので、本発明は、クロックデータリカバリ回路等について有用である。
１０，２１０　多相クロック生成回路
３２　サンプリング回路
３４　並列化回路
３６，２３６　記憶部
３８　クロック選択部
３８Ａ～３８Ｃ　クロック選択回路
４０，５４０，６４０　データ復元部
４２，３４２，４４２　位相比較部
５２，３５２，４５２　選択信号生成回路
２１７Ａ～２１７Ｇ　インバータ
３５８，４５８　演算回路
４４９　既知データ格納部
５６６，６６６　判定回路

Claims (15)

  1. 　複数のクロックを有する多相クロックを生成する多相クロック生成回路と、
    　シリアルデータを伝送する受信データ信号を、前記複数のクロックのそれぞれに同期してサンプリングし、前記複数のクロックのそれぞれに同期してサンプリングされた値をそれぞれ示す複数のデータ信号を生成するサンプリング回路と、
    　前記複数のデータ信号のうち、位相が適切なデータ信号を示す選択信号を生成するデータ復元部と、
    　前記選択信号を格納する記憶部とを備え、
    　前記データ復元部は、前記記憶部から読み出された前記選択信号に従って、前記複数のデータ信号の１つを選択し、かつ、前記複数のクロックのうち、前記選択されたデータ信号に対応するクロックを選択し、前記選択されたデータ信号及びクロックを出力する
    クロックデータリカバリ回路。
  2. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記複数のクロックから前記選択信号に従って選択を行い、選択されたクロックを前記サンプリング回路及び前記データ復元部に供給するクロック選択部を更に備え、
    　前記サンプリング回路及び前記データ復元部の少なくとも一方は、前記複数のクロックのそれぞれに従って動作する回路を有しており、供給されないクロックに対応する回路を停止する
    クロックデータリカバリ回路。
  3. 　請求項２に記載のクロックデータリカバリ回路において、
    　前記記憶部は、前記受信データ信号を受信するためのイニシャライズ期間及びデータ通信期間を判定し、前記イニシャライズ期間の少なくとも一部においては所定の値を、前記データ復元部が前記記憶部から読み出された前記選択信号に従って処理を行う期間においては前記記憶部から読み出された前記選択信号を、制御信号として出力し、
    　前記クロック選択部は、前記制御信号に従って前記選択を行う
    クロックデータリカバリ回路。
  4. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記記憶部は、前記受信データ信号を受信するためのイニシャライズ期間及びデータ通信期間を判定し、前記イニシャライズ期間の少なくとも一部においては所定の値を、前記データ復元部が前記記憶部から読み出された前記選択信号に従って処理を行う期間においては前記記憶部から読み出された前記選択信号を、制御信号として出力し、
    　前記多相クロック生成回路は、前記多相クロックに含まれる前記複数のクロックの数を前記制御信号に従って変更し、
    　前記サンプリング回路及び前記データ復元部の少なくとも一方は、前記複数のクロックのそれぞれに従って動作する回路を有しており、前記クロック選択部から供給されないクロックに対応する回路を停止する
    クロックデータリカバリ回路。
  5. 　請求項４に記載のクロックデータリカバリ回路において、
    　前記多相クロック生成回路は、複数のインバータがリング状に接続されたインバータチェーンを有し、前記複数のインバータの出力を前記複数のクロックとして出力し、前記複数のインバータの間の接続を前記制御信号に従って変更することによって前記インバータチェーンに含まれるインバータの数を変更する
    クロックデータリカバリ回路。
  6. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記データ復元部は、
    　前記複数のデータ信号のうち、前記選択信号で示されたデータ信号について、位相が適切なデータ信号であるか否かを示す検出信号を生成する位相比較部と、
    　前記検出信号に従って前記選択信号を生成する選択信号生成回路とを有する
    クロックデータリカバリ回路。
  7. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記複数のデータ信号のそれぞれで伝送されるデータを、それぞれ複数のビットずつ並列に伝送する、複数の並列化されたデータ信号を生成して出力する並列化回路を更に備え、
    　前記多相クロック生成回路は、前記複数のクロックをそれぞれ分周して出力し、
    　前記データ復元部は、前記並列化されたデータ信号の並列に伝送される複数のビットに基づいて前記選択信号を生成し、前記分周されたクロックのうち、前記選択されたデータ信号に対応するクロックを選択する
    クロックデータリカバリ回路。
  8. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記データ復元部は、
    　前記複数のデータ信号のそれぞれについて、位相が適切なデータ信号であるか否かを示す検出信号を生成する位相比較部と、
    　前記各検出信号に従って前記選択信号を生成する選択信号生成回路とを有し、
    　前記選択信号生成回路は、前記各検出信号に従って、前記複数のデータ信号のうち、位相が適切なデータ信号の組と、位相が適切ではないデータ信号の組との間の境界を求める演算回路を有する
    クロックデータリカバリ回路。
  9. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記データ復元部は、
    　前記イニシャライズ期間中に受信されるべき既知データを格納する既知データ格納部と、
    　前記複数のデータ信号のそれぞれと前記既知データとを比較し、比較結果を示す検出信号を生成する位相比較部と、
    　前記各検出信号に従って、前記選択信号を生成する選択信号生成回路とを有する
    クロックデータリカバリ回路。
  10. 　請求項９に記載のクロックデータリカバリ回路において、
    　前記選択信号生成回路は、
    　前記各検出信号に従って、前記複数のデータ信号のうち、位相が適切なデータ信号の組と、位相が適切ではないデータ信号の組との間の境界を求める演算回路を有する
    クロックデータリカバリ回路。
  11. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記データ復元部は、前記受信データ信号が周波数変調されているか否かを前記選択信号に基づいて判定する判定回路を有する
    クロックデータリカバリ回路。
  12. 　請求項１１に記載のクロックデータリカバリ回路において、
    　前記多相クロック生成回路は、ＰＬＬ（Phase Locked Loop）を有し、前記受信データ信号が周波数変調されていない場合には、前記受信データ信号が周波数変調されている場合より前記ＰＬＬのループ帯域幅を狭くする
    クロックデータリカバリ回路。
  13. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記データ復元部は、位相が適切なデータ信号がない場合には、エラー信号を出力する
    クロックデータリカバリ回路。
  14. 　請求項１３に記載のクロックデータリカバリ回路において、
    　前記多相クロック生成回路は、ＰＬＬを有し、前記エラー信号が出力された場合には、前記多相クロックに含まれる前記複数のクロックの数の増加、及び前記ＰＬＬのループ帯域幅の狭小化のうちの少なくとも一方を行う
    クロックデータリカバリ回路。
  15. 　請求項１に記載のクロックデータリカバリ回路において、
    　前記データ復元部は、イニシャライズ期間に、クロックデータリカバリに適切な条件を判定し、
    　前記記憶部は前記条件を格納し、
    　前記データ復元部は、前記イニシャライズ期間の後のデータ通信期間に、前記記憶部から読み出された前記条件に従って動作する
    クロックデータリカバリ回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013123174A (ja) * 2011-12-12 2013-06-20 Mitsubishi Electric Corp クロック再生装置およびクロック再生方法
CN103716060A (zh) * 2014-01-15 2014-04-09 英特格灵芯片(天津)有限公司 时钟数据恢复电路
JP2015519773A (ja) * 2012-03-29 2015-07-09 テラスクエア カンパニー リミテッド マルチチャネルのためのクロック復元装置、受信装置、および通信システム

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5711949B2 (ja) * 2010-12-03 2015-05-07 ローム株式会社 シリアルデータの受信回路、受信方法およびそれらを用いたシリアルデータの伝送システム、伝送方法
TWI487302B (zh) * 2011-10-12 2015-06-01 Raydium Semiconductor Corp 串列資料流的取樣時脈選擇方法
US8610473B2 (en) * 2011-12-14 2013-12-17 Advanced Micro Devices, Inc. Phase lock loop with adaptive loop bandwidth
JP6092727B2 (ja) * 2012-08-30 2017-03-08 株式会社メガチップス 受信装置
KR102092253B1 (ko) * 2013-08-09 2020-03-24 에스케이하이닉스 주식회사 데이터 복원 회로 및 그의 동작 방법
US9444614B2 (en) * 2014-03-27 2016-09-13 Synaptics Display Devices Gk Dynamic power control for CDR
TWI542156B (zh) * 2014-05-09 2016-07-11 瑞昱半導體股份有限公司 時脈資料回復電路與方法以及等化訊號分析電路與方法
TWI554037B (zh) * 2015-04-16 2016-10-11 群聯電子股份有限公司 時脈資料回復電路模組、記憶體儲存裝置及相位鎖定方法
JP2019101487A (ja) * 2017-11-28 2019-06-24 ルネサスエレクトロニクス株式会社 ストレージ装置及びストレージシステム
CN110719088B (zh) * 2018-07-13 2023-04-07 瑞昱半导体股份有限公司 时钟产生电路与混合式电路
JP7173800B2 (ja) * 2018-09-12 2022-11-16 ラピスセミコンダクタ株式会社 半導体装置および音出力装置
US11411565B2 (en) * 2020-01-06 2022-08-09 Stmicroelectronics International N.V. Clock and data recovery circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09233061A (ja) * 1996-02-27 1997-09-05 Nec Eng Ltd ビット同期回路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8924202D0 (en) * 1989-10-27 1989-12-13 Ncr Co Digital phase lock loop decoder
US5642386A (en) * 1994-06-30 1997-06-24 Massachusetts Institute Of Technology Data sampling circuit for a burst mode communication system
JP3109465B2 (ja) * 1997-12-04 2000-11-13 日本電気株式会社 ディジタルｐｌｌ回路及び信号再生方法
JP2000031951A (ja) 1998-07-15 2000-01-28 Fujitsu Ltd バースト同期回路
JP3376315B2 (ja) * 1999-05-18 2003-02-10 日本電気株式会社 ビット同期回路
US6850580B1 (en) * 1999-06-21 2005-02-01 Sharp Kabushiki Kaisha Bit synchronizing circuit
US6486650B1 (en) * 2000-09-27 2002-11-26 3Com Corporation Frequency locked loop speed up
US6970890B1 (en) * 2000-12-20 2005-11-29 Bitmicro Networks, Inc. Method and apparatus for data recovery
JP3973149B2 (ja) 2002-10-03 2007-09-12 株式会社ルネサステクノロジ データリカバリ回路とデータリカバリ方法
US7295077B2 (en) * 2003-05-02 2007-11-13 Silicon Laboratories Inc. Multi-frequency clock synthesizer
JP4335586B2 (ja) 2003-06-11 2009-09-30 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路
JP4279611B2 (ja) * 2003-06-17 2009-06-17 株式会社日立コミュニケーションテクノロジー ビット同期回路および光伝送システム局側装置
ATE421201T1 (de) * 2003-12-19 2009-01-15 Ibm Verbesserungen für datenrückgewinnungsschaltungen mit überabtastung zu wahl des besten datenabtastwertes
JP4676792B2 (ja) * 2005-03-17 2011-04-27 株式会社リコー データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置
US7492849B2 (en) * 2005-05-10 2009-02-17 Ftd Solutions Pte., Ltd. Single-VCO CDR for TMDS data at gigabit rate
JP2007184847A (ja) 2006-01-10 2007-07-19 Nec Electronics Corp クロックアンドデータリカバリ回路及びｓｅｒｄｅｓ回路
JP2008017250A (ja) 2006-07-07 2008-01-24 Seiko Epson Corp データ転送制御装置及び電子機器
JP2008066879A (ja) * 2006-09-05 2008-03-21 Ricoh Co Ltd オーバーサンプリング回路及びオーバーサンプリング方法
US8433000B2 (en) * 2006-11-29 2013-04-30 Nxp B.V. Method and circuit for receiving data

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09233061A (ja) * 1996-02-27 1997-09-05 Nec Eng Ltd ビット同期回路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013123174A (ja) * 2011-12-12 2013-06-20 Mitsubishi Electric Corp クロック再生装置およびクロック再生方法
JP2015519773A (ja) * 2012-03-29 2015-07-09 テラスクエア カンパニー リミテッド マルチチャネルのためのクロック復元装置、受信装置、および通信システム
CN103716060A (zh) * 2014-01-15 2014-04-09 英特格灵芯片(天津)有限公司 时钟数据恢复电路
CN103716060B (zh) * 2014-01-15 2016-05-25 英特格灵芯片(天津)有限公司 时钟数据恢复电路

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