JP3973149B2 - データリカバリ回路とデータリカバリ方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、データリカバリ回路とデータリカバリ方法に関し、例えば光通信に用いられる電気的信号処理技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、情報通信機器の高速化に伴い、データ転送速度が飛躍的に向上しており、高速シリアルインターフェースの需要が急増している。高速インターフェースでは入力データとクロックを自動的に同期化する技術が必須である。
【非特許文献１】
Seema Butala Anand et a1.,“A CMOS Clock Recovery Circuit for 2.5Gb/s NRZ DATA”， 1EEE J.SOLID-STATE CIRCUITS，vol.36 No.3,MARCH 2001
【非特許文献２】
Kamran Iravani et a1.,“Clock and Data Recovery for 1.25Gb/s Ethernet Tranceiver in 0.35um CMOS ”， IEEE 1998 CUSTOM INTEGRATED CIRCUITS CONFERENCE（Ethernetは登録商標)
【非特許文献３】
Toshio Tanahashi et al,.“A 2Gb/s 21CH Low-Latency Transceiver Circuit for Inter-Processor Communication” ISSCC2001
【０００３】
上記非特許文献１と２には、アナログＰＬＬを用いて、データからクロックを抽出する技術が述べられている。非特許文献３には、入力データとクロックの位相を比較し、デジタルＤＬＬによってクロックの位相を調整する技術が述べられている。
【０００４】
【発明が解決しようとする課題】
上記非特許文献１、２のようなアナログＰＬＬ方式では、各チャネル毎にアナログＰＬＬが必要となるため、多チャンネル化した場合、デジタル回路−アナログ回路間のノイズの干渉が問題となる。また、アナログ回路の専用電源が多数必要になることや、フィルタ容量等による面積の増大等の問題もある。
【０００５】
上記非特許文献３のようなデジタルＤＬＬ方式では、入力データとクロックの位相比較の結果が、そのデータの取り込みにフィードバックされる方式では無く、数ビット後のデータの取り込みに反映される。そのため、各ビット毎に最適なクロックに合わせることができず、フィードバックされるまでのデータ及びクロックの位相の変動量が大きいと、データが正しく取り込めない場合がある。また、クロックを切替える方式のため、データリカバリ回路でリタイミングしたデータとクロックを受ける回路、例えば、シリアル−パラレル変換回路等では、クロックを切替えたとき、クロック相の位相差分、クロックスキューが発生するという問題が生じる。
【０００６】
この発明の目的は、簡素化を図りつつ応答性を改善したデータリカバリ回路とデータリカバリ方法を提供することにある。この発明の他の目的は、多チャンネルに好適なデータリカバリ回路とデータリカバリ方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。同期化回路で参照クロックに同期した多相クロックを形成し、第１シフトレジスタにより入力データを上記多相のクロックのそれぞれに同期して取り込み、かつ、多クロックの中の１つのクロックに位相を合わせ、第２シフトレジスタにより上記第１シフトレジスタから出力されたデータを保持し、位相比較器により上記第２シフトレジスタの保持でからデータエッジを検出し、選択クロック相に対する進み又は遅れを判定し、選択信号生成回路により判定結果から上記選択されたクロック相が上記データエッジに対応するよう選択信号を形成し、セレクタで上記選択信号により上記第２レジスタに保持された多クロックに対応したデータの中から１つのデータ及びそれに対応した選択クロックを出力する。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。入力データを参照クロックに同期した多相クロックを用いてそれぞれて取り込んで１つのクロックに位相を合せし、上記複数のデータをシフトレジスタに保持させてデータエッジを検出して、選択クロックとの位相差を判定し、上記選択クロック相が上記データエッジに対応するように選択信号を形成して保持された複数のデータの中から１つのデータ及びそれに対応した選択クロックを選ぶ。
【０００９】
【発明の実施の形態】
図１には、この発明に係るデータリカバリ回路の一実施例のブロック図が示されている。入力データ（非同期）は、入力バッファＩＢを通してクロック相合わせシフトレジスタ１に取り込まれる。参照クロックは、入力データとは非同期の基準クロック信号である。この参照クロックの周波数は、上記入力データを出力させる送信側回路側のクロック信号に対応して設定される。ただし、この参照クロックと、上記入力データとは非同期である。
【００１０】
参照クロックは、上記入力データに対応した入力バッファＩＢ１と同等の入力バッファＩＢ２を通して多相出力ＰＬＬ回路６に入力される。この多相出力ＰＬＬ回路６は、特に制限されないが、参照クロックに同期化された８相のパルスを形成する。例えば、電圧制御発振回路を４段の差動型リングオシレータで構成し、電圧制御発振回路の１／８分周したクロックと上記参照クロックとを位相比較器で比較し、両者が一致するような制御信号をループフィルタ（チャージポンプ回路）で形成して、上記電圧制御発振回路の周波数を制御して両者を同期化させ、上記電圧制御発振回路の発振出力の各ノードから発振出力を取り出すことで８相のクロックパルスを形成する。
【００１１】
上記クロック相合わせレジスタ１は、多相（８相）クロックでデータを取り込んだ後、異相クロック間を転送して最終的に単一クロック相に乗せ替える動作を行う。データ保持シフトレジスタ２は、データを取り込むクロック相が決定されるまで入力されたデータを保持する。位相比較器（データエッジ検出回路）３は、多相クロックで取り込んだデータからデータエッジを検出し、選択したクロッ相がデータエッジにより遅れていればＵＰ（アップ）信号、進んでいればＤＮ（ダウン）信号をＵＰ／ＤＮ（アップ／ダウン）カウンタに出力する。ＵＰ／ＤＮカウンタ４は、位相比較器３から出力されたＵＰ／ＤＮ信号からセレクタ選択信号を生成する。セレクタ５は、セレクタ選択信号を受けて、最適なクロック相で取り込んだデータを、データ保持シフトレジスタ部から選択して出力する。
【００１２】
図２には、前記位相比較器でのデータエッジ検出動作を説明するための概略タイミング図が示されている。この実施例のデータリカバリー回路（以下、単にＤＲ回路という）はデジタル回路で構成される。ＤＲ回路では、前記のような多相ＰＬＬの多相クロックを用いて入力データのエッジを検出し、最適なクロックでリタイミングしたデータとそのクロックを出力する。
【００１３】
上記多相ＰＬＬとして前記のような８相ＰＬＬを用いた場合を例に説明する。図に示すようにデータエッジが８相クロックφ０〜φ７のうち、φ２とφ３の間にある場合について説明する。まず、エッジフラグが初期位置φ０に設定される。その後、位相比較器でのエッジ検出によりエッジフラグが移動して、最終的にφ２もしくはφ３になる。同期データはエッジフラグの位置より、π（半周期）遅れたφ６もしくはφ７で取り込んだデータ（Ｄ６ or Ｄ７）を出力する。
【００１４】
例えば、セレクト信号（ＵＰ／ＤＮカウンタ出力）の切替わりに応じて位相比較器の入力を切替えることも考えられるが、入カデータを切替えた後に切替えた後のデータにおける位相判定結果がＵＰ／ＤＮカウンタにフィードバックされるまでに、数サイクルの遅延が生じる。そのため、リアルタイムに位相判定とクロック相の切替えを行なうことができない。それに対して、前記図３の実施例のように位相比較器を各クロック相で取り込んだデータ毎に並列に配置しておき、各々、位相判定を行うことで、各クロック相での判定結果（ＵＰ，ＤＮ信号）が常に出力されている。
【００１５】
ＵＰ／ＤＮカウンタは、シフトレジスタ方式により各判定結果を全て受けており、セレクト信号（ＵＰ／ＤＮカウンタの出力）が切替わった時、位相比較器の入力をセレクタで切替える必要がなく、次のサイクルで切替えた後のクロック相の判定結果からセレクト信号を切替えることができる。すなわち、１サイクル毎にクロック相の切替えと位相判定を行なうことができる。
【００１６】
データエッジの位相判定を行ない、セレクト信号（ＵＰ／ＤＮカウンタの出力）を出力する間、シフトレジスタによって取り込んだデータを保持しておくことで、判定結果をそのデータに直接反映することができ、リアルタイムで各ビット毎に最適なクロック相でデータを取り込むことができる。この実施例では、位相比較器とＵＰ／ＤＮカウンタを調整範囲の分だけ並列に配置するものであるため、その数を変えることで、ワンダに対する動作範囲を容易に拡張できる。
【００１７】
図４には、図１のクロック相合わせシフトレジスタの一実施例の概略ブロック図が示されている。先頭の８つのフリップフロップ回路Ｆ／Ｆで、８相クロックφ０〜φ７で入力データをそれぞれが取り込む。その後、異相クロック間を転送し、最終的に単一クロック相、例えばこの実施例ではクロックφ０に乗せ替える。本回路ブロック以降の回路では、基本的に乗せ替えたクロック相φ０で動作させる。
【００１８】
図５には、図１の位相比較器とデータ保持シフトレジスタの一実施例の概略ブロック図が示されている。この実施例では、クロック相合わせシフトレジスタで単一クロックに乗せ替えたデータを、データ保持シフトレジスタで数ビット分保持する。保持されたデータから、あるクロック相で取り込んだデータ、π進んだクロック相で取り込んだデータ、π遅れたクロック相で取り込んだデータを各々、位相比較回路部に入力する。
【００１９】
位相比較回路部では３つのデータを比較し、ＵＰ、ＤＮ、ＦＩＸ信号を出力する。点線で囲んだ位相比較回路部の単位回路を各データ毎に並列に配置することで、各相のエッジの位相判定を同時に行ない、ＵＰ［−8 〜８］、ＤＮ［−８〜８］ＦＩＸ［−８〜８］を常に出力する。セレクタ等で入力データを切替える必要がなく、検出結果をそのデータの取り込みにフィードバツクさせることが可能となる。同図は、±２πの範囲で動作範囲を調整できる場合の例が示されおり、データ保持シフトレジスタと、位相比較回路郁の数を拡張することで、調整範囲を容易に変更できる。データ検出部は動作速度に応じてラッチで刻むようにされる。
【００２０】
データエッジ検出回路のアルゴリズムは、次の通りである。ＵＰ出力は、データエッジに対して、φｎとφｎ＋πが遅れていく場合であり、ＤＮ出力は、データエッジに対して、φｎ−πとφｎが進でいる場合であり、φｎ−π、φｎ及びφｎ＋πの間にデータエッジが無い場合や入力データのデューティ（duty）が悪い（広い）場合や、フリップフロップ回路Ｆ／Ｆのセットアップ／ホールド、及びデータジッタの大きさに依っては、φｎとφｎ−πと、φｎとφｎ＋πの両方にデータエッジが入る（狭い））場合が存在するため、その場合はＦＩＸ信号を出力するようにする。
【００２１】
図６には、図１のＵＰ／ＤＮカウンタの一実施例の回路図が示されている。ＵＰ／ＤＮカウンタはシフトレジスタ方式になっており、各クロック相毎の位相判定信号を常に入力している。そのため、データ選択信号が切替わった場合、入力を切替える必要がなくなり、次のサイクルで切替えた後のクロック相による検出結果からセレクト信号の切替えを行なうことができる。
【００２２】
回路動作は以下のようになる。まず、ＵＰ／ＤＮカウンタ部のフリップフロップ回路Ｆ／Ｆをセット又はリセットして、ＳＥＬ０にＨその他をＬとする（初期状態）。最初のクロックで、ＵＰ０がＨの場合はＳＥＬ０のフラグ '１’をＳＥＬ−１にシフトし、ＤＮ０がＨの場合はＳＥＬ１にシフトし、ＦＩＸ０がＨの場合はＳＥＬ０のまま保持する。以下、１サイクル毎にフラグ（データ選択信号）の移動を繰り返す。
【００２３】
同図は±２πの範囲で調整できる場合の例で、位相比較器と同様にカウンタ郁を拡張することで、調整範囲を容易に変更できる。なお、この実施例では、データ選択信号が両端まで行った場合、フラグが消滅しないように、ＳＥＬ−８はＵＰ−８でＦＩＸ，ＳＥＬ８はＤＮ８でＦＩＸとなるようにしてある。両端のフラグが立った場合、エラー信号として出力させ、データのリタイミングを初期状態からやり直す機能として使用できる。
【００２４】
図７には、図１のデータ保持シフトレジスタの一実施例の概略ブロック図が示されている。この実施例では、位相比較器で示したデータ保持シフトレジスタに追加して、データエッジから位相判定を行ない、ＵＰ／ＤＮカウンタ部でセレクト信号を出力するまでの間、データを保持できるようにフリップフロップ回路Ｆ／Ｆが追加される。前記図５、図６の回路では、２クロック後にセレクト信号を出力する仕様となっているため、その分のデータを保持できるようにする。
【００２５】
データエッジの検出結果から、データエッジよりπ遅れたクロックで取り込んだデータを出力する。ＳＥＬ０＝Ｈであれば、Ｄ０0 の位相判定結果からエッジがφ０近傍にあることを示しているため、その２クロック後のＤ０-2T から、π遅れたクロックで取り込んだデータＤ４-2T を選択して出力する。データエッジ検出部、ＵＰ／ＤＮカウンタ部のフリップフロップ回路Ｆ／Ｆ数が増えれば、その分だけデータ保持用のフリップフロップ回路Ｆ／Ｆを追加すれば良い。
【００２６】
前記セレクタは、ＵＰ／ＤＮカウンタの出力のセレクト信号に対応するデータを、データ保持シフトレジスタから選択する。例えば、セレクト信号ＳＥＬ０がＨの場合は、ＳＥＬ０Ｄを取り出すようにする。これによって、データエッジの検出結果をそのデータの取り込みに反映させることができる。
【００２７】
図８には、図４のクロック相合わせシフトレジスタの動作の一例を説明するためのタイミング図が示されている。多相クロックは、φ０〜φ７の８相クロックが用いられ、それぞれの立ち上がりエッジに同期してにデータを取り込む。８相クロックで取り込み後のデータは、ＤＡ０〜ＤＡ７のようにそれぞれのクロックに対応した信号であるので、単一のクロックφ０に乗せ替えられる。前記のようにφ０とφ１の間に入力データのデータエッジがある場合には、Ｄ１−Ｄ２間でデータが '０’から '１’に切り替わる。
【００２８】
図９には、データエッジ検出回路以降の回路動作の一例を説明するためのタイミング図が示されている。クロックφ０に乗せ替えられた後のデータＤ０〜Ｄ７において、各クロックφ０においてレベルが異なるデータＤ０〜Ｄ７からクロックφ１とφ２の間にデータエッジがあることが判る。
【００２９】
図１０には、データエッジ検出回路以降の回路動作の一例を説明するためのタイミング図が示されている。同図には、シフトレジスタ保持データの中から３つのデータＤ４-T、Ｄ０0 、Ｄ４0 とＤ５-T、Ｄ１0 、Ｄ５0 及びＤ６-T、Ｄ２0 、Ｄ６0 が示され、それに対応して形成されたデータ選択信号（ＵＰ／ＤＮカウンタ出力）及びＤＲ回路の出力（ＤＯＵＴ，ＣＫＯＵＴ）が示されている。
【００３０】
前記位相比較器において、前記説明したようなアルゴリズムを用いると、φｎとφｎ−πと、φｎとφｎ＋πの両方にデータエッジが入る（狭い））場合にＦＩＸが出力されるため、初期状態でφｎがデータの中央にあたるような場合では、エッジフラグが全く移動しない可能性が考えられる。そこで、の場合にＵＰ又はＤＮを出すようなアルゴリズムに変更し、エッジフラグの固定を防ぐようにすればよい。
【００３１】
図１１には、この発明が適用される高速シリアルインターフェイスの一実施例のブロック図が示されている。この実施例のＤＲ回路は、入力データを取り込むのに適したロック相を決定して、データを取りこむ回路であるため、入力インターフェイス全般に利用できるものであるが、特に、高速シリアルインターフェイスでは、データとクロックの位相関係が最適でないと正くデータを受信することができないため必須技術である。
【００３２】
複数からなる全チャネルに共通の多相ＰＬＬと、各チャネル毎に独立に配置したＤＲ回路により構成され、多相ＰＬＬから各ＤＲ回路多相クロックが供給される。シリアル−パラレル変換回路にはＤＲ回路でリタイミングしたデータとクロックが供給される。シリアル−パラレル変換回路にはＤＲ回路でリタイミングしたデータとクロックが供給される。
【００３３】
図１２には、この発明が適用される高速光伝送システムの一実施例の概略図が示されている。受信側の信号処理受信ＬＳＩでは、光伝送路を通して転送レートＡ（例Ａ＝４０）Ｇｂｐｓの光信号が受信側の光モジュールに入力される。光モジュールでは、転送レートをＡ／Ｋ（例Ｋ＝１６のときには２．５）ＧｂｐｓのＫ本のパラレルデータに分割される。この光モジュールでは、パラレルデータＲ０〜Ｒｋの他に各パラレルデータの一部を抽出したデータから成るデスキュー信号ＲＤが出力されて上記受信側の信号処理ＬＳＩに入力される。なお、送信側での信号処理ＬＳＩ→光モジュール間のデータ転送は、上記と同様である。送信側の光モジュールでは、上記受信側とは逆に逆にデスキュー信号ＲＤとＲ０〜Ｒｋをシリアルデータにした上で光信号の形態で光伝送路に送信する。
【００３４】
図１３には、受信側の信号処理ＬＳＩのデータ変換処理部の一実施例の概略図が示されている。受信信号Ｒ０〜Ｒｋ及び上記デスキュー信号ＲＤは、位相同期回路により内部クロックと同期化され、シリアル−パラレル変換回路（以下、Ｓ／Ｐ回路という）によりｎビットパラレルデータに変換される。上記信号処理ＬＳＩはデスキュー信号ＲＤと各パラレルデータＲ０〜Ｒｋとの位相差を検出し補正する事によりトータルＡＧｂｐｓの正しいデータを取り込む。この位相同期回路に前記実施例のＤＲ回路が用いられる。
【００３５】
この実施例では、入力データの位相判定には、多相クロックのあるクロック相（φｎ）と、π進んだクロック相（φｎ−π）、π遅れたクロック相（φｎ＋π）で取り込んだデータにより行う。クロック相（φｎ）がデータエッジより遅れていれば、φｎとφｎ−πの間にデータエッジがくるため、前記図５に示したようにそれぞれのクロック相で取り込んだデータのＥｘ−ＯＲ（排他的論理和）によって判定できる。この時、位相比較器はＵＰ信号を出力する。進んでいる場合も同様の原理で検出でき、ＤＮ信号を出力する。また、データエッジが検出されない場合にはＦＩＸ信号を出力する。
【００３６】
以上説明した実施例によれば、各データビット毎に最適なクロック相でデータで取り込める。データのワンダの大きさに応じて、任意に拡張ができ、拡張により最大周波数は変わらない。デジタル方式のため、ノイズ耐性の問題が小さい。データ選択方式のため、クロック選択方式のようなスキューは発生しない。
【００３７】
以上説明した実施例では、データエッジの位相判定結果を、そのデータの取り込みにリアルタイムにフィードバックさせる方式であるため、毎回、最適なクロック相で取り込んだデータを選択できる。データ保持シフトレジスタ、位相比較器、ＵＰ／ＤＮカウンタの数を増やすことで、データ選択範囲を拡張することができる。アナログ方式の場合、アナログ回路部とデジタル回路部のノイズの干渉が問題となるが、デジタル回路で構成すればその問題を回避できる。クロックを切替える方式は、クロックを切替えた場合にクロック相の位相差分だけクロツクスキューが発生するが、データ選択方式ではクロックは変化しない。
【００３８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、 これまでに説明した実施例では、データエッジの立ち上がり(rise)と立ち下がり(fall)の両方をデータエッジの位相判定の対象とした。両方で判定するほうが位相調整回数は増えるが、データのデューティが悪い場合では、両方にエッジが入る場合があるので、位相判定を立ち上がり又は立ち下がりのいずれか一方だけにするようにアルゴリズムを変更する。
【００３９】
本願発明においてはクロック相数に限らず適用できるため、クロック相を８相以外にしてもよい。特にクロック相聞の位相差が小さいほうが調整単位が小さくなるため、クロックを８相以上にすれば、データ取り込みの精度は上がる。多相クロックを生成する方法として、多相ＰＬＬを用いる方法以外にも、単相ＰＬＬのクロックからディレイ素子を用いて、クロックを多相化することもできる。また、多相クロックから、クロックを合成して、クロック相数を増やすこともできる。位相比較間隔を±π以外にする。φｎがデータの中央付近にある場合では、±πでは正しく判定できた場合でも、間隔を変更すると正しく判定できない場合が生じる。ただし、クロックφｎがエッジに近い場合は問題なく、±πよりはデータ取り込みの精度は低くなるが、動作可能である。
【００４０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。同期化回路で参照クロックに同期した多相クロックを形成し、第１シフトレジスタにより入力データを上記多相のクロックのそれぞれに同期して取り込み、かつ、多クロックの中の１つのクロックに位相を合わせ、第２シフトレジスタにより上記第１シフトレジスタから出力されたデータを保持し、位相比較器により上記第２シフトレジスタの保持でからデータエッジを検出し、選択クロック相に対する進み又は遅れを判定し、選択信号生成回路により判定結果から上記選択されたクロック相が上記データエッジに対応するよう選択信号を形成し、セレクタで上記選択信号により上記第２レジスタに保持された多クロックに対応したデータの中から１つのデータ及びそれに対応した選択クロックを出力することにより、簡素化を図りつつ応答性を改善したデータリカバリ回路を得ることができる。
【００４１】
入力データを参照クロックに同期した多相クロックを用いてそれぞれて取り込んで１つのクロックに位相を合せし、上記複数のデータをシフトレジスタに保持させてデータエッジを検出して、選択クロックとの位相差を判定し、上記選択クロック相が上記データエッジに対応するように選択信号を形成して保持された複数のデータの中から１つのデータ及びそれに対応した選択クロックを選ぶことにより、簡素化を図りつつ応答性を改善したデータリカバリ方法を得ることができる。
【図面の簡単な説明】
【図１】この発明に係るデータリカバリ回路の一実施例を示すブロック図である。
【図２】図１の位相比較器でのデータエッジ検出動作を説明するための概略タイミング図である。
【図３】図１の位相比較器でのデータエッジ検出動作の説明図である。
【図４】図１のクロック相合わせシフトレジスタの一実施例を示す概略ブロック図である。
【図５】図１の位相比較器とデータ保持シフトレジスタの一実施例を示す概略ブロック図である。
【図６】図１のＵＰ／ＤＮカウンタの一実施例を示す回路図である。
【図７】図１のデータ保持シフトレジスタの一実施例を示す概略ブロック図である。
【図８】図４のクロック相合わせシフトレジスタの動作の一例を説明するためのタイミング図である。
【図９】図１のデータエッジ検出回路以降の回路動作の一例を説明するためのタイミング図である。
【図１０】図１のデータエッジ検出回路以降の回路動作の一例を説明するためのタイミング図である。
【図１１】この発明が適用される高速シアルインターフェイスの一実施例を示すブロック図である。
【図１２】この発明が適用される高速光伝送システムの一実施例を示す概略図である。
【図１３】図１２の受信側の信号処理ＬＳＩのデータ変換処理部の一実施例を示す概略図である。
【符号の説明】
１…クロック相合わせシフトレジスタ、２…データ保持シフトレジスタ、３…位相比較器、４…ＵＰ／ＤＮカウンタ、５…セレクタ、６…多相ＰＬＬ回路、φ１〜φ７…クロック。
【発明の属する技術分野】
この発明は、データリカバリ回路とデータリカバリ方法に関し、例えば光通信に用いられる電気的信号処理技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、情報通信機器の高速化に伴い、データ転送速度が飛躍的に向上しており、高速シリアルインターフェースの需要が急増している。高速インターフェースでは入力データとクロックを自動的に同期化する技術が必須である。
【非特許文献１】
Seema Butala Anand et a1.,“A CMOS Clock Recovery Circuit for 2.5Gb/s NRZ DATA”， 1EEE J.SOLID-STATE CIRCUITS，vol.36 No.3,MARCH 2001
【非特許文献２】
Kamran Iravani et a1.,“Clock and Data Recovery for 1.25Gb/s Ethernet Tranceiver in 0.35um CMOS ”， IEEE 1998 CUSTOM INTEGRATED CIRCUITS CONFERENCE（Ethernetは登録商標)
【非特許文献３】
Toshio Tanahashi et al,.“A 2Gb/s 21CH Low-Latency Transceiver Circuit for Inter-Processor Communication” ISSCC2001
【０００３】
上記非特許文献１と２には、アナログＰＬＬを用いて、データからクロックを抽出する技術が述べられている。非特許文献３には、入力データとクロックの位相を比較し、デジタルＤＬＬによってクロックの位相を調整する技術が述べられている。
【０００４】
【発明が解決しようとする課題】
上記非特許文献１、２のようなアナログＰＬＬ方式では、各チャネル毎にアナログＰＬＬが必要となるため、多チャンネル化した場合、デジタル回路−アナログ回路間のノイズの干渉が問題となる。また、アナログ回路の専用電源が多数必要になることや、フィルタ容量等による面積の増大等の問題もある。
【０００５】
上記非特許文献３のようなデジタルＤＬＬ方式では、入力データとクロックの位相比較の結果が、そのデータの取り込みにフィードバックされる方式では無く、数ビット後のデータの取り込みに反映される。そのため、各ビット毎に最適なクロックに合わせることができず、フィードバックされるまでのデータ及びクロックの位相の変動量が大きいと、データが正しく取り込めない場合がある。また、クロックを切替える方式のため、データリカバリ回路でリタイミングしたデータとクロックを受ける回路、例えば、シリアル−パラレル変換回路等では、クロックを切替えたとき、クロック相の位相差分、クロックスキューが発生するという問題が生じる。
【０００６】
この発明の目的は、簡素化を図りつつ応答性を改善したデータリカバリ回路とデータリカバリ方法を提供することにある。この発明の他の目的は、多チャンネルに好適なデータリカバリ回路とデータリカバリ方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。同期化回路で参照クロックに同期した多相クロックを形成し、第１シフトレジスタにより入力データを上記多相のクロックのそれぞれに同期して取り込み、かつ、多クロックの中の１つのクロックに位相を合わせ、第２シフトレジスタにより上記第１シフトレジスタから出力されたデータを保持し、位相比較器により上記第２シフトレジスタの保持でからデータエッジを検出し、選択クロック相に対する進み又は遅れを判定し、選択信号生成回路により判定結果から上記選択されたクロック相が上記データエッジに対応するよう選択信号を形成し、セレクタで上記選択信号により上記第２レジスタに保持された多クロックに対応したデータの中から１つのデータ及びそれに対応した選択クロックを出力する。
【０００８】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。入力データを参照クロックに同期した多相クロックを用いてそれぞれて取り込んで１つのクロックに位相を合せし、上記複数のデータをシフトレジスタに保持させてデータエッジを検出して、選択クロックとの位相差を判定し、上記選択クロック相が上記データエッジに対応するように選択信号を形成して保持された複数のデータの中から１つのデータ及びそれに対応した選択クロックを選ぶ。
【０００９】
【発明の実施の形態】
図１には、この発明に係るデータリカバリ回路の一実施例のブロック図が示されている。入力データ（非同期）は、入力バッファＩＢを通してクロック相合わせシフトレジスタ１に取り込まれる。参照クロックは、入力データとは非同期の基準クロック信号である。この参照クロックの周波数は、上記入力データを出力させる送信側回路側のクロック信号に対応して設定される。ただし、この参照クロックと、上記入力データとは非同期である。
【００１０】
参照クロックは、上記入力データに対応した入力バッファＩＢ１と同等の入力バッファＩＢ２を通して多相出力ＰＬＬ回路６に入力される。この多相出力ＰＬＬ回路６は、特に制限されないが、参照クロックに同期化された８相のパルスを形成する。例えば、電圧制御発振回路を４段の差動型リングオシレータで構成し、電圧制御発振回路の１／８分周したクロックと上記参照クロックとを位相比較器で比較し、両者が一致するような制御信号をループフィルタ（チャージポンプ回路）で形成して、上記電圧制御発振回路の周波数を制御して両者を同期化させ、上記電圧制御発振回路の発振出力の各ノードから発振出力を取り出すことで８相のクロックパルスを形成する。
【００１１】
上記クロック相合わせレジスタ１は、多相（８相）クロックでデータを取り込んだ後、異相クロック間を転送して最終的に単一クロック相に乗せ替える動作を行う。データ保持シフトレジスタ２は、データを取り込むクロック相が決定されるまで入力されたデータを保持する。位相比較器（データエッジ検出回路）３は、多相クロックで取り込んだデータからデータエッジを検出し、選択したクロッ相がデータエッジにより遅れていればＵＰ（アップ）信号、進んでいればＤＮ（ダウン）信号をＵＰ／ＤＮ（アップ／ダウン）カウンタに出力する。ＵＰ／ＤＮカウンタ４は、位相比較器３から出力されたＵＰ／ＤＮ信号からセレクタ選択信号を生成する。セレクタ５は、セレクタ選択信号を受けて、最適なクロック相で取り込んだデータを、データ保持シフトレジスタ部から選択して出力する。
【００１２】
図２には、前記位相比較器でのデータエッジ検出動作を説明するための概略タイミング図が示されている。この実施例のデータリカバリー回路（以下、単にＤＲ回路という）はデジタル回路で構成される。ＤＲ回路では、前記のような多相ＰＬＬの多相クロックを用いて入力データのエッジを検出し、最適なクロックでリタイミングしたデータとそのクロックを出力する。
【００１３】
上記多相ＰＬＬとして前記のような８相ＰＬＬを用いた場合を例に説明する。図に示すようにデータエッジが８相クロックφ０〜φ７のうち、φ２とφ３の間にある場合について説明する。まず、エッジフラグが初期位置φ０に設定される。その後、位相比較器でのエッジ検出によりエッジフラグが移動して、最終的にφ２もしくはφ３になる。同期データはエッジフラグの位置より、π（半周期）遅れたφ６もしくはφ７で取り込んだデータ（Ｄ６ or Ｄ７）を出力する。
【００１４】
例えば、セレクト信号（ＵＰ／ＤＮカウンタ出力）の切替わりに応じて位相比較器の入力を切替えることも考えられるが、入カデータを切替えた後に切替えた後のデータにおける位相判定結果がＵＰ／ＤＮカウンタにフィードバックされるまでに、数サイクルの遅延が生じる。そのため、リアルタイムに位相判定とクロック相の切替えを行なうことができない。それに対して、前記図３の実施例のように位相比較器を各クロック相で取り込んだデータ毎に並列に配置しておき、各々、位相判定を行うことで、各クロック相での判定結果（ＵＰ，ＤＮ信号）が常に出力されている。
【００１５】
ＵＰ／ＤＮカウンタは、シフトレジスタ方式により各判定結果を全て受けており、セレクト信号（ＵＰ／ＤＮカウンタの出力）が切替わった時、位相比較器の入力をセレクタで切替える必要がなく、次のサイクルで切替えた後のクロック相の判定結果からセレクト信号を切替えることができる。すなわち、１サイクル毎にクロック相の切替えと位相判定を行なうことができる。
【００１６】
データエッジの位相判定を行ない、セレクト信号（ＵＰ／ＤＮカウンタの出力）を出力する間、シフトレジスタによって取り込んだデータを保持しておくことで、判定結果をそのデータに直接反映することができ、リアルタイムで各ビット毎に最適なクロック相でデータを取り込むことができる。この実施例では、位相比較器とＵＰ／ＤＮカウンタを調整範囲の分だけ並列に配置するものであるため、その数を変えることで、ワンダに対する動作範囲を容易に拡張できる。
【００１７】
図４には、図１のクロック相合わせシフトレジスタの一実施例の概略ブロック図が示されている。先頭の８つのフリップフロップ回路Ｆ／Ｆで、８相クロックφ０〜φ７で入力データをそれぞれが取り込む。その後、異相クロック間を転送し、最終的に単一クロック相、例えばこの実施例ではクロックφ０に乗せ替える。本回路ブロック以降の回路では、基本的に乗せ替えたクロック相φ０で動作させる。
【００１８】
図５には、図１の位相比較器とデータ保持シフトレジスタの一実施例の概略ブロック図が示されている。この実施例では、クロック相合わせシフトレジスタで単一クロックに乗せ替えたデータを、データ保持シフトレジスタで数ビット分保持する。保持されたデータから、あるクロック相で取り込んだデータ、π進んだクロック相で取り込んだデータ、π遅れたクロック相で取り込んだデータを各々、位相比較回路部に入力する。
【００１９】
位相比較回路部では３つのデータを比較し、ＵＰ、ＤＮ、ＦＩＸ信号を出力する。点線で囲んだ位相比較回路部の単位回路を各データ毎に並列に配置することで、各相のエッジの位相判定を同時に行ない、ＵＰ［−8 〜８］、ＤＮ［−８〜８］ＦＩＸ［−８〜８］を常に出力する。セレクタ等で入力データを切替える必要がなく、検出結果をそのデータの取り込みにフィードバツクさせることが可能となる。同図は、±２πの範囲で動作範囲を調整できる場合の例が示されおり、データ保持シフトレジスタと、位相比較回路郁の数を拡張することで、調整範囲を容易に変更できる。データ検出部は動作速度に応じてラッチで刻むようにされる。
【００２０】
データエッジ検出回路のアルゴリズムは、次の通りである。ＵＰ出力は、データエッジに対して、φｎとφｎ＋πが遅れていく場合であり、ＤＮ出力は、データエッジに対して、φｎ−πとφｎが進でいる場合であり、φｎ−π、φｎ及びφｎ＋πの間にデータエッジが無い場合や入力データのデューティ（duty）が悪い（広い）場合や、フリップフロップ回路Ｆ／Ｆのセットアップ／ホールド、及びデータジッタの大きさに依っては、φｎとφｎ−πと、φｎとφｎ＋πの両方にデータエッジが入る（狭い））場合が存在するため、その場合はＦＩＸ信号を出力するようにする。
【００２１】
図６には、図１のＵＰ／ＤＮカウンタの一実施例の回路図が示されている。ＵＰ／ＤＮカウンタはシフトレジスタ方式になっており、各クロック相毎の位相判定信号を常に入力している。そのため、データ選択信号が切替わった場合、入力を切替える必要がなくなり、次のサイクルで切替えた後のクロック相による検出結果からセレクト信号の切替えを行なうことができる。
【００２２】
回路動作は以下のようになる。まず、ＵＰ／ＤＮカウンタ部のフリップフロップ回路Ｆ／Ｆをセット又はリセットして、ＳＥＬ０にＨその他をＬとする（初期状態）。最初のクロックで、ＵＰ０がＨの場合はＳＥＬ０のフラグ '１’をＳＥＬ−１にシフトし、ＤＮ０がＨの場合はＳＥＬ１にシフトし、ＦＩＸ０がＨの場合はＳＥＬ０のまま保持する。以下、１サイクル毎にフラグ（データ選択信号）の移動を繰り返す。
【００２３】
同図は±２πの範囲で調整できる場合の例で、位相比較器と同様にカウンタ郁を拡張することで、調整範囲を容易に変更できる。なお、この実施例では、データ選択信号が両端まで行った場合、フラグが消滅しないように、ＳＥＬ−８はＵＰ−８でＦＩＸ，ＳＥＬ８はＤＮ８でＦＩＸとなるようにしてある。両端のフラグが立った場合、エラー信号として出力させ、データのリタイミングを初期状態からやり直す機能として使用できる。
【００２４】
図７には、図１のデータ保持シフトレジスタの一実施例の概略ブロック図が示されている。この実施例では、位相比較器で示したデータ保持シフトレジスタに追加して、データエッジから位相判定を行ない、ＵＰ／ＤＮカウンタ部でセレクト信号を出力するまでの間、データを保持できるようにフリップフロップ回路Ｆ／Ｆが追加される。前記図５、図６の回路では、２クロック後にセレクト信号を出力する仕様となっているため、その分のデータを保持できるようにする。
【００２５】
データエッジの検出結果から、データエッジよりπ遅れたクロックで取り込んだデータを出力する。ＳＥＬ０＝Ｈであれば、Ｄ０0 の位相判定結果からエッジがφ０近傍にあることを示しているため、その２クロック後のＤ０-2T から、π遅れたクロックで取り込んだデータＤ４-2T を選択して出力する。データエッジ検出部、ＵＰ／ＤＮカウンタ部のフリップフロップ回路Ｆ／Ｆ数が増えれば、その分だけデータ保持用のフリップフロップ回路Ｆ／Ｆを追加すれば良い。
【００２６】
前記セレクタは、ＵＰ／ＤＮカウンタの出力のセレクト信号に対応するデータを、データ保持シフトレジスタから選択する。例えば、セレクト信号ＳＥＬ０がＨの場合は、ＳＥＬ０Ｄを取り出すようにする。これによって、データエッジの検出結果をそのデータの取り込みに反映させることができる。
【００２７】
図８には、図４のクロック相合わせシフトレジスタの動作の一例を説明するためのタイミング図が示されている。多相クロックは、φ０〜φ７の８相クロックが用いられ、それぞれの立ち上がりエッジに同期してにデータを取り込む。８相クロックで取り込み後のデータは、ＤＡ０〜ＤＡ７のようにそれぞれのクロックに対応した信号であるので、単一のクロックφ０に乗せ替えられる。前記のようにφ０とφ１の間に入力データのデータエッジがある場合には、Ｄ１−Ｄ２間でデータが '０’から '１’に切り替わる。
【００２８】
図９には、データエッジ検出回路以降の回路動作の一例を説明するためのタイミング図が示されている。クロックφ０に乗せ替えられた後のデータＤ０〜Ｄ７において、各クロックφ０においてレベルが異なるデータＤ０〜Ｄ７からクロックφ１とφ２の間にデータエッジがあることが判る。
【００２９】
図１０には、データエッジ検出回路以降の回路動作の一例を説明するためのタイミング図が示されている。同図には、シフトレジスタ保持データの中から３つのデータＤ４-T、Ｄ０0 、Ｄ４0 とＤ５-T、Ｄ１0 、Ｄ５0 及びＤ６-T、Ｄ２0 、Ｄ６0 が示され、それに対応して形成されたデータ選択信号（ＵＰ／ＤＮカウンタ出力）及びＤＲ回路の出力（ＤＯＵＴ，ＣＫＯＵＴ）が示されている。
【００３０】
前記位相比較器において、前記説明したようなアルゴリズムを用いると、φｎとφｎ−πと、φｎとφｎ＋πの両方にデータエッジが入る（狭い））場合にＦＩＸが出力されるため、初期状態でφｎがデータの中央にあたるような場合では、エッジフラグが全く移動しない可能性が考えられる。そこで、の場合にＵＰ又はＤＮを出すようなアルゴリズムに変更し、エッジフラグの固定を防ぐようにすればよい。
【００３１】
図１１には、この発明が適用される高速シリアルインターフェイスの一実施例のブロック図が示されている。この実施例のＤＲ回路は、入力データを取り込むのに適したロック相を決定して、データを取りこむ回路であるため、入力インターフェイス全般に利用できるものであるが、特に、高速シリアルインターフェイスでは、データとクロックの位相関係が最適でないと正くデータを受信することができないため必須技術である。
【００３２】
複数からなる全チャネルに共通の多相ＰＬＬと、各チャネル毎に独立に配置したＤＲ回路により構成され、多相ＰＬＬから各ＤＲ回路多相クロックが供給される。シリアル−パラレル変換回路にはＤＲ回路でリタイミングしたデータとクロックが供給される。シリアル−パラレル変換回路にはＤＲ回路でリタイミングしたデータとクロックが供給される。
【００３３】
図１２には、この発明が適用される高速光伝送システムの一実施例の概略図が示されている。受信側の信号処理受信ＬＳＩでは、光伝送路を通して転送レートＡ（例Ａ＝４０）Ｇｂｐｓの光信号が受信側の光モジュールに入力される。光モジュールでは、転送レートをＡ／Ｋ（例Ｋ＝１６のときには２．５）ＧｂｐｓのＫ本のパラレルデータに分割される。この光モジュールでは、パラレルデータＲ０〜Ｒｋの他に各パラレルデータの一部を抽出したデータから成るデスキュー信号ＲＤが出力されて上記受信側の信号処理ＬＳＩに入力される。なお、送信側での信号処理ＬＳＩ→光モジュール間のデータ転送は、上記と同様である。送信側の光モジュールでは、上記受信側とは逆に逆にデスキュー信号ＲＤとＲ０〜Ｒｋをシリアルデータにした上で光信号の形態で光伝送路に送信する。
【００３４】
図１３には、受信側の信号処理ＬＳＩのデータ変換処理部の一実施例の概略図が示されている。受信信号Ｒ０〜Ｒｋ及び上記デスキュー信号ＲＤは、位相同期回路により内部クロックと同期化され、シリアル−パラレル変換回路（以下、Ｓ／Ｐ回路という）によりｎビットパラレルデータに変換される。上記信号処理ＬＳＩはデスキュー信号ＲＤと各パラレルデータＲ０〜Ｒｋとの位相差を検出し補正する事によりトータルＡＧｂｐｓの正しいデータを取り込む。この位相同期回路に前記実施例のＤＲ回路が用いられる。
【００３５】
この実施例では、入力データの位相判定には、多相クロックのあるクロック相（φｎ）と、π進んだクロック相（φｎ−π）、π遅れたクロック相（φｎ＋π）で取り込んだデータにより行う。クロック相（φｎ）がデータエッジより遅れていれば、φｎとφｎ−πの間にデータエッジがくるため、前記図５に示したようにそれぞれのクロック相で取り込んだデータのＥｘ−ＯＲ（排他的論理和）によって判定できる。この時、位相比較器はＵＰ信号を出力する。進んでいる場合も同様の原理で検出でき、ＤＮ信号を出力する。また、データエッジが検出されない場合にはＦＩＸ信号を出力する。
【００３６】
以上説明した実施例によれば、各データビット毎に最適なクロック相でデータで取り込める。データのワンダの大きさに応じて、任意に拡張ができ、拡張により最大周波数は変わらない。デジタル方式のため、ノイズ耐性の問題が小さい。データ選択方式のため、クロック選択方式のようなスキューは発生しない。
【００３７】
以上説明した実施例では、データエッジの位相判定結果を、そのデータの取り込みにリアルタイムにフィードバックさせる方式であるため、毎回、最適なクロック相で取り込んだデータを選択できる。データ保持シフトレジスタ、位相比較器、ＵＰ／ＤＮカウンタの数を増やすことで、データ選択範囲を拡張することができる。アナログ方式の場合、アナログ回路部とデジタル回路部のノイズの干渉が問題となるが、デジタル回路で構成すればその問題を回避できる。クロックを切替える方式は、クロックを切替えた場合にクロック相の位相差分だけクロツクスキューが発生するが、データ選択方式ではクロックは変化しない。
【００３８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、 これまでに説明した実施例では、データエッジの立ち上がり(rise)と立ち下がり(fall)の両方をデータエッジの位相判定の対象とした。両方で判定するほうが位相調整回数は増えるが、データのデューティが悪い場合では、両方にエッジが入る場合があるので、位相判定を立ち上がり又は立ち下がりのいずれか一方だけにするようにアルゴリズムを変更する。
【００３９】
本願発明においてはクロック相数に限らず適用できるため、クロック相を８相以外にしてもよい。特にクロック相聞の位相差が小さいほうが調整単位が小さくなるため、クロックを８相以上にすれば、データ取り込みの精度は上がる。多相クロックを生成する方法として、多相ＰＬＬを用いる方法以外にも、単相ＰＬＬのクロックからディレイ素子を用いて、クロックを多相化することもできる。また、多相クロックから、クロックを合成して、クロック相数を増やすこともできる。位相比較間隔を±π以外にする。φｎがデータの中央付近にある場合では、±πでは正しく判定できた場合でも、間隔を変更すると正しく判定できない場合が生じる。ただし、クロックφｎがエッジに近い場合は問題なく、±πよりはデータ取り込みの精度は低くなるが、動作可能である。
【００４０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。同期化回路で参照クロックに同期した多相クロックを形成し、第１シフトレジスタにより入力データを上記多相のクロックのそれぞれに同期して取り込み、かつ、多クロックの中の１つのクロックに位相を合わせ、第２シフトレジスタにより上記第１シフトレジスタから出力されたデータを保持し、位相比較器により上記第２シフトレジスタの保持でからデータエッジを検出し、選択クロック相に対する進み又は遅れを判定し、選択信号生成回路により判定結果から上記選択されたクロック相が上記データエッジに対応するよう選択信号を形成し、セレクタで上記選択信号により上記第２レジスタに保持された多クロックに対応したデータの中から１つのデータ及びそれに対応した選択クロックを出力することにより、簡素化を図りつつ応答性を改善したデータリカバリ回路を得ることができる。
【００４１】
入力データを参照クロックに同期した多相クロックを用いてそれぞれて取り込んで１つのクロックに位相を合せし、上記複数のデータをシフトレジスタに保持させてデータエッジを検出して、選択クロックとの位相差を判定し、上記選択クロック相が上記データエッジに対応するように選択信号を形成して保持された複数のデータの中から１つのデータ及びそれに対応した選択クロックを選ぶことにより、簡素化を図りつつ応答性を改善したデータリカバリ方法を得ることができる。
【図面の簡単な説明】
【図１】この発明に係るデータリカバリ回路の一実施例を示すブロック図である。
【図２】図１の位相比較器でのデータエッジ検出動作を説明するための概略タイミング図である。
【図３】図１の位相比較器でのデータエッジ検出動作の説明図である。
【図４】図１のクロック相合わせシフトレジスタの一実施例を示す概略ブロック図である。
【図５】図１の位相比較器とデータ保持シフトレジスタの一実施例を示す概略ブロック図である。
【図６】図１のＵＰ／ＤＮカウンタの一実施例を示す回路図である。
【図７】図１のデータ保持シフトレジスタの一実施例を示す概略ブロック図である。
【図８】図４のクロック相合わせシフトレジスタの動作の一例を説明するためのタイミング図である。
【図９】図１のデータエッジ検出回路以降の回路動作の一例を説明するためのタイミング図である。
【図１０】図１のデータエッジ検出回路以降の回路動作の一例を説明するためのタイミング図である。
【図１１】この発明が適用される高速シアルインターフェイスの一実施例を示すブロック図である。
【図１２】この発明が適用される高速光伝送システムの一実施例を示す概略図である。
【図１３】図１２の受信側の信号処理ＬＳＩのデータ変換処理部の一実施例を示す概略図である。
【符号の説明】
１…クロック相合わせシフトレジスタ、２…データ保持シフトレジスタ、３…位相比較器、４…ＵＰ／ＤＮカウンタ、５…セレクタ、６…多相ＰＬＬ回路、φ１〜φ７…クロック。
Claims (5)
- 参照クロックを受け、それに同期した多相クロックを形成する同期化回路と、
入力データを上記同期化回路で形成された多相のクロックのそれぞれに同期して取り込み、かつ、多クロックの中の１つのクロックに位相を合わせる第１シフトレジスタと、
上記第１シフトレジスタを通して出力されたデータを保持する第２シフトレジスタと、
上記多相クロックのそれぞれにより取り込まれたデータを受けてデータエッジを検出し、かかるデータエッジに対する選択クロック相の進み又は遅れを判定する位相比較器と、
上記位相比較器の判定結果を受けて、上記選択されたクロック相が上記データエッジに対応するよう選択信号を形成する選択信号生成回路と、
上記選択信号生成回路により形成された選択信号により上記第２レジスタに保持された多クロックに対応したデータの中から１つのデータ及びそれに対応した選択クロックを出力するセレクタとを備えてなることを特徴とするデータリカバリ回路。 - 請求項１において、
上記同期化回路は、多相出力のＰＬＬ回路により構成され、
上記選択信号生成回路は、上記位相比較器からの判定出力によりアップ／ダウン計数動作を行うアップ／ダウンカウンタにより構成されるものであることを特徴とするデータリカバリ回路。 - 請求項２において、
上記多相クロックは、Ｎ相からなり、
上記第１シフトレジスタは、Ｎ相クロックのそれぞれにより入力データを取り込むＮ個のフリップフロップ回路と、上記Ｎ個のフリップフロップ回路にそれぞれ縦列形態に接続された複数のフリップフロップ回路からなるＮ個のシフトレジスタからなり、最終段のフリップフロップ回路から上記Ｎ相のクロックのうちの１つのクロックに同期したＮ個のデータをパラレルに出力するものであることを特徴とするデータリカバリ回路。 - 請求項３において、
上記第２シフトレジスタは、上記第１シフトレジスタからパラレルに出力されるＮ個のデータをそれぞれ受けるシフトレジスタからなり、
上記位相比較器は、上記Ｎ相の中の１つのクロックで取り込んだデータと、半周期（π）進んだクロック相で取り込んだデータ及び半周期遅れてクロック相で取り込んだデータを比較し、位相進み、位相遅れ及び位相固定の判定信号を出力し、
上記アップ／ダウンカウンタは、位相進みの判定出力によりアップカウント動作を行い、位相遅れの判定出力によりダウンカウント動作を行い、位相固定の判定出力により以前の状態を保持するするものであることを特徴とするデータリカバリ回路。 - 入力データを参照クロックに同期した多相クロックを用いてそれぞれて取り込んで、それら複数のデータを多クロックの中の１つのクロックに位相を合せし、
上記多クロックのそれぞれに対応した複数のデータをシフトレジスタに保持させて、そのデータ列からデータエッジを検出して、選択クロックとの位相差を判定し、
上記判定結果により上記選択クロック相が上記データエッジに対応するように選択信号を形成して、上記レジスタに保持された多クロックに対応した複数のデータの中から１つのデータ及びそれに対応した選択クロックを選ぶようにしてなることを特徴とするデータリカバリ方法。
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