JP2009239768A

JP2009239768A - 半導体集積回路装置、及び、クロックデータ復元方法

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Publication number: JP2009239768A
Application number: JP2008085174A
Authority: JP
Inventors: Seiichi Umai; 聖一馬居; Tsuyoshi Isezaki; 剛志伊勢崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-03-28
Filing date: 2008-03-28
Publication date: 2009-10-15
Also published as: US20090245449A1; US8369472B2

Abstract

【課題】インターポレータ方式のクロックデータ復元回路において、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路を実現する。
【解決の手段】インターポレータ回路の生成クロックを分周し、リカバリクロックを生成する。また、インターポレータ回路が生成するクロックの位相を制御するポインタは分周前のクロックを使い、その他の回路は分周後のリカバリクロックを使い動作する。
【選択図】図２

Description

本発明はマルチレートのシリアルデータを受信するクロックデータ復元回路に関する物で、特にシリアライザ−デシリアライザ回路（Ｓｅｒｄｅｓ)に好適なクロックデータ復元回路に関する。

近年、シリアルデータ転送は図１に示すような光通信（ＰＯＮ；ＰａｓｓｉｖｅＯｐｔｉｃａｌＮｅｔｗｏｒｋ）を始め、パーソナルコンピュータ（ＰＣ）やサーバのバックプレーン転送など様々な場所に使用されており、また扱われる情報量の増加に伴い更なる高速化が求められている。この高速シリアルデータ転送を実現するために、送られてくるシリアルデータから位相情報を抽出し、データに同期したクロックを生成するクロックデータ復元回路（ＣＤＲ）が必要である。また、高速シリアルデータ転送に使われる規格は用途の違いなどから、ＧＰＯＮなど様々あり、それぞれ決められた転送レートがある。またＥｔｈｅｒｎｅｔを始め同様のプロトコルでも複数の転送レートをもつ規格もあり、規格をひとつのLSIで準拠する為には、マルチレートに対応したクロックデータ復元回路が必要である。

特許文献１はクロックデータ復元回路を含むシリアライザ−デシリアライザ回路（Ｓｅｒｄｅｓ）について示されている。この回路は基本的なクロックデータ復元回路を持ち、パラレル−シリアル変換回路、シリアル−パラレル変換回路、ファストインファストアウト回路（ＦＩＦＯ；ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ）を一体化することで、小面積、低消費電力を実現している。

特開２００７−３６８６９号公報

図６は、特許文献１の図７に示されるシリアライザ−デシリアライザ回路（Ｓｅｒｄｅｓ）に含まれるクロックデータ復元回路（ＣＤＲ）を抜粋したものである。図６には、位相同期回路６１０１（ＰＬＬ）、分周回路６１０３、インターポレータ回路６１０２（ＩＰ）、サンプリング回路６１０４（Ｓｐｌ）、クロックデータ復元回路コントロール回路６１０６（CDRｃｔｒｌ； CDR control）が含まれる。

位相同期回路６１０１（ＰＬＬ）で生成されたクロックを分周回路６１０３（ＤＩＶ）で分周多相クロックに変換する。その多相クロックを使いインターポレータ回路６１０２（ＩＰ）でリカバリクロックを生成する。サンプリング回路６１０４（Ｓｐｌ）で入力データとリカバリクロックの比較を行う。その比較結果を受けCDRコントロール回路６１０６がインターポレータ回路６１０２の位相制御を行うことで入力データに対して最適なリカバリクロックを生成する。

図６では、位相同期回路６１０１（ＰＬＬ）とインターポレータ回路６１０２（ＩＰ）の間にある分周回路６１０３（ＤＩＶ）の分周比を変更することでマルチレートに対応する。しかし、この方法ではインターポレータ回路６１０２（ＩＰ）の動作速度を入力データの転送レートに合わせて切り変える必要があり、非常に広い帯域を前記インターポレータ回路６１０２（ＩＰ）に持たせる必要がある。ところが、インターポレータ回路などのアナログ回路は帯域を広くすると、ジッタの増加や、回路面積の増大などといった問題を生じる。

以上の点に鑑み、本発明では、インターポレータ回路の広帯域化をせずに、マルチレートのデータに対応したクロックデータ復元回路の実現することを課題とする。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、位相同期回路（ＰＬＬ）などのクロック源（ＰＬＬ）から供給される多相クロックを元にインターポレータ回路（ＩＰ）で合成されたクロック（Ｃｏｍｐｃｌｋ）を送られてくるデータの転送レートに合わせて分周回路（ＤＩＶ）で分周し、入力データの取り込みに最適な周波数のリカバリクロック（Ｒｃｌｋ）を生成する。このリカバリクロック（Ｒｃｌｋ）と入力データの位相を位相比較回路（ＰｈＣ）で位相比較し、シリアルデータの位相に対してクロックが遅れているか、進んでいるかを判定する。その位相判定結果（Ｓｉｇ１）をフィルタ回路（Ｆｉｌ）で最適化し、その結果を基にポインタ回路（Ｐｔ）がインターポレータ回路（ＩＰ）に生成クロックの位相を進ませるもしくは、遅らせる制御信号（Ｓｉｇ３）を送る。その制御信号（Ｓｉｇ３）を受けて、インターポレータ回路は生成クロックの位相を進めたり、遅らせたりすることで、マルチレートに対応したクロックデータ復元回路（ＣＤＲ）を実現する。また、位相比較回路（ＰｈＣ）、フィルタ回路（Ｆｉｌ）、ポインタ回路（Ｐｔ）に供給するクロックをそれぞれ別系統にし、（１)インターポレータ回路の合成クロック、（２)リカバリクロック、（３)インターポレータ回路の合成クロックの分周クロック、（４)リカバリクロックの分周クロックのいずれかを使うことでクロックデータ復元回路の追従特性を制御することができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、以下のようである。すなわち、インターポレータ回路の広帯域化をせずに、マルチレートのデータに対応したクロックデータ復元回路の実現が可能となる。

図１は、高速シリアル転送システムの例を示したものである。図１（a)は光通信ネットワークシステムであるパッシブオプティカルネットワーク（ＰＯＮ；ＰａｓｓｉｖｅＯｐｔｉｃａｌＮｅｔｗｏｒｋ)を示した図である。

PONは複数の端末側送受信機であるＯＮＵ１００１〜１００３（ＯｐｔｉｃａｌＮｅｔｗｏｒｋＵｎｉｔ)と基地局側送受信機であるオプティカルラインターミナル１００４（ＯＬＴ；Ｏｐｔｉｃａｌ Line Terminal）とそれらを繋ぐ光ファイバーで構成される。

ONUは例えば各家庭にあるパーソナルコンピュータ（PC）に接続されOLTとのデータの送受信を行う通信装置である。

OLTはインターネット供給会社等の基地局に配置され複数のＯＮＵと光ファイバーで接続されインターネットとONUとの間でデータの送受信を行う通信装置である。ＯＮＵ-ＯＬＴ間の通信ではギガビットポン（GPON)やギガビットイーサネットポンなどの規格があり、それぞれ転送速度が異なっている。

図１（b）はＰＣ内部の中央演算処理装置（ＣＰＵ）とハードディスクドライブ（ＨＤＤ）間の通信を示した図である。中央演算処理装置（ＣＰＵ）は記憶装置であるハードディスクドライブに蓄積したデータを必要に応じて読み出し、使用者の命令に従い演算処理を行い、演算結果を必要に応じてハードディスクドライブに書き込む半導体装置である。ハードディスクドライブ（ＨＤＤ）は、PC等のデジタル機器に内蔵され、不揮発性の磁気記録ディスク、データの読み書きを行う磁気記録ヘッド、外部とデータのやり取りを行い磁気記録ヘッドを制御する制御回路から構成され、大容量のデータを保持する事ができる記憶装置である。ＣＰＵ−ＨＤＤ間の通信は所定の規格が適用されている。この規格ではジェネレーション１（G１)とジェネレーション２（G２)がありそれぞれ規定される転送レートが異なっているが、互換性が必要なため送受信回路はそれぞれジェネレーション１，２のデータを送受信する必要がある。

図１（ａ），（ｂ）に示した通信はいずれも高速シリアル転送であり、受信機内部には受信用の大規模集積回路（ＬＳＩ）もしくは集積回路（ＩＣ）が組み込まれており、そのＬＳＩやＩＣ内部には必ず受信データに同期したクロック（リカバリクロック）を生成するクロックデータ復元回路（ＣＤＲ）が組み込まれている。

図２は、図１に示したクロックデータ復元回路（CDR）の詳細を示すブロック図である。図２の回路は位相同期回路２１０１（ＰＬＬ）、インターポレータ回路２１０２（ＩＰ）、分周回路２１０３（ＤＩＶ）、位相比較回路２１０４（ＰｈＣ）、フィルタ回路２１０５（Ｆｉｌ）、ポインタ回路２１０６（Ｐｔ）からなる。

位相同期回路２１０１（ＰＬＬ）は例えば入力データが“１”の時“０”を出力する反転回路（インバータ）を複数個、輪のように接続した発信器（リングオシレータ）を備え、その複数の反転回路の出力をクロックとして取り出すことで周波数が等しく、位相の異なる多相クロック（Ｍｕｌｃｌｋ）を生成する。

インターポレータ回路２１０２（ＩＰ）は位相同期回路２１０１（ＰＬＬ）から供給される周波数が等しく位相が異なる複数の多相クロックをそれぞれ重み付けして足し合わせることで多相クロック間の位相を補間するクロックである合成クロック（Ｃｏｍｐｃｌｋ）を合成する。合成クロックは重み付け量を切り替える事で、位相を１／S周期（Ｓは回路に求められる位相精度により決まる、正の整数）間隔でずらすことが出来る。インターポレータ２１０２（ＩＰ）は外部からの制御により重み付けを変えることで、任意の位相（１相〜S相）のクロックを生成することができる。

分周回路２１０３（ＤＩＶ）は入力されるクロックを１／Nの周波数に変換（分周）し、リカバリクロック（Rclk）を生成する。分周比Nは、外部の制御によりを任意に切り替えることができる。

位相比較回路２１０４（ＰｈＣ）は入力データと回路内部で生成したクロックの位相（切り替わりエッジ）を比較し、入力データに対してクロックが進んでいるか、送れているかを判定し、位相比較結果を出力する。

フィルタ回路２１０５（Ｆｉｌ）は位相比較回路２１０４（ＰｈＣ）が出力する位相比較結果を複数サイクルに渡り蓄積し平均化、閾値比較し、最終的にインターポレータ回路２１０２（ＩＰ）の位相を進めるか、遅らせるかを決定して位相更新信号を出力する。また、フィルタ回路２１０５（Ｆｉｌ）は位相比較結果を蓄積するサイクル（位相更新サイクル）を制御することで、入力データに対するリカバリクロックの位相制御の応答速度を制御することができ、クロックデータ復元回路全体の帯域を制御する。

ポインタ回路２１０６（Ｐｔ）は、フィルタ回路２１０５（Ｆｉｌ）の位相更新信号に従い、インターポレータの合成クロックが取るべき相（１相〜S相）に対応付けされた情報を更新し、インターポレータの合成クロックの取り得る相（１相〜S相）に対応付けされたTAP信号（TAP１〜TAPS）のいずれかを選択することでインターポレータ回路２１０２（ＩＰ）の合成クロックの位相を制御する。

また、クロックデータ復元回路ではデータ受信中にデータ受信用クロック（リカバリクロック）の位相が大きく動くとデータの受信に失敗する場合があるためポインタ回路２１０６（Ｐｔ）はインターポレータ回路２１０２（ＩＰ）の合成クロックの位相を１段階ずつ進めるもしくは遅らせる形でインクリメンタルに制御する。

なお、位相比較回路２１０４（ＰｈＣ）、フィルタ回路２１０５（Ｆｉｌ）、ポインタ回路２１０６（Ｐｔ）は、リカバリクロックを動作クロックとして動作する。なお、この「リカバリクロックを動作クロックとして動作する」とは、その回路内のフリップフロップがリカバリクロックに同期して動作することを意味する。

理解を容易にするため、次に示す条件におけるクロックデータ復元回路（ＣＤＲ）の動作原理について説明する。
・最大の入力データ転送レートとリカバリクロックのレートが同じ（例えば、データレートが1Giga bit/secの時リカバリクロックは1GHz）であるフルレート方式のクロックデータ復元回路（ＣＤＲ）とする。
・入力されるデータの転送レートとインターポレータ回路の合成するクロックが同じ場合に最適となるように設定される。
・入力データは最大の転送レートを１として、転送レートが１／Ｎ（０＜Ｎ＜無限大）とする。

インターポレータ回路２１０２（ＩＰ）は位相同期回路２１０１（ＰＬＬ；Ｐｈａｓｅ-ｌｏｃｋｅｄｌｏｏｐ）から供給される多相クロックを使い、周波数が等しく位相のずれた合成クロックを生成する。また、この合成クロックの位相はポインタ回路２１０６（Ｐｔ）からの制御信号で周期の１／Ｓ（Ｓは回路に求められる位相精度により決まる、正の整数）間隔でインクリメンタルに進めたり、遅らせたりすることができる。

インターポレータ回路２１０２（ＩＰ）は、入力データの最速の転送レートに合わせて動作させ、入力データの転送レートが切り替わっても常に同じ周期Ｔのクロックを出力する。そのため、入力データの転送レートが１／Ｎの時は、分周回路２１０３で合成クロックを１／Ｎに分周してリカバリクロックを供給する。位相比較回路２１０４（ＰｈＣ）は入力データとリカバリクロックの位相比較を行い、位相比較結果信号（Ｓｉｇ１）を出力する。入力データに対してリカバリクロックが遅れている場合には、位相が遅れていることを示す位相遅れ信号（ＵＰ信号）を位相比較結果信号（Ｓｉｇ１）として出力する。逆に、入力データに対してリカバリクロックが進んでいる場合には、位相が進んでいることを示す位相進み信号（ＤＯＷＮ信号）を位相比較結果信号（Ｓｉｇ１）として出力する。

フィルタ回路２１０５（Ｆｉｌ）は、位相遅れ信号／位相進み信号（ＵＰ／ＤＯＷＮ）のアサートされる回数を複数サイクルに渡りカウンタにカウントし、位相遅れ信号／位相進み信号（ＵＰ／ＤＯＷＮ）それぞれのカウント値の差（UP−DOWN）をあらかじめ設定された閾値と比較し、差が正の値であり且つ正の閾値より大きければ位相進める信号（AVE_UP）を位相更新信号（Ｓｉｇ２）として出力する。カウント値の差と閾値との比較を行い、差が負の値であり且つ負の閾値より小さければ位相遅らせる信号（AVE_DOWN）を位相更新信号（Ｓｉｇ２）として出力する。

ポインタ回路２１０６（Ｐｔ）は位相更新信号（Ｓｉｇ２）を受け、インターポレータ回路２１０２（Ｐｔ）に位相を進める信号、又は、位相を遅らせる位相制御信号（Ｓｉｇ３）を出力して、インターポレータ回路２１０２（Ｐｔ）の合成クロックの位相を制御する。

この一連の動作を繰り返すことでマルチレートの入力データを取り込むのに最適な周波数と位相のリカバリクロックを生成する。また、このクロックデータ復元回路は、帯域制限のあるインターポレータ回路は常に同じ速度で動作し、出力する合成クロックを分周回路が分周することで最適な周波数のリカバリクロックを生成するため、インターポレータ回路の動作速度以下の転送レートに関して帯域制限がなく何れの規格のデータでも受信可能であり、あらゆる転送レートを持つシリアルデータをひとつのＬＳＩで受信することが可能である。

図３は、クロックデータ復元回路（CDR）の他の例を示すブロック図である。図２に対して、フィルタ回路３１０５（Ｆｉｌ）とポインタ回路３１０６（Ｐｔ）に供給されるリカバリクロックを別系統にし個別の分周回路３１１６（ＤＩＶ２）、分周回路３１１７（ＤＩＶ３）で分周したクロックをそれぞれに供給することで、クロックデータ復元回路（ＣＤＲ）の入力データに対するリカバリクロックの位相追従性を向上させることができる。

図７にデータレートが１／Ｎの時の入力データとリカバリクロックの波形を示す。インターポレータ回路３１０２（ＩＰ）は入力データの転送レートによらず同じ速度で動作しているため、データレートが最速の時も１／Ｎの時も一回の制御信号で進めるもしくは遅らせることのできる位相補正量はＴ／Ｓである（図７（ａ，ｂ）参照）。ところが、図７（ｄ)にあるようにデータレート１／Ｎの時はリカバリクロックの周期が合成クロックのＮ倍であり、１回の位相更新サイクルで期待される位相補正量はＮ×Ｔ／Ｓである。つまり回路全体をリカバリクロックで動作させてしまうと、１／Ｎ動作時はリカバリクロックの入力データに対する追従能力（位相追従性）が１／Ｎになってしまう。そこで、ポインタ回路３１０６とフィルタ回路３１０５に供給されるクロックをそれぞれ個別の分周クロックとし、フィルタ回路３１０５には１／Ｐ（但し０＜Ｎ＜Ｐ）に分周したリカバリクロック、ポインタ回路３１０６にはＮ／Ｐに分周したリカバリクロックを供給しポインタ回路３１０６をフィルタ回路３１０５のN倍の速さで動作させ、フィルタ回路３１０５から送られる１回の位相更新信号に対してＮ回制御信号をインターポレータ回路３１０２に送ることとする。そうすることで、図７（c)にあるように１回の位相更新サイクルで位相補正される位相補正量がＮ×Ｔ／Ｓとなり、０＜Ｎ＜Ｐの範囲でデータレートによらず、同じ位相追従性を持ったマルチレート対応のクロックデータリカバリ回路を実現することができる。

図４は、クロックデータ復元回路（CDR）の他の例を示すブロック図である。図２に対して、ポインタ回路４１０６に分周回路４１０３で分周する前の合成クロックを供給することにより、クロックデータ復元回路の入力データに対するリカバリクロックの位相追従性が向上させることができる。

データレートが１／Ｎ時、フィルタ回路４１０５は分周回路４１０３により１／Ｎに分周された合成クロック（リカバリクロック）で動作し、ポインタ回路４１０６は分周前の合成クロックを使い動作することで、図３の回路と同様にフィルタ回路４１０５に対し、Ｎ倍の速さでポインタ回路４１０６を動作させ、フィルタ回路４１０５から送られる１回の位相更新信号に対してＮ回制御信号をインターポレータ回路４１０２に送る。そうすることで、１回の位相更新サイクルで位相補正される位相補正量がＮ×Ｔ／Ｓとなり、データレートによらず、同じ位相追従性を持ったマルチレート対応のクロックデータ復元回路を実現することができる。

図５は、クロックデータ復元回路（CDR）の他の例を示すブロック図である。図４の回路へフィルタ回路５１０５（Ｆｉｌ）、ポインタ回路５１０６（Ｐｔ）それぞれに供給されるクロックに分周回路５１１６（ＤＩＶ４）、分周回路５１１７（ＤＩＶ５）を追加することにより、クロックデータ復元回路（ＣＤＲ）の帯域を制御しながら、位相追従能力を向上させることができる。

フィルタ回路５１０５（Ｆｉｌ）には１／Ｐ（但しＰ＞０）に分周したリカバリクロック（インターポレータ回路の合成クロックに対して１／（Ｎ×Ｐ）に分周したクロック）、ポインタ回路５１０６（Ｐｔ）には１／Ｐに分周したインターポレータ回路の合成クロックを供給する。フィルタ回路５１０５（Ｆｉｌ）はＰの値を切り替えることで位相更新サイクルを切り替えることができ、クロックデータ復元回路（ＣＤＲ）の帯域制御ができる。またポインタ回路５１０６（Ｐｔ）は常にフィルタ回路５１０５（Ｆｉｌ）のＮ倍の速さで動作でき、図４の回路と同様にフィルタ回路５１０５から送られる１回の位相更新信号に対してＮ回制御信号をインターポレータ回路５１０２に送ることができ、データレートによらず同じ位相追従性を持ったマルチレート対応のクロックデータ復元回路を実現することができる。

以上、本実施の形態を用いることで、インターポレータ回路の広帯域化を行わず、マルチレートに対応したクロックデータ復元回路の実現が可能となる。また、本発明者によってなされた発明を実施の形態に基づき説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、任意の分周比で動作する分周回路の代わりに、１つ以上の固定分周比を選択できる分周器と、インターポレータ回路の帯域を変更する必要がない範囲にて多相クロックの周波数を変更するような組み合わせでも良い。また、例えば位相比較回路をハーフレート方式にすれば入力データに対して速度１／２の周波数（データレートが１Ｇｉｇａｂｉｔ／ｓｅｃの時クロックは５００ＭＨｚ）の合成クロックでマルチレート対応のクロックデータ復元回路を実現することができる。

本発明のクロックデータ復元回路は、たとえばPONのような複数の転送レートをもつシリアル転送システムに対して広く適用可能である。

高速シリアル転送システムの例である。（ａ）光通信システムPON，（ｂ）PC内部のＣＰＵ-ＨＤＤ間を示した図。マルチレート対応クロックデータ復元回路の一例である。マルチレート対応クロックデータ復元回路の一例である。マルチレート対応クロックデータ復元回路の一例である。マルチレート対応クロックデータ復元回路の一例である。特許文献１の図７に示されるSeｒdes回路からクロックデータ復元回路を示したブロック図である。マルチレート対応クロックデータ復元回路の入力データとリカバリクロックの波形を示した図である。（ａ）入力データレート最速の時の波形，（ｂ）１／Ｎ動作時の波形（補正量T/Sの時），（ｃ）１／Ｎ動作時の波形（補正量N×T/Sの時），（ｄ) １／Ｎ動作時の期待値の波形。

符号の説明

１００１、１００２、１００３……ＯＮＵ（ＯｐｔｉｃａｌＮｅｔｗｏｒｋＵｎｉｔ）
１００４……ＯＬＴ（ＯｐｔｉｃａｌＬｉｎｅＴｅｒｍｉｎａｌ）
２１０１、３１０１、４１０１、５１０１、６１０１……位相同期回路（ＰＬＬ；Ｐｈａｓｅ−ｌｏｃｋｅｄｌｏｏｐ）
２１０２、３１０２、４１０２、５１０２、６１０２……インターポレータ回路（ＩＰ；Ｉｎｔｅｒｐｏｌａｔｏｒ）
２１０３、３１０３、４１０３、５１０３、６１０３……分周回路（ＤＩＶ；Ｄｉｖｉｄｅｒ)
２１０４、３１０４、４１０４、５１０４、……位相比較回路（PhC； Phase Comparator）
６１０４……サンプリング回路（Ｓｐｙ）
２１０５、３１０５、４１０５、５１０５……フィルタ回路（Ｆｉｌ；Ｆｉｌｔｅｒ）
２１０６、３１０６、４１０６、５１０６……ポインタ回路（Pt； Pointer)
３１１６、５１１６……フィルタ回路用分周回路
３１１７、５１１７……ポインタ回路用分周回路
６１０６……CDR制御回路（ＣＤＲｃｔｒｌ；ＣＤＲｃｏｎｔｒｏｌｌｅｒ)
DATA……入力データ（Ｉｎｐｕｔｄａｔａ）
Rclk……リカバリクロック（Ｒｅｃｏｖｅｒｙｃｌｏｃｋ)
Ｍｕｌｃｌｋ……多相クロック（Ｍｕｌｔｉｐｈａｓｅｃｌｏｃｋ）
Compclk……合成クロック（Ｃｏｍｐｏｓｉｔｅｃｌｏｃｋ）
Ｓｉｇ１……位相比較結果信号
Ｓｉｇ２……位相更新信号
Ｓｉｇ３……位相制御信号

Claims

位相同期回路と、
インターポレータ回路と、
第１分周回路と、
ポインタ回路と、
位相比較回路とを有し、
前記位相同期回路は、周波数が同じで、位相がそれぞれ異なる多相クロックを生成し、
前記インターポレータ回路は、前記多相クロックを合成することにより、前記ポインタ回路が指定する位相の合成クロックを生成し、
前記第１分周回路は、前記合成クロックを所定の第１分周比で分周することにより、第１リカバリクロックを生成し、
前記位相比較回路は、入力データと前記第１リカバリクロックの位相を比較し、前記入力データに対して前記第１リカバリクロックが遅れている場合には、位相が遅れていることを示す位相遅れ信号を出力し、前記入力データに対して前記第１リカバリクロックが進んでいる場合には、位相が進んでいることを示す位相進み信号を出力し、
前記ポインタ回路は、前記位相遅れ信号または前記位相進み信号により保持する位相を更新し、前記更新された位相を前記インターポレータ回路へ指定することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
前記位相比較回路、前記ポインタ回路は、前記リカバリクロックを動作クロックとして動作することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
フィルタ回路と、
第２分周回路と、
第３分周回路とを有し、
前記第２分周回路は、前記第１リカバリクロックを所定の第２分周比で分周することにより、第２リカバリクロックを生成し、
前記第３分周回路は、前記第１リカバリクロックを所定の第３分周比で分周することにより、第３リカバリクロックを生成し、
前記位相比較回路は、前記第１リカバリクロックを動作クロックとして動作し、
前記フィルタ回路は、前記第２リカバリクロックを動作クロックとして動作し、
前記ポインタ回路は、前記第３リカバリクロックを動作クロックとして動作することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
フィルタ回路を有し、
前記位相比較回路、前記フィルタ回路は、前記第１リカバリクロックを動作クロックとして動作し、
前記ポインタ回路は、前記合成クロックを動作クロックとして動作することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
フィルタ回路と、
第２分周回路と、
第３分周回路とを有し、
前記第２分周回路は、前記第１リカバリクロックを所定の第２分周比で分周することにより、第２リカバリクロックを生成し、
前記第３分周回路は、前記合成クロックを所定の第３分周比で分周することにより、第３リカバリクロックを生成し、
前記位相比較回路は、前記第１リカバリクロックを動作クロックとして動作し、
前記フィルタ回路は、前記第２リカバリクロックを動作クロックとして動作し、
前記ポインタ回路は、前記第３リカバリクロックを動作クロックとして動作することを特徴とする半導体集積回路装置。
請求項１記載の半導体集積回路装置において、
フィルタ回路を有し、
前記フィルタ回路は、複数サイクルに渡り前記位相遅れ信号と位相進み信号がアサートされた回数をそれぞれカウントし、位相遅れ信号と位相進み信号がアサートされた回数の差と閾値との比較を行い、前記差が正の閾値より大きければ位相進める信号を前記ポインタ回路へ出力し、前記差が負の閾値より小さければ位相遅らせる信号を出力することを特徴とする半導体集積回路装置。
位相同期回路により、周波数が同じで、位相がそれぞれ異なる多相クロックを生成させ、
インターポレータ回路により、前記多相クロックを合成し、ポインタ回路が指定する位相の合成クロックを生成させ、
第１分周回路により、前記合成クロックを所定の第１分周比で分周し、第１リカバリクロックを生成させ、
位相比較回路により、入力データと前記第１リカバリクロックの位相を比較し、前記入力データに対して前記第１リカバリクロックが遅れている場合には、位相が遅れていることを示す位相遅れ信号を出力し、前記入力データに対して前記第１リカバリクロックが進んでいる場合には、位相が進んでいることを示す位相進み信号を出力させ、
前記ポインタ回路は、前記位相遅れ信号または前記位相進み信号により保持する位相を更新し、前記更新された位相を前記インターポレータ回路へ指定することを特徴とするクロックデータ復元方法。
請求項７記載のクロックデータ復元方法において、
前記位相比較回路、前記ポインタ回路は、前記リカバリクロックを動作クロックとして動作することを特徴とするクロックデータ復元方法。
請求項７記載のクロックデータ復元方法において、
第２分周回路により、前記第１リカバリクロックを所定の第２分周比で分周することにより、第２リカバリクロックを生成させ、
第３分周回路により、前記第１リカバリクロックを所定の第３分周比で分周することにより、第３リカバリクロックを生成させ、
前記位相比較回路は、前記第１リカバリクロックを動作クロックとして動作し、
前記フィルタ回路は、前記第２リカバリクロックを動作クロックとして動作し、
前記ポインタ回路は、前記第３リカバリクロックを動作クロックとして動作することを特徴とするクロックデータ復元方法。
請求項７記載のクロックデータ復元方法において、
前記位相比較回路、前記フィルタ回路は、前記第１リカバリクロックを動作クロックとして動作し、
前記ポインタ回路は、前記合成クロックを動作クロックとして動作することを特徴とするクロックデータ復元方法。
請求項７記載のクロックデータ復元方法において、
第２分周回路により、前記第１リカバリクロックを所定の第２分周比で分周することにより、第２リカバリクロックを生成させ、
第３分周回路により、前記合成クロックを所定の第３分周比で分周することにより、第３リカバリクロックを生成させ、
前記位相比較回路は、前記第１リカバリクロックを動作クロックとして動作し、
前記フィルタ回路は、前記第２リカバリクロックを動作クロックとして動作し、
前記ポインタ回路は、前記第３リカバリクロックを動作クロックとして動作することを特徴とするクロックデータ復元方法。
請求項７記載のクロックデータ復元方法において、
フィルタ回路により、複数サイクルに渡り前記位相遅れ信号と位相進み信号がアサートされた回数をそれぞれカウントさせ、位相遅れ信号と位相進み信号がアサートされた回数の差と閾値との比較を行わせ、前記差が正の閾値より大きければ位相進める信号を前記ポインタ回路へ出力させ、前記差が負の閾値より小さければ位相遅らせる信号を出力させることを特徴とするクロックデータ復元方法。