JPWO2010131528A1 - 受信装置および復調方法 - Google Patents

Abstract

適切なサンプリングを行うためには、回路面積およびコストが増大するという問題を解決する受信装置を提供する。Ａ／Ｄ変換器２は、アナログ信号であるコヒーレント信号を、サンプリング・クロック信号に同期してサンプリングすることでデジタル信号に変換する。ＤＳＰ３は、Ａ／Ｄ変換器２が変換したデジタル信号を復調し、その復調したデジタル信号に基づいて、デジタル信号の誤り率が最小となるサンプリング・クロック信号の位相を算出する。サンプリング・クロック抽出回路４は、コヒーレント信号から、コヒーレント信号のシンボル・レートのクロック信号を抽出する。位相調整回路５は、サンプリング・クロック抽出回路４が抽出したクロック信号の位相を、ＤＳＰ３が算出した位相に調整し、その位相を調整したクロック信号をサンプリング・クロック信号として生成する。

Description

本発明は、受信装置および復調方法に関し、特には、光伝送システムのコヒーレント受信方式において、Ａ／Ｄ変換器が用いられた受信装置およびその復調方法に関する。

近年、ネットワークの高速化および大容量化に伴い、光伝送システムにおいて、コヒーレント光通信の重要性が増している。これは、コヒーレント光通信が光雑音耐力、非線形性耐力および周波数利用効率に優れているためである。また、コヒーレント光通信の受信方式として、光信号の波形に生じる分散歪みを補償でき、かつ、光学系部品の数が少ないデジタルコヒーレント方式が注目を集めている。

デジタルコヒーレント方式では、受信器は、Ａ／Ｄ変換器と、ＤＳＰ(Digital Signal Processor)を備える。受信光信号は、Ａ／Ｄ変換器にてサンプリング・クロックに基づいてサンプリングされることで、デジタル信号にＡ／Ｄ変換される。そして、デジタル信号は、ＤＳＰにてデジタル信号処理が施されて復調される。

デジタルコヒーレント方式において光通信の信頼性を確保するためには、受信光信号の強度および位相に関する情報が失われないように、Ａ／Ｄ変換が行われることが重要である。

一般的に、Ａ／Ｄ変換器のサンプリング・レートを受信光信号のシンボル・レートと比較して十分高くすることで、受信光信号の情報を失わずにＡ／Ｄ変換を行うことができる。

しかしながら、受信器内の各種デバイスの性能限界などの技術的な制約のために、サンプリング・レートを受信光信号のシンボル・レートと比較して十分高くすることは困難である。また、サンプリング・レートを十分高くすることができたとしても、デジタル信号処理にかかるＤＳＰの負荷が増加するため、ＤＳＰの回路基部および駆動周波数が増加し、ＤＳＰの回路面積やコストが増加してしまう。

以上のように、サンプリング・レートを光信号のシンボル・レートと比較して十分高くすることは、技術的な制約や、ＤＳＰの回路面積やコストの増加などの問題のために実現性が乏しい。

したがって、受信光信号の情報が失われないようにしながら、サンプリング・レートを低くすることが望ましい。さらに言えば、サンプリング・レートと受信光信号のシンボル・レートが等しいことが望ましい。なお、受信光信号のシンボル・レートと等しいサンプリング・レートで行われるサンプリングは、ボーレートサンプリングと呼ばれる。

ボーレートサンプリングを用いて、受信光信号の情報を失わずＡ／Ｄ変換を行うためには、受信光信号とサンプリング・クロックとの位相同期が確保される必要がある。受信光信号とサンプリング・クロックとの位相同期が確保できないと、受信光信号の情報を高い信号対雑音比でデジタル化することができず、受信光信号の誤り率が大きくなる。

受信信号とサンプリング・クロックとの位相同期を確保することが可能な技術には、特許文献１に記載のクロック再生回路がある。

特許文献１に記載のクロック再生回路では、Ａ／Ｄ変換器が、ＩＦ信号（光受信信号に対応）をサンプリング・クロックに基づいてサンプリングしてＡ／Ｄ変換する。Ａ／Ｄ変換されたＩＦ信号は、デジタル信号処理にて復調されて、ベースバンド信号に変換される。そして、クロック再生回路は、ＩＦ信号のタイミング信号を、ベースバンド信号に基づいて調整してＩＦ信号とサンプリング・クロックを位相同期させている。

しかしながら、特許文献１に記載のクロック再生回路では、ＩＦ信号とサンプリング・クロックとが位相同期した後で、ＩＦ信号のタイミング信号が変化した場合でも、ＩＦ信号とサンプリング・クロックを位相同期させることを前提としている。このため、初めて信号が受信されたような初状態においては、ベースバンド信号がサンプリング・クロックと位相同期していない誤ったサンプリング・クロックに基づいて復調されたものとなる。したがって、初状態においては、ベースバンド信号に基づいてサンプリング・クロックが生成されても、ＩＦ信号とサンプリング・クロックは位相同期しないという問題があった。

初状態においても、受信光信号とサンプリング・クロックとを位相同期させることが可能な技術には、特許文献２に記載の光受信装置がある。

図１は、特許文献２に記載の光受信装置の構成を示したブロック図である。

光受信装置では、高速Ａ／Ｄ変換部１０４ａは、受光部１０３が受信した受信信号を、サンプリング・クロックに同期してサンプリングすることでＡ／Ｄ変換する。デジタルフィルタ部１０５は、高速Ａ／Ｄ変換部１０４ａでＡ／Ｄ変換された受信信号の波形歪みを補償して受信信号を再生する。

制御値算出部１０８は、デジタルフィルタ部１０５で波形歪みが補償された信号から、サンプリング・タイミングの最適なタイミングからの誤差を示す誤差情報を抽出する。電圧制御発振部１０４ｂは、その誤差情報に基づいてサンプリング・クロックの位相を調整することで、受信信号とサンプリング・クロックを位相同期させている。

光受信装置の上記の処理は、デジタルフィルタ部１０５が行う波形歪みの補償がある程度正しいことを前提としている。このため、初めて信号が受信されたような初状態においては、デジタルフィルタ部１０５のタップ係数が不適切な値となり、波形歪みが補償できず、誤ったサンプリング・タイミングの誤差情報が抽出されることがある。

このため、特許文献２に記載の光受信装置は、初状態では、図２に示したフローチャートの動作を行うことで、初状態においても受信信号をサンプリング・クロックと位相同期させている。

具体的には、光受信装置は、先ず、波形歪みの状態を規定の初期状態に設定し、その波形歪みの状態に対応するタップ係数をルックアップ・テーブルからロードして、デジタルフィルタ部１０５に設定する。

続いて、光受信装置は、クロック再生のロックステータスが“ロック”か否か、つまり、再生された信号の波形歪みが所定時間以内に所定範囲に収まるか否かを判断する。

ロックステータスが“ロック”でない場合、光受信装置は、波形歪みの状態を次の状態に設定し、その設定した状態に対応するタップ係数をロードして、デジタルフィルタ部１０５に設定する。

光受信装置は、上記の動作を、ロックステータスが“ロック”になるまで繰り返すことで、受信信号をサンプリング・クロックと位相同期させている。

これにより、初状態においても、受信信号をサンプリング・クロックと位相同期させることが可能になる。

特開平９―２２４０６３号公報 特開２００８―２０５６５４号公報

特許文献２に記載の光受信装置では、初状態における波形歪みの状態を予想しておくことが困難であるため、初状態において受信信号をサンプリング・クロックと位相同期させるためには、ルックアップ・テーブルのバリエーションを多く揃えておく必要がある。

このため、ルックアップ・テーブルが肥大化し、大容量の記憶装置が必要となる。したがって、初状態において受信信号をサンプリング・クロックと位相同期させて適切なサンプリングを行うためには、光受信装置の回路面積およびコストが増大するという問題があった。

なお、波形歪みの状態のバリエーションが多くなると、ロックステータスを“ロック”にするために繰り返す処理が多くなるため、受信信号をサンプリング・クロックと位相同期させるまでに係る時間が長くなるという問題もある。

本発明の目的は、上記の課題である、適切なサンプリングを行うためには、回路面積およびコストが増大するという問題を解決する受信装置および復調方法を提供することである。

本発明による受信装置は、アナログ信号を受信する受信手段と、前記受信手段が受信したアナログ信号から、該アナログ信号のシンボル・レートと同じ周波数のクロック信号を抽出する抽出手段と、前記受信手段が受信したアナログ信号を、サンプリング・クロック信号に同期してサンプリングすることでデジタル信号に変換する変換手段と、前記変換手段が変換したデジタル信号を復調し、該復調したデジタル信号に基づいて、該デジタル信号の誤り率が最小となる前記サンプリング・クロック信号の位相を算出する制御手段と、前記抽出手段が抽出したクロック信号の位相を、前記制御手段が算出した位相に調整し、該位相が調整されたクロック信号を前記サンプリング・クロック信号として生成する調整手段と、を含む。

また、本発明による復調方法は、アナログ信号を受信し、前記受信されたアナログ信号から、該アナログ信号のシンボル・レートと同じ周波数のクロック信号を抽出し、前記受信されたアナログ信号を、サンプリング・クロック信号に同期してサンプリングすることでデジタル信号に変換し、前記変換されたデジタル信号を復調し、該復調したデジタル信号に基づいて、該デジタル信号の誤り率が最小となる前記サンプリング・クロック信号の位相を算出し、前記抽出されたクロック信号の位相を、前記算出された位相に調整し、該位相が調整されたクロック信号を前記サンプリング・クロック信号として生成する。

本発明によれば、回路面積およびコストの増大を抑制しながら、適切なサンプリングを行うことが可能になる。

特許文献２に記載のＡ／Ｄ変換制御装置の構成を示したブロック図である。 特許文献２に記載のＡ／Ｄ変換制御装置の動作を説明するためのフローチャートである。 本発明による第１の実施形態の受信装置の構成を示したブロック図である。 本発明による第２の実施形態の受信装置の構成を示したブロック図である。 本発明による第３の実施形態の受信装置の構成を示したブロック図である。 本発明による第４の実施形態の受信装置の構成を示したブロック図である。 本発明による第５の実施形態の受信装置の構成を示したブロック図である。 遅延同期ループの構成の一例を示した回路図である。 本発明による第６の実施形態の受信装置の構成を示したブロック図である。 本発明による第７の実施形態の受信装置の構成を示したブロック図である。

以下、本発明の実施形態について図面を参照して説明する。

（第１の実施形態）
図３は、本発明による第１の実施形態の受信装置の構成を示したブロック図である。図１において、受信装置は、光受信部１と、Ａ／Ｄ変換器（ＡＤＣ）２と、ＤＳＰ（Digital Signal Processor）３と、サンプリング・クロック抽出回路４と、位相調整回路５とを含む。

光受信部１は、受信手段の一例である。光受信部１は、光コヒーレント信号を受信し、その受信した光コヒーレント信号を、電気信号であるコヒーレント信号ａ１に変換する。光受信部１は、コヒーレント信号ａ１をＡ／Ｄ変換器２およびサンプリング・クロック抽出回路４に入力する。なお、光コヒーレント信号およびコヒーレント信号ａ１は、アナログ信号である。

Ａ／Ｄ変換器２は、変換手段の一例である。Ａ／Ｄ変換器２は、光受信部１から入力されたコヒーレント信号ａ１を、サンプリング・クロック信号ｃｌｋ２に同期してサンプリングすることで、デジタル信号ｄ１に変換する。Ａ／Ｄ変換器２は、デジタル信号ｄ１をＤＳＰ３に入力する。

なお、本実施形態では、Ａ／Ｄ変換器２が、コヒーレント信号ａ１のシンボル１個に対して１回サンプリングする場合を想定したものである。つまり、Ａ／Ｄ変換器２のサンプリング・レートがコヒーレント信号ａ１（光コヒーレント信号）のシンボル・レートと一致する場合を想定している。

ＤＳＰ３は、制御手段の一例である。ＤＳＰ３は、Ａ／Ｄ変換器２から入力されたデジタル信号ｄ１に対してデジタル信号処理を施して、デジタル信号ｄ１を復調する。ＤＳＰ３は、復調されたデジタル信号ｄ１を、再生後電気信号として出力する。

また、ＤＳＰ３は、復調されたデジタル信号ｄ１に基づいて、デジタル信号ｄ１の誤り率が最小となるサンプリング・クロック信号ｃｌｋ２の位相を算出する。

具体的には、先ず、ＤＳＰ３は、デジタル信号ｄ１に基づいて、そのデジタル信号ｄ１のサンプリング・クロック信号ｃｌｋ２によるサンプリング・タイミングを抽出する。なお、サンプリング・タイミングを抽出する抽出方法としては、例えば、ＭｕｅｌｌｅｒとＭｕｌｌｅｒによる「デジタル同期データ受信機におけるタイミング回復(Timing Recovery in Digital Synchronous Data Receivers)」、ＩＥＥＥ、Ｔｒａｎｓ．Ｃｏｍｍ．Ｖｏｌ．ＣＯＭ−２４、Ｎｏ．５、５１６−５３１ページ、１９７６年５月」などが知られている。なお、抽出方法は、「デジタル同期データ受信機におけるタイミング回復」に限らず適宜変更可能である。

続いて、ＤＳＰ３は、デジタル信号の誤り率を測定すると共に、サンプリング・タイミングがずれるように、クロック信号ｃｌｋ１の位相を調整するための制御信号ｄ２を生成し、制御信号ｄ２を位相調整回路５に入力する。なお、誤り率は、例えば、ビットエラーレート（ＢＥＲ：Bit Error Rate）である。

その後、ＤＳＰ３は、上記の動作を繰り返すことで、サンプリング・タイミングを徐々にずらしていき、かつ、サンプリング・タイミングをずらすたびに誤り率を算出する。ＤＳＰ３は、算出した誤り率の中で、最小の誤り率を検索し、その誤り率が最小となるサンプリング・タイミングを、デジタル信号ｄ１の誤り率が最小となるサンプリング・クロック信号ｃｌｋ２の位相として算出する。

ＤＳＰ３は、クロック信号ｃｌｋ１の位相を、その算出した位相にするための制御信号ｄ２を生成し、制御信号ｄ２を位相調整回路５に入力する。

サンプリング・クロック抽出回路４は、光受信部１から入力されたコヒーレント信号ａ１から、コヒーレント信号ａ１のシンボル・レートと同じ周波数のクロック信号ｃｌｋ１を抽出し、クロック信号ｃｌｋ１を位相調整回路５に入力する。

位相調整回路５は、調整手段の一例である。位相調整回路５は、サンプリング・クロック抽出回路４から入力されたクロック信号ｃｌｋ１の位相を、ＤＳＰ３から入力された制御信号ｄ２に基づいて調整することで、クロック信号ｃｌｋ１の位相をＤＳＰ３が算出した位相に調整する。位相調整回路５は、その位相を調整したクロック信号ｃｌｋ１を、サンプリング・クロック信号ｃｌｋ２として生成する。

なお、クロック信号ｃｌｋ１は、コヒーレント信号ａ１のシンボル・レートと同じ周波数を有している。また、クロック信号ｃｌｋ１の位相は調整されているが、クロック信号ｃｌｋ１の逓倍や分周は行われていない。このため、Ａ／Ｄ変換器２のサンプリング・レートとコヒーレント信号ａ１のシンボル・レートとは互いに一致している。

位相調整回路５は、サンプリング・クロック信号ｃｌｋ２をＡ／Ｄ変換器２に入力する。

以上説明したように、本実施形態によれば、Ａ／Ｄ変換器２は、アナログ信号であるコヒーレント信号ａ１を、サンプリング・クロック信号ｃｌｋ２に同期してサンプリングすることでデジタル信号ｄ１に変換する。ＤＳＰ３は、Ａ／Ｄ変換器２が変換したデジタル信号ｄ１を復調し、その復調したデジタル信号に基づいて、デジタル信号ｄ１の誤り率が最小となるサンプリング・クロック信号ｃｌｋ２の位相を算出する。サンプリング・クロック抽出回路４は、コヒーレント信号ａ１から、コヒーレント信号ａ１のシンボル・レートのクロック信号ｃｌｋ１を抽出する。位相調整回路５は、サンプリング・クロック抽出回路４が抽出したクロック信号ｃｌｋ１の位相を、ＤＳＰ３が算出した位相に調整し、その位相を調整したクロック信号ｃｌｋ１をサンプリング・クロック信号ｃｌｋ２として生成する。

この場合、クロック信号ｃｌｋ１の位相が、デジタル信号ｄ１の誤り率が最小となる位相に調整されて、サンプリング・クロック信号ｃｌｋ２が生成される。また、コヒーレント信号ａ１が、サンプリング・クロック信号ｃｌｋ２に同期してサンプリングされて、デジタル信号ｄ１に変換される。なお、デジタル信号ｄ１の誤り率が最小になれば、コヒーレント信号ａ１とサンプリング・クロック信号ｃｌｋ２とが位相同期していると見なせる。

したがって、光コヒーレント信号の波形歪みが大きくても、ルックアップ・テーブルを用いずに適切なサンプリングを行うことが可能になる。したがって、回路面積およびコストの増大を抑制しながら、適切なサンプリングを行うことが可能になる。また、コヒーレント信号ａ１をサンプリング・クロック信号ｃｌｋ２と位相同期させるまでに係る時間の増大化を抑制することが可能になる。

（第２の実施形態）
図４は、本発明による第２の実施形態の受信装置の構成を示したブロック図である。なお、図４において、図３と同じ機能を有するものには同じ符号を付し、その説明を省略することがある。

図４では、サンプリング・クロック抽出回路４は、帯域通過フィルタ６と、位相同期ループ７とを含む。また、位相調整回路５の一例として、位相補間回路８が用いられている。

なお、他の構成は、図３で示した構成と同じである。また、光受信部１は、コヒーレント信号ａ１を、Ａ／Ｄ変換器２と、サンプリング・クロック抽出回路４の帯域通過フィルタ６に入力する。ＤＳＰ３は、制御信号ｄ２を位相補間回路８に入力する。

帯域通過フィルタ６は、光受信部１から入力されたコヒーレント信号ａ１内の所定の周波数の信号のみを通過させることで、コヒーレント信号ａ１から所定の周波数の信号を基本クロック信号ｃｌｋ３として抽出する。

所定の周波数は、クロック信号ｃｌｋ１の周波数、つまり、コヒーレント信号ａ１のシンボル・レートと同じ周波数である。したがって、コヒーレント信号ａ１からクロック信号ｃｌｋ１を抽出するのに不必要な周波数情報をカットすることができる。

帯域通過フィルタ６は、基本クロック信号ｃｌｋ３を位相同期ループ７に入力する。

位相同期ループ７は、帯域通過フィルタ６から入力された基本クロック信号ｃｌｋ３の位相をロックし、その位相をロックした基本クロック信号ｃｌｋ３をクロック信号ｃｌｋ１として生成する。これにより、基本クロック信号ｃｌｋ３のジッタが低減されて、適切なクロック信号ｃｌｋ１が生成される。

位相同期ループ７は、クロック信号ｃｌｋ１を位相補間回路８に入力する。

なお、帯域通過フィルタ６のＱ値は、高ければ高い方が良い。しかしながら、クロック信号ｃｌｋ１は、位相同期ループ７にて基本クロック信号ｃｌｋ３の位相がロックされることで抽出されるため、帯域通過フィルタ６のＱ値は、位相同期ループ７が基本クロック信号ｃｌｋ３の位相をロックできる程度に高ければよい。このため、例えば、帯域通過フィルタ６は、Ｑ値がＬＳＩ（Large Scale Integration）内にオンチップ実装可能な値である１０程度のＬＣフィルタなどで容易に実現可能である。

位相補間回路８は、サンプリング・クロック抽出回路４から入力されたクロック信号ｃｌｋ１の位相を、ＤＳＰ３から入力された制御信号ｄ２に基づいて調整することで、クロック信号ｃｌｋ１の位相をＤＳＰ３が算出した位相に調整する。位相補間回路８は、その位相を調整したクロック信号ｃｌｋ１をサンプリング・クロック信号ｃｌｋ２として生成する。

本実施形態によれば、帯域通過フィルタ６は、コヒーレント信号ａ１から、コヒーレント信号ａ１のシンボル・レートと同じ周波数の信号を、基本クロック信号ｃｌｋ３として抽出する。位相同期ループ７は、帯域通過フィルタ６が抽出した基本クロック信号ｃｌｋ３の位相をロックし、その位相をロックしたクロック信号ｃｌｋ３をクロック信号ｃｌｋ１として生成する。

この場合、コヒーレント信号ａ１のシンボル・レートと同じ周波数の信号である基本クロック信号ｃｌｋ３の位相がロックされて、クロック信号ｃｌｋ１が生成される。

したがって、コヒーレント信号ａ１の波形歪みが大きくても、クロック信号ｃｌｋ１を容易に生成することが可能になり、さらに、ジッタの少ないクロック信号ｃｌｋ１を生成することが可能になる。

（第３の実施形態）
図５は、本発明による第３の実施形態の受信装置の構成を示したブロック図である。なお、図５において、図３または図４と同じ機能を有するものには同じ符号を付し、その説明を省略することがある。

図５では、サンプリング・クロック抽出回路４は、位相同期ループ７と、インジェクション・ロック型電圧制御発振器９とを含む。なお、他の構成は、図４で示した構成と同じである。また、光受信部１は、コヒーレント信号ａ１を、Ａ／Ｄ変換器２と、サンプリング・クロック抽出回路４のインジェクション・ロック型電圧制御発振器９に入力する。

インジェクション・ロック型電圧制御発振器９は、予め定められた特定の周波数帯域内の周波数で発振する。なお、特定の周波数帯域は、クロック信号ｃｌｋ１の周波数、つまり、コヒーレント信号ａ１のシンボル・レートと同じ周波数を含む周波数帯域である。

また、インジェクション・ロック型電圧制御発振器９は、その特定の周波数帯域内の周波数成分を有する信号が入力されると、発振周波数を、その入力された周波数成分にロックする。

これにより、インジェクション・ロック型電圧制御発振器９は、光受信部１から入力されたコヒーレント信号ａ１のシンボル・レートと同じ周波数に、発振周波数をロックすることになる。

インジェクション・ロック型電圧制御発振器９は、そのロックした発振周波数の信号を基本クロック成分信号ｃｌｋ４として生成し、基本クロック成分信号ｃｌｋ４を位相同期ループ７に入力する。

位相同期ループ７は、インジェクション・ロック型電圧制御発振器９から入力された基本クロック成分信号ｃｌｋ４の位相をロックし、その位相をロックした基本クロック成分信号ｃｌｋ１をクロック信号ｃｌｋ１として生成する。これにより、基本クロック成分信号ｃｌｋ４のジッタが低減されて、適切なクロック信号ｃｌｋ１が生成される。

以上説明したように、本実施形態によれば、インジェクション・ロック型電圧制御発振器９は、コヒーレント信号ａ１のシンボル・レートと同じ周波数に、発振周波数をロックし、そのロックした発振周波数の信号を基本クロック成分信号ｃｌｋ４として生成する。位相同期ループ７は、インジェクション・ロック型電圧制御発振器９が生成した基本クロック成分信号ｃｌｋ４の位相をロックし、その位相をロックした基本クロック成分信号ｃｌｋ４をクロック信号ｃｌｋ１として生成する。

この場合、コヒーレント信号ａ１のシンボル・レートと同じ発振周波数の基本クロック成分信号ｃｌｋ４の位相がロックされて、クロック信号ｃｌｋ１が生成される。

したがって、コヒーレント信号ａ１の波形歪みが大きくても、クロック信号ｃｌｋ１を容易に生成することが可能になり、さらに、ジッタの少ないクロック信号ｃｌｋ１を生成することが可能になる。

（第４の実施形態）
図６は、本発明による第４の実施形態の受信装置の構成を示したブロック図である。なお、図６において、図３〜図５と同じ機能を有するものには同じ符号を付し、その説明を省略することがある。

図６では、サンプリング・クロック抽出回路４は、帯域通過フィルタ６と、位相同期ループ７と、インジェクション・ロック型電圧制御発振器９を含む。なお、他の構成は、図４で示した構成と同じである。

帯域通過フィルタ６は、コヒーレント信号ａ１から、コヒーレント信号ａ１のシンボル・レートと同じ周波数の信号を、基本クロック信号ｃｌｋ３として抽出する。帯域通過フィルタ６は、基本クロック信号ｃｌｋ３を、インジェクション・ロック型電圧制御発振器９に入力する。

インジェクション・ロック型電圧制御発振器９は、帯域通過フィルタ６から入力された基本クロック信号ｃｌｋ３のシンボル・レートと同じ周波数に、発振周波数をロックして、そのロックした発振周波数の信号を基本クロック成分信号ｃｌｋ４として生成する。インジェクション・ロック型電圧制御発振器９は、基本クロック成分信号ｃｌｋ４を位相同期ループ７に入力する。

位相同期ループ７は、インジェクション・ロック型電圧制御発振器９から入力された基本クロック成分信号ｃｌｋ４の位相をロックして、クロック信号ｃｌｋ１を生成する。これにより、基本クロック成分信号ｃｌｋ４のジッタが低減されて、適切なクロック信号ｃｌｋ１が生成される。

以上説明したように、本実施形態によれば、帯域通過フィルタ６は、コヒーレント信号ａ１から、コヒーレント信号ａ１のシンボル・レートと同じ周波数の信号を、基本クロック信号ｃｌｋ３として抽出する。インジェクション・ロック型電圧制御発振器９は、基本クロック信号ｃｌｋ３のシンボル・レートと同じ周波数に、発振周波数をロックし、そのロックした発振周波数の信号を基本クロック成分信号ｃｌｋ４として生成する。位相同期ループ７は、インジェクション・ロック型電圧制御発振器９が生成した基本クロック成分信号ｃｌｋ４の位相をロックして、クロック信号ｃｌｋ１を生成する。

この場合、コヒーレント信号ａ１のシンボル・レートと同じ周波数の信号である基本クロック信号ｃｌｋ３が抽出される。また、基本クロック信号ｃｌｋ３の周波数と同じ発振周波数の基本クロック成分信号ｃｌｋ４の位相がロックされて、クロック信号ｃｌｋ１が生成される。

したがって、コヒーレント信号ａ１の波形歪みが大きくても、正確なクロック信号ｃｌｋ１を容易に生成することが可能になる。

（第５の実施形態）
図７は、本発明による第５の実施形態の受信装置の構成を示したブロック図である。なお、図７において、図３〜図６と同じ機能を有するものには同じ符号を付し、その説明を省略することがある。図７では、位相調整回路５の一例として、遅延同期ループ１０が用いられている。なお、他の構成は、図４で示した構成と同じである。

位相同期ループ７は、クロック信号ｃｌｋ１を遅延同期ループ１０に入力し、ＤＳＰ３は、制御信号ｄ２を遅延同期ループ１０に入力する。

図８は、遅延同期ループ１０の構成の一例を示した回路図である。図８において、遅延同期ループ１０は、クロックバッファ２０１〜２０８を有する遅延部２００と、位相比較回路２０９と、チャージポンプ回路２１０と、低域通過フィルタ２１１と、セレクタ２１２とを含む。なお、クロックバッファの数は、図８では、８だけだが、実際には、８に限らず、２以上であればよい。

遅延同期ループ１０に入力されたクロック信号ｃｌｋ１は、遅延部２００および位相比較回路２０９に入力される。

遅延部２００に含まれるクロックバッファ２０１〜２０８のそれぞれは、遅延量が設定可能な遅延回路である。クロックバッファ２０１〜２０８は、直列に接続される。また、最前段のクロックバッファ２０１の入力端子には、サンプリング・クロック抽出回路４からのクロック信号ｃｌｋ１が入力される。

クロックバッファ２０１〜２０８のそれぞれは、設定されている遅延量だけ遅延して遅延クロック信号を生成する。クロックバッファ２０１〜２０７のそれぞれは、生成した遅延クロック信号を、後段のクロックバッファとセレクタ２１２に入力する。また、最後段のクロックバッファ２０８は、生成した遅延クロック信号をセレクタ２１２に入力すると共に、その遅延クロック信号を帰還信号として位相比較回路２０９に入力する。

これにより、遅延部２００は、サンプリング・クロック抽出回路４からのクロック信号ｃｌｋ１を段階的に遅延して、それぞれ位相の異なる複数（本実施形態では、８個）の遅延クロック信号を生成する。そして、遅延部２００は、その生成した遅延クロック信号のそれぞれをセレクタ２１２に入力すると共に、最も位相が遅れた遅延クロック信号を帰還信号として位相比較回路２０９に入力することになる。

位相比較回路２０９は、クロック信号ｃｌｋ１の位相と、帰還信号の位相とを比較して、その比較結果をチャージポンプ回路２１０に入力する。

ここで、位相比較回路２０９は、互いに位相が異なる進相パルス信号および遅相パルス信号を含むパルス信号を用いて比較結果を表す。

例えば、クロック信号ｃｌｋ１（以下、基準信号と称することもある）の位相より帰還信号の位相の方が遅れている場合、それらの位相差に応じた長さ分だけ、遅相パルス信号の幅が進相パルス信号の幅よりも長いパルス信号を比較結果として生成する。

一方、基準信号の位相より帰還信号の位相の方が進んでいる場合、それらの位相差に応じて長さ分だけ、進相パルス信号の幅が遅相パルス信号の幅よりも長いパルス信号を比較結果として生成する。

チャージポンプ回路２１０は、比較結果（つまり、進相パルス信号および遅相パルス信号の情報）を直流成分に変換することでアナログ信号に変換し、そのアナログ信号に変換された比較結果を誤差信号として低域通過フィルタ２１１に入力する。

低域通過フィルタ２１１は、誤差信号の高周波成分を除去して、クロックバッファ２０２〜２０８のそれぞれの遅延量を示す遅延制御信号を生成する。低域通過フィルタ２１１は、その遅延制御信号をクロックバッファ２０２〜２０８のそれぞれに入力して、遅延制御信号が示す遅延量をクロックバッファ２０２〜２０８のそれぞれに設定する。

以上により、帰還信号の位相が基準信号の位相と同期がとれた場合（または、それらの位相が３６０度の整数倍だけずれた場合）、遅延クロック信号のそれぞれがロックされることとなる。また、遅延回路は８つの異なる均等に振り分けられたクロックを生成することになる。

セレクタ２１２は、それらの遅延クロック信号のいずれかを、ＤＳＰ３からの制御信号ｄ２に応じて、サンプリング・クロック信号ｃｌｋ２として選択し、その選択したサンプリング・クロック信号ｃｌｋ２をＡ／Ｄ変換器２に入力する。

なお、ＤＳＰ３は、デジタル信号ｄ１の誤り率が最小となるサンプリング・クロック信号ｃｌｋ２の位相と、現在のサンプリング・クロック信号ｃｌｋの位相との差を求め、その差の大きさ分だけ遅延された遅延クロック信号を選択するための信号を制御信号ｄ２として生成する。

本実施形態によれば、遅延同期ループ１０を用いてサンプリング・クロック信号ｃｌｋ２を生成することができる。

（第６の実施形態）
図９は、本発明による第２の実施形態の受信装置の構成を示したブロック図である。なお、図９において、図３〜７と同じ機能を有するものには同じ符号を付し、その説明を省略することがある。

図９では、サンプリング・クロック抽出回路４は、図５と同様に、位相同期ループ７と、インジェクション・ロック型電圧制御発振器９とを含む。また、位相調整回路５としては、図７と同様に遅延同期ループ１０が用いられている。なお、他の構成は、図３で示した構成と同じである。

図９で示した構成でも、光コヒーレント信号の波形歪みが大きくても、ルックアップ・テーブルを用いずに適切なサンプリングを行うことが可能になる。
（第７の実施形態）
図１０は、本発明による第２の実施形態の受信装置の構成を示したブロック図である。なお、図１０において、図３〜９と同じ機能を有するものには同じ符号を付し、その説明を省略することがある。

図１０では、サンプリング・クロック抽出回路４は、図６と同様に、帯域通過フィルタ６と、位相同期ループ７と、インジェクション・ロック型電圧制御発振器９とを含む。また、位相調整回路５としては、図７と同様に遅延同期ループ１０が用いられている。なお、他の構成は、図３で示した構成と同じである。

図１０で示した構成でも、光コヒーレント信号の波形歪みが大きくても、ルックアップ・テーブルを用いずに適切なサンプリングを行うことが可能になる。

以上説明した各実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。

この出願は、２００９年５月１１日に出願された日本出願特願２００９−１１４５０３号公報を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (5)

1. アナログ信号を受信する受信手段と、
   前記受信手段が受信したアナログ信号から、該アナログ信号のシンボル・レートと同じ周波数のクロック信号を抽出する抽出手段と、
   前記受信手段が受信したアナログ信号を、サンプリング・クロック信号に同期してサンプリングすることでデジタル信号に変換する変換手段と、
   前記変換手段が変換したデジタル信号を復調し、該復調したデジタル信号に基づいて、該デジタル信号の誤り率が最小となる前記サンプリング・クロック信号の位相を算出する制御手段と、
   前記抽出手段が抽出したクロック信号の位相を、前記制御手段が算出した位相に調整し、該位相が調整されたクロック信号を前記サンプリング・クロック信号として生成する調整手段と、を含む受信装置。
2. 請求項１に記載の受信装置において、
   前記抽出手段は、
   前記受信手段が受信したアナログ信号から、該アナログ信号のシンボル・レートと同じ周波数の信号を、基本クロック信号として抽出する帯域通過フィルタと、
   前記帯域通過フィルタが抽出した基本クロック信号の位相をロックし、該位相がロックされた基本クロック信号を、前記クロック信号を生成する位相同期ループと、を含む、受信装置。
3. 請求項１に記載の受信装置において、
   前記抽出手段は、
   前記受信手段が受信したアナログ信号のシンボル・レートと同じ周波数に、発振周波数をロックし、該ロックされた発振周波数の信号を基本クロック成分信号として生成するインジェクション・ロック型電圧制御発振器と、
   前記インジェクション・ロック型電圧制御発振器が生成した基本クロック成分信号の位相をロックし、該位相がロックされた基本クロック成分信号を前記サンプリング・クロック信号として生成する位相同期ループと、を含む、受信装置。
4. 請求項１に記載の受信装置において、
   前記抽出手段は、
   前記受信手段が受信したアナログ信号から、該アナログ信号のシンボル・レートと同じ周波数の信号を、基本クロック信号として抽出する帯域通過フィルタと、
   前記帯域通過フィルタが抽出した基本クロック信号の周波数に、発振周波数をロックし、該ロックされた発振周波数の信号を基本クロック成分信号として生成するインジェクション・ロック型電圧制御発振器と、
   前記インジェクション・ロック型電圧制御発振器が生成した基本クロック成分信号の位相をロックして、該位相がロックされた基本クロック成分信号を前記サンプリング・クロック信号として生成する位相同期ループと、を含む、受信装置。
5. アナログ信号を受信し、
   前記受信されたアナログ信号から、該アナログ信号のシンボル・レートと同じ周波数のクロック信号を抽出し、
   前記受信されたアナログ信号を、サンプリング・クロック信号に同期してサンプリングすることでデジタル信号に変換し、
   前記変換されたデジタル信号を復調し、該復調したデジタル信号に基づいて、該デジタル信号の誤り率が最小となる前記サンプリング・クロック信号の位相を算出し、
   前記抽出されたクロック信号の位相を、前記算出された位相に調整し、該位相が調整されたクロック信号を前記サンプリング・クロック信号として生成する、復調方法。

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