JPH09224063A - クロック再生回路 - Google Patents
クロック再生回路Info
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- JPH09224063A JPH09224063A JP8029406A JP2940696A JPH09224063A JP H09224063 A JPH09224063 A JP H09224063A JP 8029406 A JP8029406 A JP 8029406A JP 2940696 A JP2940696 A JP 2940696A JP H09224063 A JPH09224063 A JP H09224063A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 伝送速度の変化に対応してタイミング信号の
周波数が変化しても、タイミング信号に同期し、かつ常
に一定周波数のサンプリングクロックを再生する。 【解決手段】 ＩＦ信号から非線形操作によってタイミ
ング信号を抽出するタイミング抽出回路と、外部から入
力される分周数制御信号により設定される分周数に応じ
てタイミング信号の位相を補正する位相制御回路と、分
周数に応じて、位相制御回路から出力されるタイミング
信号とディジタル信号処理型復調回路からフィードバッ
クされるクロック信号とを分周および位相比較し、タイ
ミング信号に同期しかつ逓倍されたサンプリングクロッ
クを出力する位相比較周波数可変型ＰＬＬ回路とを備え
る。
周波数が変化しても、タイミング信号に同期し、かつ常
に一定周波数のサンプリングクロックを再生する。 【解決手段】 ＩＦ信号から非線形操作によってタイミ
ング信号を抽出するタイミング抽出回路と、外部から入
力される分周数制御信号により設定される分周数に応じ
てタイミング信号の位相を補正する位相制御回路と、分
周数に応じて、位相制御回路から出力されるタイミング
信号とディジタル信号処理型復調回路からフィードバッ
クされるクロック信号とを分周および位相比較し、タイ
ミング信号に同期しかつ逓倍されたサンプリングクロッ
クを出力する位相比較周波数可変型ＰＬＬ回路とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号処
理型復調装置に用いられるクロック再生回路に関する。
理型復調装置に用いられるクロック再生回路に関する。
【０００２】
【従来の技術】図１４は、従来のクロック再生回路の構
成例を示す。図において、ＩＦ信号Ａは、分配器１を介
してタイミング抽出回路５およびアナログ直交検波器１
０に入力される。タイミング抽出回路５は、非線形処理
によりＩＦ信号からタイミング信号Ｂを抽出する。位相
比較器１３は、このタイミング信号Ｂと、電圧制御発振
器（ＶＣＯ）１５から出力されるサンプリングクロック
Ｇと位相比較する。得られた位相誤差信号Ｈは、ループ
フィルタ１４を介して電圧制御発振器１５の制御電圧Ｉ
となり、サンプリングクロックＧの位相および周波数を
制御する。このようにして構成されたクロック再生回路
により、ＩＦ信号から抽出されたタイミング信号Ｂに同
期し、かつ同一周波数のサンプリングクロックＧが再生
される。
成例を示す。図において、ＩＦ信号Ａは、分配器１を介
してタイミング抽出回路５およびアナログ直交検波器１
０に入力される。タイミング抽出回路５は、非線形処理
によりＩＦ信号からタイミング信号Ｂを抽出する。位相
比較器１３は、このタイミング信号Ｂと、電圧制御発振
器（ＶＣＯ）１５から出力されるサンプリングクロック
Ｇと位相比較する。得られた位相誤差信号Ｈは、ループ
フィルタ１４を介して電圧制御発振器１５の制御電圧Ｉ
となり、サンプリングクロックＧの位相および周波数を
制御する。このようにして構成されたクロック再生回路
により、ＩＦ信号から抽出されたタイミング信号Ｂに同
期し、かつ同一周波数のサンプリングクロックＧが再生
される。
【０００３】アナログ直交検波器１０の２系列の出力
は、それぞれローパスフィルタ（ＬＰＦ）１６−１，１
６−２を介してＡ／Ｄ変換器１１−１，１１−２に入力
され、クロック再生回路から出力されるサンプリングク
ロックＧによってディジタル信号に変換され、ベースバ
ンドディジタル復調回路１２に入力される。ベースバン
ドディジタル復調回路１２は、このディジタル信号から
搬送波信号を再生してアナログ直交検波器１０にフィー
ドバックし、復調信号を出力する。
は、それぞれローパスフィルタ（ＬＰＦ）１６−１，１
６−２を介してＡ／Ｄ変換器１１−１，１１−２に入力
され、クロック再生回路から出力されるサンプリングク
ロックＧによってディジタル信号に変換され、ベースバ
ンドディジタル復調回路１２に入力される。ベースバン
ドディジタル復調回路１２は、このディジタル信号から
搬送波信号を再生してアナログ直交検波器１０にフィー
ドバックし、復調信号を出力する。
【０００４】図１５は、周波数シンセサイザの構成例を
示す。図において、位相比較器１３は、固定発振器１８
から出力され可変分周器１７−１で分周された基準位相
信号Ｅと、電圧制御発振器（ＶＣＯ）１５から出力され
たシンセサイザ出力を可変分周器１７−２で分周した位
相比較信号Ｆを位相比較する。得られた位相誤差信号Ｈ
は、ループフィルタ１４を介して電圧制御発振器１５の
制御電圧Ｉとなり、シンセサイザ出力の位相および周波
数を制御する。このような構成により、基準位相信号Ｅ
に同期した任意の周波数の信号が生成される。
示す。図において、位相比較器１３は、固定発振器１８
から出力され可変分周器１７−１で分周された基準位相
信号Ｅと、電圧制御発振器（ＶＣＯ）１５から出力され
たシンセサイザ出力を可変分周器１７−２で分周した位
相比較信号Ｆを位相比較する。得られた位相誤差信号Ｈ
は、ループフィルタ１４を介して電圧制御発振器１５の
制御電圧Ｉとなり、シンセサイザ出力の位相および周波
数を制御する。このような構成により、基準位相信号Ｅ
に同期した任意の周波数の信号が生成される。
【０００５】この周波数シンセサイザの周波数可変ステ
ップは、固定発振器１６から出力される基準位相信号の
周波数に依存するが、可変分周器１７−１，１７−２の
分周数に応じて周波数可変ステップを細かくできる。
ップは、固定発振器１６から出力される基準位相信号の
周波数に依存するが、可変分周器１７−１，１７−２の
分周数に応じて周波数可変ステップを細かくできる。
【０００６】
【発明が解決しようとする課題】ところで、ディジタル
信号処理で復調処理を行う場合には、サンプリング定理
に従いかつ直交キャリア信号を発生させるために、伝送
速度の４倍以上の周波数のサンプリングクロックが必要
となる。このため、抽出したタイミング信号を逓倍した
サンプリングクロックを再生しなければならない。さら
に、ディジタル信号処理型復調回路では直交検波処理も
ディジタル処理するために、サンプリングクロックのジ
ッタを小さく抑える必要がある。
信号処理で復調処理を行う場合には、サンプリング定理
に従いかつ直交キャリア信号を発生させるために、伝送
速度の４倍以上の周波数のサンプリングクロックが必要
となる。このため、抽出したタイミング信号を逓倍した
サンプリングクロックを再生しなければならない。さら
に、ディジタル信号処理型復調回路では直交検波処理も
ディジタル処理するために、サンプリングクロックのジ
ッタを小さく抑える必要がある。
【０００７】ここで、抽出されたタイミング信号を単純
に逓倍してサンプリングクロックを発生させる構成で
は、逓倍による雑音成分が相乗されるのでタイミング信
号よりサンプリングクロックのＳ／Ｎが劣化する。この
ため、ディジタル信号処理型復調回路用のクロック再生
回路としては、逓倍しても基準位相信号と同程度まで出
力信号のＳ／Ｎを確保できるＰＬＬ逓倍回路の適用が有
利である。しかし、図１６に示すように、従来のクロッ
ク再生回路（図１４の構成）に周波数シンセサイザ（図
１５の構成）による逓倍機能を付加するだけでは、サン
プリングクロックＧのジッタを低く抑えることは困難で
あった。それは、Ｓ／Ｎが十分に確保されていないタイ
ミング信号Ｂを分周して得られる基準位相信号Ｅを用い
ているためである。
に逓倍してサンプリングクロックを発生させる構成で
は、逓倍による雑音成分が相乗されるのでタイミング信
号よりサンプリングクロックのＳ／Ｎが劣化する。この
ため、ディジタル信号処理型復調回路用のクロック再生
回路としては、逓倍しても基準位相信号と同程度まで出
力信号のＳ／Ｎを確保できるＰＬＬ逓倍回路の適用が有
利である。しかし、図１６に示すように、従来のクロッ
ク再生回路（図１４の構成）に周波数シンセサイザ（図
１５の構成）による逓倍機能を付加するだけでは、サン
プリングクロックＧのジッタを低く抑えることは困難で
あった。それは、Ｓ／Ｎが十分に確保されていないタイ
ミング信号Ｂを分周して得られる基準位相信号Ｅを用い
ているためである。
【０００８】なお、図１６において、位相比較器１３、
ループフィルタ１４、電圧制御発振器（ＶＣＯ）１５お
よび可変分周器１７−１，１７−２による位相比較周波
数切替型クロック再生部７と、ディジタル信号処理型復
調回路３内の固定分周器４を含むループ構成により位相
比較周波数切替型ＰＬＬ回路が構成される。可変分周器
１７−１，１７−２の分周比は、外部から入力される分
周数制御信号Ｎにより設定される。Ａ／Ｄ変換器２は、
位相比較周波数切替型クロック再生部７から出力される
サンプリングクロックＧにより、ＩＦ信号Ａをディジタ
ル信号に変換してディジタル信号処理型復調回路３に送
出する。ディジタル信号処理型復調回路３は、固定分周
器４でサンプリングクロックＧから検波後のベースバン
ド信号に同期したクロックを生成して復調処理を行う。
この固定分周器４から出力されるクロックは、フィード
バック信号Ｃとして位相比較周波数切替型クロック再生
部７の可変分周器１７−２にフィードバックされる。
ループフィルタ１４、電圧制御発振器（ＶＣＯ）１５お
よび可変分周器１７−１，１７−２による位相比較周波
数切替型クロック再生部７と、ディジタル信号処理型復
調回路３内の固定分周器４を含むループ構成により位相
比較周波数切替型ＰＬＬ回路が構成される。可変分周器
１７−１，１７−２の分周比は、外部から入力される分
周数制御信号Ｎにより設定される。Ａ／Ｄ変換器２は、
位相比較周波数切替型クロック再生部７から出力される
サンプリングクロックＧにより、ＩＦ信号Ａをディジタ
ル信号に変換してディジタル信号処理型復調回路３に送
出する。ディジタル信号処理型復調回路３は、固定分周
器４でサンプリングクロックＧから検波後のベースバン
ド信号に同期したクロックを生成して復調処理を行う。
この固定分周器４から出力されるクロックは、フィード
バック信号Ｃとして位相比較周波数切替型クロック再生
部７の可変分周器１７−２にフィードバックされる。
【０００９】また、伝送速度が自由に可変できる可変容
量伝送方式に適用可能なディジタル信号処理型復調回路
では、伝送速度が変化しても常に一定のサンプリングク
ロックが必要になる。この場合にも、図１６に示すよう
な可変分周器１７−１，１７−２を含む位相比較周波数
切替型ＰＬＬ回路の構成により伝送速度の変化に対応可
能である。
量伝送方式に適用可能なディジタル信号処理型復調回路
では、伝送速度が変化しても常に一定のサンプリングク
ロックが必要になる。この場合にも、図１６に示すよう
な可変分周器１７−１，１７−２を含む位相比較周波数
切替型ＰＬＬ回路の構成により伝送速度の変化に対応可
能である。
【００１０】しかし、ＰＬＬ回路は、同期した出力を得
るために位相比較器１３で得られた位相誤差信号Ｈをル
ープフィルタ１４で平滑化しており、同期時においても
必ず位相誤差をもつことになる。そのため、位相比較周
波数が変化した場合には、位相比較器１３に入力される
位相差は常に一定の状態で同期するが、出力されるサン
プリングクロックＧの位相が常に同一になることは保証
できない。すなわち、位相比較周波数の変化は同期状態
での位相時間差となり、出力信号の位相を変化させるこ
とになる。また、ＰＬＬ回路は、抽出されたタイミング
信号Ｂに基づいて位相比較を行うのみであり、出力信号
を入力側に戻して位相同期をとる構成にはなっていない
ので、出力信号の位相変化には対応できない。これで
は、Ａ／Ｄ変換器２において、アイの開口点に同期した
タイミング位相を必要とするサンプリングクロックＧを
得ることはできない。
るために位相比較器１３で得られた位相誤差信号Ｈをル
ープフィルタ１４で平滑化しており、同期時においても
必ず位相誤差をもつことになる。そのため、位相比較周
波数が変化した場合には、位相比較器１３に入力される
位相差は常に一定の状態で同期するが、出力されるサン
プリングクロックＧの位相が常に同一になることは保証
できない。すなわち、位相比較周波数の変化は同期状態
での位相時間差となり、出力信号の位相を変化させるこ
とになる。また、ＰＬＬ回路は、抽出されたタイミング
信号Ｂに基づいて位相比較を行うのみであり、出力信号
を入力側に戻して位相同期をとる構成にはなっていない
ので、出力信号の位相変化には対応できない。これで
は、Ａ／Ｄ変換器２において、アイの開口点に同期した
タイミング位相を必要とするサンプリングクロックＧを
得ることはできない。
【００１１】以上説明したように、従来のクロック再生
回路は抽出されたタイミング信号Ｂに基づいて位相比較
を行うフィードフォワード制御である。したがって、サ
ンプリングクロックＧの同期位相が常に同一となること
が保証できない場合には、ＩＦ信号Ａの最適タイミング
からのサンプリング位相ずれを補正することができな
い。なお、一周期内のサンプリング位相ずれは、位相比
較器１３から位相誤差信号Ｈが出力されないとき、すな
わちループフィルタ１４の入力が高インピーダンスのと
きに、同期したＶＣＯ制御電圧となるようにループフィ
ルタ１４の出力電圧を設定することにより小さく抑える
ことができる。しかし、完全に同一位相に制御すること
はＰＬＬ回路の構成上調整が極めて難しく、事実上不可
能である。また、データ周期内でサンプリング位相を同
一に制御することは困難であった。
回路は抽出されたタイミング信号Ｂに基づいて位相比較
を行うフィードフォワード制御である。したがって、サ
ンプリングクロックＧの同期位相が常に同一となること
が保証できない場合には、ＩＦ信号Ａの最適タイミング
からのサンプリング位相ずれを補正することができな
い。なお、一周期内のサンプリング位相ずれは、位相比
較器１３から位相誤差信号Ｈが出力されないとき、すな
わちループフィルタ１４の入力が高インピーダンスのと
きに、同期したＶＣＯ制御電圧となるようにループフィ
ルタ１４の出力電圧を設定することにより小さく抑える
ことができる。しかし、完全に同一位相に制御すること
はＰＬＬ回路の構成上調整が極めて難しく、事実上不可
能である。また、データ周期内でサンプリング位相を同
一に制御することは困難であった。
【００１２】本発明は、伝送速度可変に対応したディジ
タル信号処理型復調回路に適用できるクロック再生回路
であり、タイミング信号の周波数が変化しても、タイミ
ング信号に同期し、かつ常に一定周波数のサンプリング
クロックを再生することができるクロック再生回路を提
供することを目的とする。
タル信号処理型復調回路に適用できるクロック再生回路
であり、タイミング信号の周波数が変化しても、タイミ
ング信号に同期し、かつ常に一定周波数のサンプリング
クロックを再生することができるクロック再生回路を提
供することを目的とする。
【００１３】
【課題を解決するための手段】位相比較周波数と同期時
の位相差との関係は一意に決定できるので、分周数の切
り替え時にその位相差をあらかじめ設定することは可能
である。本発明のクロック再生回路では、分周数の切り
替え時にあらかじめ設定した固定量だけ位相をずらすこ
とにより、位相比較周波数切り替えに伴う位相変動を補
正する。このときの位相制御方法には次の３通りがあ
る。
の位相差との関係は一意に決定できるので、分周数の切
り替え時にその位相差をあらかじめ設定することは可能
である。本発明のクロック再生回路では、分周数の切り
替え時にあらかじめ設定した固定量だけ位相をずらすこ
とにより、位相比較周波数切り替えに伴う位相変動を補
正する。このときの位相制御方法には次の３通りがあ
る。
【００１４】方法１は、位相比較周波数切替型クロック
再生部に与える分周数制御信号と同時に、所定の位相差
を初期値として位相制御回路に与え、位相比較周波数の
切り替えに伴う位相変動を補正する。位相制御回路は、
抽出されたタイミング信号、または再生されたサンプリ
ングクロック、またはＡ／Ｄ変換器に入力される前のＩ
Ｆ信号の位相を制御する位置に挿入され、位相比較周波
数の切り替えとともに発生するサンプリングクロックの
位相変化、またはＡ／Ｄ変換器に入力される前のＩＦ信
号の位相を補正し、Ａ／Ｄ変換器における再生したサン
プリングクロックの最適タイミングを確保する（請求項
２，５，８）。
再生部に与える分周数制御信号と同時に、所定の位相差
を初期値として位相制御回路に与え、位相比較周波数の
切り替えに伴う位相変動を補正する。位相制御回路は、
抽出されたタイミング信号、または再生されたサンプリ
ングクロック、またはＡ／Ｄ変換器に入力される前のＩ
Ｆ信号の位相を制御する位置に挿入され、位相比較周波
数の切り替えとともに発生するサンプリングクロックの
位相変化、またはＡ／Ｄ変換器に入力される前のＩＦ信
号の位相を補正し、Ａ／Ｄ変換器における再生したサン
プリングクロックの最適タイミングを確保する（請求項
２，５，８）。
【００１５】方法２は、位相のずれを初期値として補正
するのではなく、時間的な位相変動と同一に扱う。すな
わち、ディジタル信号処理型復調回路からベースバンド
信号を逐次位相制御回路に与え、それから得られるタイ
ミング誤差情報に基づいて位相差を逐次補正する（請求
項３，６，９）。方法３は、方法１および方法２を組み
合わせる方法であり、分周数制御信号入力時に初期値付
逐次位相制御回路に初期値を与えて初期補正（粗調整）
を行い、その後にベースバンド信号より検出されるタイ
ミング誤差情報を用いて位相差を逐次補正する。すなわ
ち、位相比較周波数の切り替えによる位相ずれの微調整
と、系の時間変動調整を合わせて行う（請求項４，７，
１０）。
するのではなく、時間的な位相変動と同一に扱う。すな
わち、ディジタル信号処理型復調回路からベースバンド
信号を逐次位相制御回路に与え、それから得られるタイ
ミング誤差情報に基づいて位相差を逐次補正する（請求
項３，６，９）。方法３は、方法１および方法２を組み
合わせる方法であり、分周数制御信号入力時に初期値付
逐次位相制御回路に初期値を与えて初期補正（粗調整）
を行い、その後にベースバンド信号より検出されるタイ
ミング誤差情報を用いて位相差を逐次補正する。すなわ
ち、位相比較周波数の切り替えによる位相ずれの微調整
と、系の時間変動調整を合わせて行う（請求項４，７，
１０）。
【００１６】また、本発明のクロック再生回路は、位相
比較器に入力する基準位相信号と位相比較信号を生成す
る際に、Ｓ／Ｎが十分でないタイミング信号を可変分周
器で分周することにより雑音成分を小さくする。この信
号を用いて位相比較を行うことにより、ＰＬＬ回路自体
の特性を向上させることができる。
比較器に入力する基準位相信号と位相比較信号を生成す
る際に、Ｓ／Ｎが十分でないタイミング信号を可変分周
器で分周することにより雑音成分を小さくする。この信
号を用いて位相比較を行うことにより、ＰＬＬ回路自体
の特性を向上させることができる。
【００１７】
【発明の実施の形態】以下の説明おいて、ＡはＩＦ信
号、Ｂはタイミング信号、Ｃはフィードバック信号、Ｄ
はベースバンド信号、Ｅは基準位相信号、Ｆは位相比較
信号、Ｇはサンプリングクロック、Ｈは位相誤差信号、
Ｉは制御電圧、Ｊは初期値、Ｋは補正値、Ｌはタイミン
グ誤差信号、Ｎは分周数制御信号である。
号、Ｂはタイミング信号、Ｃはフィードバック信号、Ｄ
はベースバンド信号、Ｅは基準位相信号、Ｆは位相比較
信号、Ｇはサンプリングクロック、Ｈは位相誤差信号、
Ｉは制御電圧、Ｊは初期値、Ｋは補正値、Ｌはタイミン
グ誤差信号、Ｎは分周数制御信号である。
【００１８】（第１の実施形態−方法１）図１は、本発
明のクロック再生回路の第１の実施形態を示す（請求項
２）。本実施形態は、図１６に示す構成において、タイ
ミング抽出回路５と位相比較周波数切替型クロック再生
部７の可変分周器１７−１との間に位相制御回路６を挿
入した構成である。
明のクロック再生回路の第１の実施形態を示す（請求項
２）。本実施形態は、図１６に示す構成において、タイ
ミング抽出回路５と位相比較周波数切替型クロック再生
部７の可変分周器１７−１との間に位相制御回路６を挿
入した構成である。
【００１９】受信したＩＦ信号Ａは分配器１を介してタ
イミング抽出回路５に入力され、変調側タイミング信号
に同期しかつ特性の劣化したタイミング信号Ｂを得る。
位相比較周波数切替型クロック再生部７には、位相制御
回路６を介して出力されるタイミング信号Ｂと、ディジ
タル信号処理型復調回路３内の固定分周器４から出力さ
れるフィードバック信号Ｃと、分周数制御信号Ｎが入力
される。可変分周器１７−１は、分周数制御信号Ｎによ
り設定される分周比でタイミング信号Ｂを分周し、その
Ｓ／Ｎの向上を図った基準位相信号Ｅを出力する。可変
分周器１７−２は、分周数制御信号Ｎにより設定される
分周比でフィードバック信号Ｃを分周し、基準位相信号
Ｅと同一周波数の位相比較信号Ｆを出力する。この基準
位相信号Ｅと位相比較信号Ｆは位相比較器１３で位相比
較され、その位相誤差信号Ｈはループフィルタ１４を介
して平滑化され、制御電圧Ｉとして電圧制御発振器１５
を制御する。これにより、タイミング信号Ｂに同期し、
かつ常に一定周波数のサンプリングクロックＧが出力さ
れる。
イミング抽出回路５に入力され、変調側タイミング信号
に同期しかつ特性の劣化したタイミング信号Ｂを得る。
位相比較周波数切替型クロック再生部７には、位相制御
回路６を介して出力されるタイミング信号Ｂと、ディジ
タル信号処理型復調回路３内の固定分周器４から出力さ
れるフィードバック信号Ｃと、分周数制御信号Ｎが入力
される。可変分周器１７−１は、分周数制御信号Ｎによ
り設定される分周比でタイミング信号Ｂを分周し、その
Ｓ／Ｎの向上を図った基準位相信号Ｅを出力する。可変
分周器１７−２は、分周数制御信号Ｎにより設定される
分周比でフィードバック信号Ｃを分周し、基準位相信号
Ｅと同一周波数の位相比較信号Ｆを出力する。この基準
位相信号Ｅと位相比較信号Ｆは位相比較器１３で位相比
較され、その位相誤差信号Ｈはループフィルタ１４を介
して平滑化され、制御電圧Ｉとして電圧制御発振器１５
を制御する。これにより、タイミング信号Ｂに同期し、
かつ常に一定周波数のサンプリングクロックＧが出力さ
れる。
【００２０】この位相比較周波数切替型クロック再生部
７において、伝送速度の変化に応じて位相比較周波数を
切り替えると、位相誤差信号Ｈの出力周期が変化する。
それによりループフィルタ１４で平滑化された制御電圧
Ｉも変化し、これを補うために同期状態の位相差が変化
し、それに伴ってサンプリングクロックＧの位相も変化
する。可変分周器１７−１の前段に挿入された位相制御
回路６は、分周数制御信号Ｎの入力に同期してタイミン
グ信号Ｂの位相を補正する。これにより、分周数切り替
えにより変化するサンプリングクロックＧの位相を補正
し、Ａ／Ｄ変換器２におけるサンプリングクロックの最
適タイミングを確保する。
７において、伝送速度の変化に応じて位相比較周波数を
切り替えると、位相誤差信号Ｈの出力周期が変化する。
それによりループフィルタ１４で平滑化された制御電圧
Ｉも変化し、これを補うために同期状態の位相差が変化
し、それに伴ってサンプリングクロックＧの位相も変化
する。可変分周器１７−１の前段に挿入された位相制御
回路６は、分周数制御信号Ｎの入力に同期してタイミン
グ信号Ｂの位相を補正する。これにより、分周数切り替
えにより変化するサンプリングクロックＧの位相を補正
し、Ａ／Ｄ変換器２におけるサンプリングクロックの最
適タイミングを確保する。
【００２１】図２は、位相制御回路６の構成例を示す。
図において、タイミング信号Ｂは可変遅延線２１を介し
て出力される。初期値生成回路２２は分周数制御信号Ｎ
の入力に同期して、可変遅延線２１の位相遅延量を設定
する初期値Ｊを出力する。本構成により、伝送速度の変
化に応じた位相比較周波数の切り替え時に、サンプリン
グクロックＧの位相変動を補正するようにタイミング信
号Ｂの位相が制御される。
図において、タイミング信号Ｂは可変遅延線２１を介し
て出力される。初期値生成回路２２は分周数制御信号Ｎ
の入力に同期して、可変遅延線２１の位相遅延量を設定
する初期値Ｊを出力する。本構成により、伝送速度の変
化に応じた位相比較周波数の切り替え時に、サンプリン
グクロックＧの位相変動を補正するようにタイミング信
号Ｂの位相が制御される。
【００２２】（第２の実施形態−方法２）図３は、本発
明のクロック再生回路の第２の実施形態を示す（請求項
３）。本実施形態は、第１の実施形態において、タイミ
ング抽出回路５と位相比較周波数切替型クロック再生部
７との間に挿入された位相制御回路６を逐次位相制御回
路８に代えた構成である。逐次位相制御回路８は、ディ
ジタル信号処理型復調回路３から出力されるベースバン
ド信号Ｄに応じてタイミング信号Ｂの位相を逐次補正す
る。これにより、分周数切り替えにより変化するサンプ
リングクロックＧの位相を補正する。
明のクロック再生回路の第２の実施形態を示す（請求項
３）。本実施形態は、第１の実施形態において、タイミ
ング抽出回路５と位相比較周波数切替型クロック再生部
７との間に挿入された位相制御回路６を逐次位相制御回
路８に代えた構成である。逐次位相制御回路８は、ディ
ジタル信号処理型復調回路３から出力されるベースバン
ド信号Ｄに応じてタイミング信号Ｂの位相を逐次補正す
る。これにより、分周数切り替えにより変化するサンプ
リングクロックＧの位相を補正する。
【００２３】図４は、逐次位相制御回路８の構成例を示
す。図において、タイミング信号Ｂは可変遅延線２１を
介して出力される。位相誤差検出回路２３は、たとえば
電子通信学会発行「ディジタル信号処理の応用」の170
頁に記載のものを用い、ディジタル信号処理型復調回路
３からベースバンド信号Ｄを入力してタイミング誤差情
報Ｌを出力する。このタイミング誤差情報Ｌは、ディジ
タルループフィルタ２４を介して補正値Ｋとして可変遅
延線２１に与え、分周数制御信号Ｎの入力如何に関わら
ずタイミング信号Ｂに与える位相遅延量を設定する。
す。図において、タイミング信号Ｂは可変遅延線２１を
介して出力される。位相誤差検出回路２３は、たとえば
電子通信学会発行「ディジタル信号処理の応用」の170
頁に記載のものを用い、ディジタル信号処理型復調回路
３からベースバンド信号Ｄを入力してタイミング誤差情
報Ｌを出力する。このタイミング誤差情報Ｌは、ディジ
タルループフィルタ２４を介して補正値Ｋとして可変遅
延線２１に与え、分周数制御信号Ｎの入力如何に関わら
ずタイミング信号Ｂに与える位相遅延量を設定する。
【００２４】（第３の実施形態−方法３）図５は、本発
明のクロック再生回路の第３の実施形態を示す（請求項
４） 本実施形態は、第１の実施形態において、タイミング抽
出回路５と位相比較周波数切替型クロック再生部７との
間に挿入された位相制御回路６を初期値付逐次位相制御
回路９に代えた構成である。初期値付逐次位相制御回路
９は、分周数制御信号Ｎの入力に同期してタイミング信
号Ｂの位相を補正し、またディジタル信号処理型復調回
路３から出力されるベースバンド信号Ｄに応じてタイミ
ング信号Ｂの位相を逐次補正する。これにより、分周数
切り替えにより変化するサンプリングクロックＧの位相
を補正する。
明のクロック再生回路の第３の実施形態を示す（請求項
４） 本実施形態は、第１の実施形態において、タイミング抽
出回路５と位相比較周波数切替型クロック再生部７との
間に挿入された位相制御回路６を初期値付逐次位相制御
回路９に代えた構成である。初期値付逐次位相制御回路
９は、分周数制御信号Ｎの入力に同期してタイミング信
号Ｂの位相を補正し、またディジタル信号処理型復調回
路３から出力されるベースバンド信号Ｄに応じてタイミ
ング信号Ｂの位相を逐次補正する。これにより、分周数
切り替えにより変化するサンプリングクロックＧの位相
を補正する。
【００２５】図６は、初期値付逐次位相制御回路９の構
成例を示す。図において、タイミング信号Ｂは可変遅延
線２１を介して出力される。位相誤差検出回路２３は、
たとえば電子通信学会発行「ディジタル信号処理の応
用」の170頁に記載のものを用い、ディジタル信号処理
型復調回路３からベースバンド信号Ｄを入力してタイミ
ング誤差情報Ｌを出力する。このタイミング誤差情報Ｌ
は、ディジタルループフィルタ２４およびＡ／Ｄ変換器
２５を介してディジタル信号の補正値Ｋに変換される。
一方、初期値生成回路２２は分周数制御信号Ｎの入力に
同期して初期値Ｊを出力する。加算器２６は、初期値Ｊ
と補正値Ｋを加算して可変遅延線２１に与える。可変遅
延線２１の位相遅延量は、分周数制御信号Ｎに応じて与
えられる初期値Ｊにより設定され、その後ディジタル信
号処理型復調回路３から出力されるベースバンド信号Ｄ
に応じて与えられる補正値Ｋにより逐次補正される。こ
れにより、タイミング信号Ｂに対して、位相比較周波数
の切り替えによる位相ずれの微調整と系の時間変動調整
を合わせて行い、サンプリングクロックＧの位相を補正
する。
成例を示す。図において、タイミング信号Ｂは可変遅延
線２１を介して出力される。位相誤差検出回路２３は、
たとえば電子通信学会発行「ディジタル信号処理の応
用」の170頁に記載のものを用い、ディジタル信号処理
型復調回路３からベースバンド信号Ｄを入力してタイミ
ング誤差情報Ｌを出力する。このタイミング誤差情報Ｌ
は、ディジタルループフィルタ２４およびＡ／Ｄ変換器
２５を介してディジタル信号の補正値Ｋに変換される。
一方、初期値生成回路２２は分周数制御信号Ｎの入力に
同期して初期値Ｊを出力する。加算器２６は、初期値Ｊ
と補正値Ｋを加算して可変遅延線２１に与える。可変遅
延線２１の位相遅延量は、分周数制御信号Ｎに応じて与
えられる初期値Ｊにより設定され、その後ディジタル信
号処理型復調回路３から出力されるベースバンド信号Ｄ
に応じて与えられる補正値Ｋにより逐次補正される。こ
れにより、タイミング信号Ｂに対して、位相比較周波数
の切り替えによる位相ずれの微調整と系の時間変動調整
を合わせて行い、サンプリングクロックＧの位相を補正
する。
【００２６】（第４の実施形態−方法１）図７は、本発
明のクロック再生回路の第４の実施形態を示す（請求項
５）。本実施形態は、図１６に示す構成において、位相
比較周波数切替型クロック再生部７とＡ／Ｄ変換器２と
の間に位相制御回路６を挿入した構成である。この位相
制御回路６は、分周数制御信号Ｎの入力に同期してサン
プリングクロックＧの位相を補正し、分周数切り替えに
より変化するＡ／Ｄ変換器２におけるサンプリング位相
を補正する。なお、サンプリングクロックＧの位相は、
図２に示す可変遅延線２１を介して同様に制御される。
明のクロック再生回路の第４の実施形態を示す（請求項
５）。本実施形態は、図１６に示す構成において、位相
比較周波数切替型クロック再生部７とＡ／Ｄ変換器２と
の間に位相制御回路６を挿入した構成である。この位相
制御回路６は、分周数制御信号Ｎの入力に同期してサン
プリングクロックＧの位相を補正し、分周数切り替えに
より変化するＡ／Ｄ変換器２におけるサンプリング位相
を補正する。なお、サンプリングクロックＧの位相は、
図２に示す可変遅延線２１を介して同様に制御される。
【００２７】（第５の実施形態−方法２）図８は、本発
明のクロック再生回路の第５の実施形態を示す（請求項
６）。本実施形態は、第４の実施形態において、位相比
較周波数切替型クロック再生部７とＡ／Ｄ変換器２との
間に挿入された位相制御回路６を逐次位相制御回路８に
代えた構成である。この逐次位相制御回路８は、ディジ
タル信号処理型復調回路３から出力されるベースバンド
信号Ｄに応じてサンプリングクロックＧの位相を補正
し、分周数切り替えにより変化するＡ／Ｄ変換器２にお
けるサンプリング位相を補正する。なお、サンプリング
クロックＧの位相は、図４に示す可変遅延線２１を介し
て同様に制御される。
明のクロック再生回路の第５の実施形態を示す（請求項
６）。本実施形態は、第４の実施形態において、位相比
較周波数切替型クロック再生部７とＡ／Ｄ変換器２との
間に挿入された位相制御回路６を逐次位相制御回路８に
代えた構成である。この逐次位相制御回路８は、ディジ
タル信号処理型復調回路３から出力されるベースバンド
信号Ｄに応じてサンプリングクロックＧの位相を補正
し、分周数切り替えにより変化するＡ／Ｄ変換器２にお
けるサンプリング位相を補正する。なお、サンプリング
クロックＧの位相は、図４に示す可変遅延線２１を介し
て同様に制御される。
【００２８】（第６の実施形態−方法３）図９は、本発
明のクロック再生回路の第６の実施形態を示す（請求項
７）。本実施形態は、第４の実施形態において、位相比
較周波数切替型クロック再生部７とＡ／Ｄ変換器２との
間に挿入された位相制御回路６を初期値付逐次位相制御
回路９に代えた構成である。この初期値付逐次位相制御
回路９は、分周数制御信号Ｎの入力に同期し、またディ
ジタル信号処理型復調回路３から出力されるベースバン
ド信号Ｄに応じてサンプリングクロックＧの位相を補正
し、分周数切り替えにより変化するＡ／Ｄ変換器２にお
けるサンプリング位相を補正する。なお、サンプリング
クロックＧの位相は、図６に示す可変遅延線２１を介し
て同様に制御される。
明のクロック再生回路の第６の実施形態を示す（請求項
７）。本実施形態は、第４の実施形態において、位相比
較周波数切替型クロック再生部７とＡ／Ｄ変換器２との
間に挿入された位相制御回路６を初期値付逐次位相制御
回路９に代えた構成である。この初期値付逐次位相制御
回路９は、分周数制御信号Ｎの入力に同期し、またディ
ジタル信号処理型復調回路３から出力されるベースバン
ド信号Ｄに応じてサンプリングクロックＧの位相を補正
し、分周数切り替えにより変化するＡ／Ｄ変換器２にお
けるサンプリング位相を補正する。なお、サンプリング
クロックＧの位相は、図６に示す可変遅延線２１を介し
て同様に制御される。
【００２９】（第７の実施形態−方法１）図１０は、本
発明のクロック再生回路の第７の実施形態を示す（請求
項８）。本実施形態は、図１６に示す構成において、分
配器１とＡ／Ｄ変換器２との間に位相制御回路６を挿入
した構成である。この位相制御回路６は、分周数制御信
号Ｎの入力に同期してＩＦ信号Ａの位相を補正し、分周
数切り替えにより変化するＡ／Ｄ変換器２におけるサン
プリング位相を補正する。なお、ＩＦ信号Ａの位相は、
図２に示す可変遅延線２１を介して同様に制御される。
発明のクロック再生回路の第７の実施形態を示す（請求
項８）。本実施形態は、図１６に示す構成において、分
配器１とＡ／Ｄ変換器２との間に位相制御回路６を挿入
した構成である。この位相制御回路６は、分周数制御信
号Ｎの入力に同期してＩＦ信号Ａの位相を補正し、分周
数切り替えにより変化するＡ／Ｄ変換器２におけるサン
プリング位相を補正する。なお、ＩＦ信号Ａの位相は、
図２に示す可変遅延線２１を介して同様に制御される。
【００３０】（第８の実施形態−方法２）図１１は、本
発明のクロック再生回路の第８の実施形態を示す（請求
項９）。本実施形態は、第７の実施形態において、分配
器１とＡ／Ｄ変換器２との間に挿入された位相制御回路
６を逐次位相制御回路８に代えた構成である。この逐次
位相制御回路８は、ディジタル信号処理型復調回路３か
ら出力されるベースバンド信号Ｄに応じてＩＦ信号Ａの
位相を補正し、分周数切り替えにより変化するＡ／Ｄ変
換器２におけるサンプリング位相を補正する。なお、Ｉ
Ｆ信号Ａの位相は、図４に示す可変遅延線２１を介して
同様に制御される。
発明のクロック再生回路の第８の実施形態を示す（請求
項９）。本実施形態は、第７の実施形態において、分配
器１とＡ／Ｄ変換器２との間に挿入された位相制御回路
６を逐次位相制御回路８に代えた構成である。この逐次
位相制御回路８は、ディジタル信号処理型復調回路３か
ら出力されるベースバンド信号Ｄに応じてＩＦ信号Ａの
位相を補正し、分周数切り替えにより変化するＡ／Ｄ変
換器２におけるサンプリング位相を補正する。なお、Ｉ
Ｆ信号Ａの位相は、図４に示す可変遅延線２１を介して
同様に制御される。
【００３１】（第９の実施形態−方法３）図１２は、本
発明のクロック再生回路の第９の実施形態を示す（請求
項１０）。本実施形態は、第７の実施形態において、分
配器１とＡ／Ｄ変換器２との間に挿入された位相制御回
路６を初期値付逐次位相制御回路９に代えた構成であ
る。この初期値付逐次位相制御回路９は、分周数制御信
号Ｎの入力に同期し、またディジタル信号処理型復調回
路３から出力されるベースバンド信号Ｄに応じてＩＦ信
号Ａの位相を補正し、分周数切り替えにより変化するＡ
／Ｄ変換器２におけるサンプリング位相を補正する。な
お、ＩＦ信号Ａの位相は、図６に示す可変遅延線２１を
介して同様に制御される。
発明のクロック再生回路の第９の実施形態を示す（請求
項１０）。本実施形態は、第７の実施形態において、分
配器１とＡ／Ｄ変換器２との間に挿入された位相制御回
路６を初期値付逐次位相制御回路９に代えた構成であ
る。この初期値付逐次位相制御回路９は、分周数制御信
号Ｎの入力に同期し、またディジタル信号処理型復調回
路３から出力されるベースバンド信号Ｄに応じてＩＦ信
号Ａの位相を補正し、分周数切り替えにより変化するＡ
／Ｄ変換器２におけるサンプリング位相を補正する。な
お、ＩＦ信号Ａの位相は、図６に示す可変遅延線２１を
介して同様に制御される。
【００３２】なお、伝送速度が変化すると抽出されるタ
イミング信号Ｂの周波数は変化するが、タイミング抽出
回路５として、図１３に示すような同調周波数切替型タ
ンク回路（参考文献：電子情報通信学会発行 IEICE TRA
NSACTIONS on CommunicationVOL.E78-B, NO.5, MAY 199
5, p.765)を用いることにより対応可能である。この同
調周波数切替型タンク回路は、伝送速度に応じてアナロ
グスイッチ３１を切り替え、同調周波数f1〜fkに対応す
るタンク回路３２−１〜３２−ｋの１つを選択する構成
である。
イミング信号Ｂの周波数は変化するが、タイミング抽出
回路５として、図１３に示すような同調周波数切替型タ
ンク回路（参考文献：電子情報通信学会発行 IEICE TRA
NSACTIONS on CommunicationVOL.E78-B, NO.5, MAY 199
5, p.765)を用いることにより対応可能である。この同
調周波数切替型タンク回路は、伝送速度に応じてアナロ
グスイッチ３１を切り替え、同調周波数f1〜fkに対応す
るタンク回路３２−１〜３２−ｋの１つを選択する構成
である。
【００３３】ここで、タイミング信号Ｂの周波数が変化
しても、位相比較周波数切替型クロック再生分周器７の
可変分周器１７−１，１７−２の分周数を個別に可変さ
せることによりフィードバック信号Ｃとの位相比較が可
能となり、常に一定周波数のサンプリングクロックＧを
再生することができる。ところで、タイミング信号Ｂと
フィードバック信号Ｃを分周する可変分周器１７−１，
１７−２について、それぞれ個別に分周動作を開始する
と、その分周開始のタイミングにより同一周波数となっ
た分周器出力の位相が全く違った位相関係をもつ。この
とき、同期状態に必要な位相差と異なった位相になると
同期状態への引き込みのために位相変動が大きくなり、
最悪の場合には一旦同期がはずれることがある。そのた
め、この２つの可変分周器を同一のものとし、分周比は
個別に制御しても分周開始タイミングを同期して与える
ことにより、分周前後の位相差を同じにすることができ
る。これにより、位相比較周波数切替時の位相変動を同
期のために必要な位相誤差信号のパルス幅の変化分のみ
とし、位相制御回路による位相補正量の軽減と同期はず
れを防止することができる。また、本発明では、位相比
較周波数を任意に分周可能とすることにより、位相比較
周波数をある特定の周波数とすることができる。これに
より、ループフィルタの最適動作点での動作とすること
ができ、ＰＬＬ回路の動作を安定させることができる。
しても、位相比較周波数切替型クロック再生分周器７の
可変分周器１７−１，１７−２の分周数を個別に可変さ
せることによりフィードバック信号Ｃとの位相比較が可
能となり、常に一定周波数のサンプリングクロックＧを
再生することができる。ところで、タイミング信号Ｂと
フィードバック信号Ｃを分周する可変分周器１７−１，
１７−２について、それぞれ個別に分周動作を開始する
と、その分周開始のタイミングにより同一周波数となっ
た分周器出力の位相が全く違った位相関係をもつ。この
とき、同期状態に必要な位相差と異なった位相になると
同期状態への引き込みのために位相変動が大きくなり、
最悪の場合には一旦同期がはずれることがある。そのた
め、この２つの可変分周器を同一のものとし、分周比は
個別に制御しても分周開始タイミングを同期して与える
ことにより、分周前後の位相差を同じにすることができ
る。これにより、位相比較周波数切替時の位相変動を同
期のために必要な位相誤差信号のパルス幅の変化分のみ
とし、位相制御回路による位相補正量の軽減と同期はず
れを防止することができる。また、本発明では、位相比
較周波数を任意に分周可能とすることにより、位相比較
周波数をある特定の周波数とすることができる。これに
より、ループフィルタの最適動作点での動作とすること
ができ、ＰＬＬ回路の動作を安定させることができる。
【００３４】
【発明の効果】以上説明したように、本発明のクロック
再生回路は、抽出されたタイミング信号に同期し、かつ
常に一定周波数のサンプリングクロックを再生すること
ができる。また、伝送速度の変化に伴う位相比較周波数
の切り替え時に発生するサンプリングクロックの位相変
化、またはＡ／Ｄ変換器に入力される前のＩＦ信号の位
相を補正することにより、Ａ／Ｄ変換器における再生サ
ンプリングクロックの最適タイミングを確保することが
できる。
再生回路は、抽出されたタイミング信号に同期し、かつ
常に一定周波数のサンプリングクロックを再生すること
ができる。また、伝送速度の変化に伴う位相比較周波数
の切り替え時に発生するサンプリングクロックの位相変
化、またはＡ／Ｄ変換器に入力される前のＩＦ信号の位
相を補正することにより、Ａ／Ｄ変換器における再生サ
ンプリングクロックの最適タイミングを確保することが
できる。
【００３５】また、抽出されたタイミング信号を分周す
る構成により、位相比較器に与える基準位相信号のＳ／
Ｎの向上を図ることができる。さらに、分周比を低く抑
えることにより、高い周波数の基準位相信号での位相比
較により高速引き込みが可能となる。また、分周比を高
くすることにより、低い周波数の基準位相信号での位相
比較により高安定動作が実現する。
る構成により、位相比較器に与える基準位相信号のＳ／
Ｎの向上を図ることができる。さらに、分周比を低く抑
えることにより、高い周波数の基準位相信号での位相比
較により高速引き込みが可能となる。また、分周比を高
くすることにより、低い周波数の基準位相信号での位相
比較により高安定動作が実現する。
【００３６】これをＰＬＬ回路の同期動作中に行い、初
期引き込み過程においては、可変分周器の分周比を１、
または低い値として位相比較周波数を高くとることによ
り高速引き込みが可能となる。さらに、同期確立期で
は、可変分周器の分周比を高くとることにより位相比較
周波数を低くして位相比較を行うことにより高安定動作
が可能となる。これにより、高速引き込み高安定なクロ
ック再生回路を実現することができる。
期引き込み過程においては、可変分周器の分周比を１、
または低い値として位相比較周波数を高くとることによ
り高速引き込みが可能となる。さらに、同期確立期で
は、可変分周器の分周比を高くとることにより位相比較
周波数を低くして位相比較を行うことにより高安定動作
が可能となる。これにより、高速引き込み高安定なクロ
ック再生回路を実現することができる。
【図１】本発明のクロック再生回路の第１の実施形態を
示すブロック図。
示すブロック図。
【図２】位相制御回路６の構成例を示すブロック図。
【図３】本発明のクロック再生回路の第２の実施形態を
示すブロック図。
示すブロック図。
【図４】逐次位相制御回路８の構成例を示すブロック
図。
図。
【図５】本発明のクロック再生回路の第３の実施形態を
示すブロック図。
示すブロック図。
【図６】初期値付逐次位相制御回路９の構成例を示すブ
ロック図。
ロック図。
【図７】本発明のクロック再生回路の第４の実施形態を
示すブロック図。
示すブロック図。
【図８】本発明のクロック再生回路の第５の実施形態を
示すブロック図。
示すブロック図。
【図９】本発明のクロック再生回路の第６の実施形態を
示すブロック図。
示すブロック図。
【図１０】本発明のクロック再生回路の第７の実施形態
を示すブロック図。
を示すブロック図。
【図１１】本発明のクロック再生回路の第８の実施形態
を示すブロック図。
を示すブロック図。
【図１２】本発明のクロック再生回路の第９の実施形態
を示すブロック図。
を示すブロック図。
【図１３】タイミング抽出回路５として用いられる同調
周波数切替型タンク回路の構成例を示す図。
周波数切替型タンク回路の構成例を示す図。
【図１４】従来のクロック再生回路の構成例を示すブロ
ック図。
ック図。
【図１５】周波数シンセサイザの構成例を示すブロック
図。
図。
【図１６】ディジタル信号処理型復調回路に適用するク
ロック再生回路の構成例を示すブロック図。
ロック再生回路の構成例を示すブロック図。
１ 分配器 ２ Ａ／Ｄ変換器（ＩＦ信号用） ３ ディジタル信号処理型復調回路 ４ 固定分周器 ５ タイミング抽出回路 ６ 位相制御回路 ７ 位相比較周波数可変型クロック再生部 ８ 逐次位相制御回路 ９ 初期値付逐次位相制御回路 １０ アナログ直交検波器 １１ Ａ／Ｄ変換器（ベースバンド信号用） １２ ベースバンドディジタル復調回路 １３ 位相比較器 １４ ループフィルタ １５ 電圧制御発振器（ＶＣＯ） １６ ローパスフィルタ（ＬＰＦ） １７ 可変分周器 １８ 固定発振器 ２１ 可変遅延線 ２２ 初期値生成回路 ２３ 位相誤差検出回路 ２４ ディジタルループフィルタ ２５ Ａ／Ｄ変換器 ２６ 加算器
Claims (10)
- 【請求項１】 ＩＦ信号をＡ／Ｄ変換器を用いてディジ
タル信号に変換し、ディジタル信号処理により直交検波
および復調を行うディジタル信号処理型復調回路に供給
するサンプリングクロックを再生するクロック再生回路
において、 分周数制御信号により設定される分周数に応じて、前記
ＩＦ信号から抽出されるタイミング信号と再生クロック
信号とを分周および位相比較し、前記タイミング信号に
同期しかつ逓倍されたサンプリングクロックを出力する
位相比較周波数可変型ＰＬＬ回路と、 前記分周数に応じて変化するサンプリング位相を補正す
る位相制御手段とを備えたことを特徴とするクロック再
生回路。 - 【請求項２】 ＩＦ信号をＡ／Ｄ変換器を用いてディジ
タル信号に変換し、ディジタル信号処理により直交検波
および復調を行うディジタル信号処理型復調回路に供給
するサンプリングクロックを再生するクロック再生回路
において、 前記ＩＦ信号から非線形操作によってタイミング信号を
抽出するタイミング抽出回路と、 外部から入力される分周数制御信号により設定される分
周数に応じて前記タイミング信号の位相を補正する位相
制御回路と、 前記分周数に応じて、前記位相制御回路から出力される
タイミング信号と前記ディジタル信号処理型復調回路か
らフィードバックされるクロック信号とを分周および位
相比較し、前記タイミング信号に同期しかつ逓倍された
サンプリングクロックを出力する位相比較周波数可変型
ＰＬＬ回路とを備えたことを特徴とするクロック再生回
路。 - 【請求項３】 請求項２に記載のクロック再生回路にお
いて、 位相制御回路に代えて、ディジタル信号処理型復調回路
で得られたベースバンド信号から検出されるタイミング
誤差情報に基づいてタイミング信号の位相を逐次補正す
る逐次位相検出回路を備えたことを特徴とするクロック
再生回路。 - 【請求項４】 請求項２に記載のクロック再生回路にお
いて、 位相制御回路に代えて、分周数に応じて設定される位相
補正量を初期値とし、さらにディジタル信号処理型復調
回路で得られたベースバンド信号から検出されるタイミ
ング誤差情報に基づいてタイミング信号の位相を逐次補
正する初期値付逐次位相検出回路を備えたことを特徴と
するクロック再生回路。 - 【請求項５】 ＩＦ信号をＡ／Ｄ変換器を用いてディジ
タル信号に変換し、ディジタル信号処理により直交検波
および復調を行うディジタル信号処理型復調回路に供給
するサンプリングクロックを再生するクロック再生回路
において、 前記ＩＦ信号から非線形操作によってタイミング信号を
抽出するタイミング抽出回路と、 外部から入力される分周数制御信号により設定される分
周数に応じて、前記タイミング信号と前記ディジタル信
号処理型復調回路からフィードバックされるクロック信
号とを分周および位相比較し、前記タイミング信号に同
期しかつ逓倍されたサンプリングクロックを出力する位
相比較周波数可変型ＰＬＬ回路と、 前記分周数に応じて、前記サンプリングクロックの位相
を補正する位相制御回路とを備えたことを特徴とするク
ロック再生回路。 - 【請求項６】 請求項５に記載のクロック再生回路にお
いて、 位相制御回路に代えて、ディジタル信号処理型復調回路
で得られたベースバンド信号から検出されるタイミング
誤差情報に基づいてサンプリングクロックの位相を逐次
補正する逐次位相検出回路を備えたことを特徴とするク
ロック再生回路。 - 【請求項７】 請求項５に記載のクロック再生回路にお
いて、 位相制御回路に代えて、分周数に応じて設定される位相
補正量を初期値とし、さらにディジタル信号処理型復調
回路で得られたベースバンド信号から検出されるタイミ
ング誤差情報に基づいてサンプリングクロックの位相を
逐次補正する初期値付逐次位相検出回路を備えたことを
特徴とするクロック再生回路。 - 【請求項８】 ＩＦ信号をＡ／Ｄ変換器を用いてディジ
タル信号に変換し、ディジタル信号処理により直交検波
および復調を行うディジタル信号処理型復調回路に供給
するサンプリングクロックを再生するクロック再生回路
において、 前記ＩＦ信号から非線形操作によってタイミング信号を
抽出するタイミング抽出回路と、 外部から入力される分周数制御信号により設定される分
周数に応じて、前記タイミング信号と前記ディジタル信
号処理型復調回路からフィードバックされるクロック信
号とを分周および位相比較し、前記タイミング信号に同
期しかつ逓倍されたサンプリングクロックを出力する位
相比較周波数可変型ＰＬＬ回路と、 前記分周数に応じて、前記Ａ／Ｄ変換器に入力されるＩ
Ｆ信号の遅延位相を補正する位相制御回路とを備えたこ
とを特徴とするクロック再生回路。 - 【請求項９】 請求項８に記載のクロック再生回路にお
いて、 位相制御回路に代えて、ディジタル信号処理型復調回路
で得られたベースバンド信号から検出されるタイミング
誤差情報に基づいてＩＦ信号の遅延位相を逐次補正する
逐次位相検出回路を備えたことを特徴とするクロック再
生回路。 - 【請求項１０】 請求項８に記載のクロック再生回路に
おいて、 位相制御回路に代えて、分周数に応じて設定される位相
補正量を初期値とし、さらにディジタル信号処理型復調
回路で得られたベースバンド信号から検出されるタイミ
ング誤差情報に基づいてＩＦ信号の遅延位相を逐次補正
する初期値付逐次位相検出回路を備えたことを特徴とす
るクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8029406A JPH09224063A (ja) | 1996-02-16 | 1996-02-16 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8029406A JPH09224063A (ja) | 1996-02-16 | 1996-02-16 | クロック再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09224063A true JPH09224063A (ja) | 1997-08-26 |
Family
ID=12275262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8029406A Pending JPH09224063A (ja) | 1996-02-16 | 1996-02-16 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09224063A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006246143A (ja) * | 2005-03-04 | 2006-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 無線ベースバンド信号伝送方法 |
| WO2009098989A1 (ja) * | 2008-02-04 | 2009-08-13 | Nec Corporation | 位相同期装置および位相同期方法 |
| JP5582140B2 (ja) * | 2009-05-11 | 2014-09-03 | 日本電気株式会社 | 受信装置および復調方法 |
-
1996
- 1996-02-16 JP JP8029406A patent/JPH09224063A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006246143A (ja) * | 2005-03-04 | 2006-09-14 | Nippon Telegr & Teleph Corp <Ntt> | 無線ベースバンド信号伝送方法 |
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| US8125258B2 (en) | 2008-02-04 | 2012-02-28 | Nec Corporation | Phase synchronization device and phase synchronization method |
| JP5354293B2 (ja) * | 2008-02-04 | 2013-11-27 | 日本電気株式会社 | 位相同期装置および位相同期方法 |
| JP5582140B2 (ja) * | 2009-05-11 | 2014-09-03 | 日本電気株式会社 | 受信装置および復調方法 |
| US8861648B2 (en) | 2009-05-11 | 2014-10-14 | Nec Corporation | Receiving device and demodulation device |
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