JP6249029B2 - データ位相追従装置、データ位相追従方法及び通信装置 - Google Patents

Description

本発明は、データ位相追従装置、データ位相追従方法及び通信装置に関する。

近年マルチメディアサービスの普及とＩＣＴ（Information and Communication Techno
logy)サービスの利用拡大に伴って基幹ネットワークを流れるインターネットトラフィッ
クは年々増加の一途をたどっている。増加し続けるトラフィックをドライブする次世代の光通信技術としてディジタルコヒーレント技術が近年注目を浴びている（例えば、非特許文献１参照）。ディジタルコヒーレント技術を導入することにより、デジタル信号処理にて伝送路中の歪みを補正することが可能になり、高精度かつ広範囲の分散補償を行うことが可能になった。また、ディジタルコヒーレント技術を用いることで位相推定、偏波分離といった処理をデジタル信号処理にて実現可能になり、実現が困難であった多値変調や偏波多重などといった技術が広く用いられるようになった。

総合報告「光通信ネットワークの大容量化に向けたディジタルコヒーレント信号処理技術の研究開発」鈴木扇太他、電子情報通信学会誌Ｖｏｌ．９５，Ｎｏ．１２，２０１２，ｐｐ１１００−１１１６

従来の通信装置では、受信信号のクロックを受信信号から推測し、ＰＬＬ（Phase Locked Loop）等によって受信信号に同期したクロックを再生する。このクロックを用いて受信信号のサンプリングを行う。従って、従来の通信装置では、デジタル処理回路以外にも、アナログＶＣＯ（Voltage-Controlled Oscillator）、フィルタ、ＤＡ変換器等の外部回路が必要になる。このため、構造が複雑になり、部品点数が増加する。特に、アナログＶＣＯは固定発振器よりも高価であり、雑音特性が悪い。

本発明は、上述のような課題を解決するためになされたもので、その目的は装置構成を簡略化することができるデータ位相追従装置、データ位相追従方法及び通信装置を得るものである。

本発明に係るデータ位相追従装置は、受信信号を第１のクロックに基づいてサンプリングしたサンプリングデータの保持及び読み出しを行うメモリと、第２のクロックに基づいて前記サンプリングデータをタップ係数とで畳み込むＦＩＲフィルタと、前記ＦＩＲフィルタの出力信号から推定した信号波形の同期タイミングと前記出力信号のサンプリングタイミングとの位相差を検出する位相差検出部と、前記位相差検出部が検出した前記位相差を減らすように前記タップ係数を調整することで前記ＦＩＲフィルタの前記出力信号の前記サンプリングタイミングを前記同期タイミングに追従させるタップ係数調整部と、前記タップ係数調整部での位相追従量に従って前記サンプリングデータの保持及び読み出しが行われた前記メモリのデータ保持情報に応じて前記第２のクロックの周波数を調整するクロック調整部とを備え、前記サンプリングタイミングが前記同期タイミングに継続的に追従されることを特徴とする。

本発明により、装置構成を簡略化することができる。

本発明の実施の形態１に係るデータ位相追従装置を示す図である。 本発明の実施の形態１に係るＦＩＲフィルタを示す図である。 本発明の実施の形態１に係るＦＩＲフィルタ及びタップ係数調整部の動作を説明するための図である。 本発明の実施の形態１に係るＦＩＲフィルタ及びタップ係数調整部の動作を説明するための図である。 本発明の実施の形態１に係るＦＩＲフィルタのタップ係数の一例を示す図である。 本発明の実施の形態１に係るデータシフト部の動作を説明するための図である。 本発明の実施の形態１に係るＦＩＦＯの内部構成を示す図である。 本発明の実施の形態１に係るクロック調整部を示す図である。 本発明の実施の形態１に係るクロック調整部の動作を説明するための図である。 本発明の実施の形態１に係るアッパクロック発生器を示す図である。 本発明の実施の形態１に係るアッパクロック発生器の動作を説明するための図である。 本発明の実施の形態１に係るクロック波形整形部の動作を説明するための図である。 本発明の実施の形態２に係るクロック調整部を示す図である。 本発明の実施の形態２に係るパルスマスクを示す図である。 本発明の実施の形態３に係るクロック調整部を示す図である。 本発明の実施の形態３に係る数値制御型発振器を示す図である。 本発明の実施の形態４に係る通信装置を示す図である。

本発明の実施の形態に係るデータ位相追従装置、データ位相追従方法及び通信装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係るデータ位相追従装置を示す図である。サンプリング回路１は、固定発振器２からの源振に同期して、高周波のアナログ電気信号である受信信号をサンプリングする。シリアル／パラレル変換回路４は、そのサンプリングデータをパラレルデータに変換し、第１のクロックＣ１に同期して出力する。ＦＩＦＯ（First In, First Out）５は、パラレルデータに変換されたサンプリングデータを第１のクロックＣ１に同期して入力して保持した後、第２のクロックＣ２に同期して読み出してデータシフト部６に供給する。データシフト部６を通ったサンプリングデータはＦＩＲフィルタ７に供給される。

図２は、本発明の実施の形態１に係るＦＩＲフィルタを示す図である。図３及び図４は、本発明の実施の形態１に係るＦＩＲフィルタ及びタップ係数調整部の動作を説明するための図である。ＦＩＲフィルタ７は、第２のクロックＣ２に同期して、受信信号をサンプリングしたサンプリングデータｘ（ｎ）をタップ係数ｈｉ（１）〜ｈｉ（Ｎ）とで畳み込んで出力信号ｙ（ｎ）を生成する。ただし、図３に示すように、ＦＩＲフィルタ７の出力信号から推定した信号波形（送信信号の全体波形）の同期タイミング（送信側サンプリング）と出力信号のサンプリングタイミングに位相差が存在する。位相差検出部８はこの位相差を検出する。この位相差を減らすようにタップ係数調整部９がタップ係数を調整することで、図４に示すようにＦＩＲフィルタ７の出力信号のサンプリングタイミングを同期タイミングに追従させる。なお、サンプリングデータは、パラレルデータとして供給されるが、パラレルデータとタップ係数との畳み込みを直接処理しても同様に位相追従を行うことができる。

一般的に、ＦＩＲフィルタ７のタップ係数をサンプル毎にずらすと、入力信号をサンプル毎に進ませたり遅らせたりすることができる。ここでは、１サンプル区間（隣接するサンプルの間隔）を１／ｍずつずらしたタップ係数を設定することで、入力信号を１／ｍサンプルずつ進ませたり遅らせたりすることができる。即ち、タップ係数調整部９はタップ係数を制御することで１サンプル区間よりも小さい精度でＦＩＲフィルタ７の出力信号の位相をシフトさせる。この時、絶対的な送信側サンプリングは変わらないため、ＦＩＲフィルタ７の出力信号のサンプリングタイミングを理想的な復号の同期タイミング（送信側サンプリング）に追従させることができる。なお、推定した信号波形の周波数は送信側データクロック周波数に対応するが、第２のクロックＣ２が送信側データクロック周波数と同じでなくても位相追従は可能である。

図５は、本発明の実施の形態１に係るＦＩＲフィルタのタップ係数の一例を示す図である。上側の図はタップ係数群が１つの場合である。下側の図のように、タップ係数調整部９に予め複数のタップ係数群を用意しておき、それらを選択してもよい。ここでは１サンプル区間を５分割した５種類のタップ係数群を用意した場合を示している。ただし、１６、６４、１２８分割等すれば、より微細なシフト調整が可能となる。さらに、処理の初期は、シフト量を大きく取り、収束後はシフト量を小さくすることで、高速に位相追従させかつ追従後のばたつき幅を低減することができる。

図６は、本発明の実施の形態１に係るデータシフト部の動作を説明するための図である。データシフト部６は、ＦＩＲフィルタ７に入力されるサンプリングデータをサンプル単位でシフトする。データシフト制御部１０は、ＦＩＲフィルタ７における位相追従量が１サンプルを超えた場合、データシフト部６にサンプリングデータを１サンプル分シフトさせる（１サンプル進ませる又は１サンプル遅らせる）。これに伴い、タップ係数調整部９はタップ係数を中心値に戻す。これにより、連続して位相追従を行うことができる。

図７は、本発明の実施の形態１に係るＦＩＦＯの内部構成を示す図である。ＦＩＦＯ５は、パラレルデータに変換されたサンプリングデータを第１のクロックＣ１に同期して入力し、内部のメモリに書き込む。この書き込み場所はライトポインタＷＰとして表される。また、サンプリングデータを書き込んで保持した後、第２のクロックＣ２に同期して読み出してデータシフト部６に供給する。この読み出し場所は、リードポインタＲＰとして表される。ライトポインタＷＰとリードポインタＲＰの差分がＦＩＦＯ５に保持されているデータ分となる。

ＦＩＦＯ制御部１１は、データシフト部６のシフト量が１パラレルデータ数（１つのパラレルデータに含まれるサンプル数）に達した場合にリードポインタＲＰを更新する。この際に、データシフト制御部１０はデータシフト部６のシフト量を初期値に戻す。これにより、複数のパラレルデータに渡って位相追従を行うことができる。

ここで、ＦＩＦＯ５より前の処理は第１のクロックＣ１に同期して行い、ＦＩＦＯ５より後のＦＩＲフィルタ７などの処理は第２のクロックＣ２に同期して行う。第１のクロックＣ１の周波数は第２のクロックＣ２の周波数と同じでもよく、異なってもよい。本実施の形態では、第１のクロックＣ１の周波数は３００ＭＨｚ、第２のクロックＣ２の周波数は４００ＭＨｚである。この場合、第２のクロックＣ２の周波数は第１のクロックＣ１の周波数の４／３倍となる。このように第１のクロックＣ１の周波数を第２のクロックＣ２の周波数よりも小さくすれば、ＦＩＦＯ５より前の処理の消費電力を低減することができる。このようなクロック周波数の変換はサンプリングレートの変換に伴うものであり、データシフト部６及びＦＩＦＯ５はサンプリングレートを変換するリサンプル機能を有する。

ＦＩＦＯモニタ１２はＦＩＦＯ５のデータ保持情報をモニタする。クロック調整部１３は、データ保持情報に応じて第２のクロックＣ２の周波数を調整して、ライトポインタＷＰとリードポインタＲＰの差分又はそれぞれの値が所定値に収まるようにする。

例えば、ＦＩＦＯモニタ１２は、ポインタの差分をデータ保持情報としてモニタする。ＦＩＦＯ５に書き込まれるパラレルデータの量がＦＩＦＯ５から読み出されるパラレルデータの量と同じであればポインタの差分は一定に保たれる。

しかし、後段のデータシフト部６で位相が進む方向でシフトが発生した場合、ＦＩＦＯ５から読み出される速さが書き込まれる速さを上回るため、ポインタの差分は減少していく。ポインタの差分が下限値を下回ると、ＦＩＦＯ５はＦＩＦＯモニタ１２にアンダフロー信号を出力する。そして、クロック調整部１３は第２のクロックＣ２の周波数を下げて、ＦＩＦＯ５から読み出される速さを下げ、ＦＩＦＯ５より後の回路の処理速度が遅くなるようにする。

一方、後段のデータシフト部６で位相が遅れる方向でシフトが発生した場合（即ち、データが出力されない場合）、ＦＩＦＯ５から読み出される速さが書き込まれる速さを下回るため、ポインタの差分は増加していく。ポインタの差分が上限値を上回ると、ＦＩＦＯ５はＦＩＦＯモニタ１２にオーバーフロー信号を出力する。そして、クロック調整部１３は第２のクロックＣ２の周波数を上げて、ＦＩＦＯ５から読み出される速さを上げ、ＦＩＦＯ５より後の回路の処理速度が速くなるようにする。

これにより、ＦＩＦＯ５に保持されているデータが枯渇したり溢れたりしない定常状態を維持して継続的に位相追従を行うことができる。なお、ＦＩＦＯモニタ１２はライトポインタＷＰとリードポインタＲＰの中心のズレ又はズレの速度をデータ保持情報としてモニタしてもよい。この場合、ライトポインタＷＰとリードポインタＲＰの中心のズレ又はズレの速度に応じてアンダフロー信号とオーバーフロー信号が出力される。

図８は、本発明の実施の形態１に係るクロック調整部を示す図である。図９は、本発明の実施の形態１に係るクロック調整部の動作を説明するための図である。分周器１４は、固定発振器２からの源振をＮ１分周して第１のクロックＣ１を生成する。源振の周波数が３０ＧＨｚ、Ｎ１＝１００の場合、第１のクロックＣ１の周波数は３００ＭＨｚとなる。

固定発振器２は、受信側の発振器であり、一定の周波数を持つ源振を生成する。しかし、送信側の発振器との間で送受の周波数誤差が存在する。この送受の周波数誤差を１００ｐｐｍとすると、サンプリングタイミングにも１００ｐｐｍの誤差が生じる。位相追従におけるデータシフトの速度はこの１００ｐｐｍに対応する。

第１のクロックＣ１の周波数の４／３倍の周波数を周波数Ａとすると、周波数Ａは４００ＭＨｚとなる。上記のように送受の周波数誤差が存在するため、周波数Ａを送信側データクロック周波数に一致させることは困難である。そこで、クロック調整部１３は以下のように第２のクロックＣ２の周波数を調整する。

分周器１５は、固定発振器２からの源振をＮ２分周する。Ｎ２＝７２の場合、分周器１５の出力信号の周波数Ｂは４１６．６６・・・ＭＨｚとなる。周波数Ｂは周波数Ａよりδ＝４％高く設定される。アッパクロック発生器１６は、周波数Ｂに対して−δ＋Δの周波数Ｃを持つアッパクロックＵＰを発生する。アンダクロック発生器１７は、周波数Ｂに対して−δ−Δの周波数Ｄを持つアンダクロックＵＤを発生する。

アッパクロック発生器１６及びアンダクロック発生器１７は、分周器１５の出力信号のパルスの一部をマスクするパルスマスクを有する。パルスの追加は難しいため、周波数Ｂのように一度高い周波数を生成し、そこからマスクする手法で２つの低い周波数Ｃ及び周波数Ｄを生成している。

例えば、分周器１５の出力信号に対して、１００００パルスの間に４１７パルスをマスクすると、３９９．２９ＭＨｚとなり、ほぼ周波数Ａになる。Δ＝５００ｐｐｍを想定して、１００００パルスの間に（４１７−５）パルスをマスクすると、３９９．５０ＭＨｚとなり周波数Ａに対して約５２６ｐｐｍ高い周波数Ｃを生成することができる。一方、１００００パルスの間に（４１７＋５）パルスをマスクすると、３９９．０８ＭＨｚとなり周波数Ａに対して約５２５ｐｐｍ低い周波数Ｄを生成することができる。このように、周波数Ｂの信号に対して適宜パルスをマスクすることで、周波数Ａに対して±Δの周波数Ｃ及び周波数Ｄを生成することができる。ただし、周波数Ａは送信側データクロック周波数に対して誤差が有るが、周波数Ｃが送信側データクロック周波数より高く、周波数Ｄが送信側データクロック周波数より低くなるように設定する必要がある。

選択部１８は、ＦＩＦＯモニタ１２がモニタしたデータ保持情報に応じてアッパクロックＵＰとアンダクロックＵＤの何れかを選択して第２のクロックＣ２として出力する。具体的には、ＦＩＦＯ５がアンダフロー状態の場合はアッパクロックＵＰを選択し、オーバーフロー状態の場合はアンダクロックＵＤを選択する。これにより、送受の周波数誤差が補償され、ＦＩＦＯ５のデータ保持状態は定常的に保たれるため、連続して位相追従を行うことができる。

１００００パルスに対して４１７±５パルスをマスクするアッパクロック発生器１６及びアンダクロック発生器１７は以下のように数値制御型発振器（NCO：Numerical Controlled Oscillator）の動作原理を利用して簡単に構成できる。図１０は、本発明の実施の形態１に係るアッパクロック発生器を示す図である。図１１は、本発明の実施の形態１に係るアッパクロック発生器の動作を説明するための図である。分周器２０が入力信号のクロックを所定のパルスをカウントするごとにマスク回路１９が１パルスをマスクする。ここで、１００００パルスに対して４２２パルスをマスクする場合、１００００／４２２＝２３．６９６６８２４６ごとに１パルスをマスクすることになる。しかし、パルスは整数でカウントするため、小数点以下は２３パルスをカウントする毎にラッチ２１及び加算器２２により累積し、整数になった際に２４パルスカウントで１パルスをマスクする。これにより、上記有理数毎のパルスのマスクを実行できる。なお、クロックのパルスをマスクすると、そのクロックの位相は大幅に狂う。しかし、第２のクロックＣ２は、サンプリングタイミング自体を調整するものではなく、ＦＩＦＯ５からの読み出しの速度を制御するものであるため、パルスをマスクするという簡易な手法で周波数調整が可能である。なお、アンダクロック発生器１７の構成及び動作も同様である。

クロック調整部１３から出力された第２のクロックＣ２は、一部のパルスがマスクされており、大きなジッタが存在している。そこで、クロック波形整形部２３により、クロック調整部１３から出力された第２のクロックＣ２を波形整形してジッタを低減する。図１２は、本発明の実施の形態１に係るクロック波形整形部の動作を説明するための図である。クロック波形整形部２３は、周期をほぼ均等にするジッタクリーナの機能を有する。ジッタクリーナは、フィルタ又は他のクロックを利用したデジタル処理によって容易に構成できる。このクロック波形整形部２３によりジッタを低減したクロックと、同期タイミングに追従されたＦＩＲフィルタ７の出力信号を復号部へ出力して復号処理を行う。

以上説明したように、本実施の形態では、ＦＩＲフィルタ７の出力信号から推定した信号波形の同期タイミングと出力信号のサンプリングタイミングとの位相差を検出する。この位相差を減らすようにタップ係数を調整することで、ＦＩＲフィルタ７の出力信号のサンプリングタイミングを同期タイミングに追従させる。

一般的なクロック再生回路は、リアルタイムで送受間のクロックの位相の遅れと進みを交互に調整し、サンプリングクロック自体の周波数や位相を調整して同期処理を行う。これに対して、本実施の形態では、交互的な位相の遅れと進みを調整せず、一方向の追従を継続的に行う。これはデジタル処理が可能であるため、アナログＶＣＯ、フィルタ、ＤＡ変換器等の外部回路は不要である。従って、装置構成を簡略化することができる。

また、比較的低周波信号を通信する無線通信ではサンプリングクロックを高い周波数から生成しその周波数や位相を微調整することができるが、高周波信号を通信する光通信等ではその手法を適用できない。よって、本実施の形態では、サンプリングクロックである第２のクロックＣ２と送信側データクロック周波数がずれたまま位相を追従させ続け、周波数誤差分はデータを送り出し処理する速度で調整する。従って、サンプリングクロックを周波数同期させる必要が無い。このため、本実施の形態に係るデータ位相追従装置は、高周波信号を通信する光通信装置又は無線通信装置に適用することができる。

実施の形態２．
図１３は、本発明の実施の形態２に係るクロック調整部を示す図である。パルスマスク２４が、分周器１５の出力信号のパルスの一部をマスクして第２のクロックＣ２を生成する。パルスマスク２４は、ＦＩＦＯモニタ１２がモニタしたデータ保持情報に応じてパルスをマスクする量を調整する。

図１４は、本発明の実施の形態２に係るパルスマスクを示す図である。実施の形態１のアッパクロック発生器１６と基本的な構成は同じであるが、加算器２２の入力データとして周波数調整回路２５の出力信号が入力される。周波数調整回路２５の出力の初期値は、例えば周波数Ａに相当する１００００／４１７＝２３．９８０８１５３５の小数点部分が設定される。従って、設定した小数点の値が常に一定の場合は、第２のクロックＣ２の周波数はほぼ周波数Ａと同等となる。この時、例えば、１０ｐｐｍ周波数を低くする場合は、４１７＋０．１パルスをマスクすればよいので、１００００／４７１．１＝２３．９７５０６５９３となり、周波数Ａに対応する小数点の値に対して、０．００５７４９減算する。即ち、この値を加減算することで、１０ｐｐｍずつ周波数を調整することができる。

周波数調整回路２５の出力信号はＦＩＦＯモニタ１２からの情報に基づいて生成される。例えば、ＦＩＦＯ５がアンダフロー状態の場合は、第２のクロックＣ２の周波数が送信側データクロック周波数よりも大きいと判断し、第２のクロックＣ２の周波数を下げるため、上記の１０ｐｐｍに相当する値を周波数Ａに対応する小数点の値から減ずる。これを繰り返すことで、第２のクロックＣ２を周波数Ａから送受の周波数誤差分だけ低い周波数に収束させることができる。

なお、周波数調整回路２５の出力信号は、位相差検出部８、タップ係数調整部９、データシフト制御部１０又はＦＩＦＯ制御部１１からの情報に基づいて生成してもよい。位相差検出部８において送受の周波数誤差をＦＦＴ解析により直接検出できれば、その値から周波数調整回路２５の出力信号を計算することは容易である。

また、本実施の形態でもクロック調整部１３から出力された第２のクロックＣ２は、一部のパルスがマスクされており、大きなジッタが存在している。そこで、実施の形態１と同様に、クロック波形整形部２３により、クロック調整部１３から出力された第２のクロックＣ２を波形整形してジッタを低減する。

実施の形態３．
図１５は、本発明の実施の形態３に係るクロック調整部を示す図である。クロック調整部１３は、固定発振器２の源振から送信側データクロック周波数に直接収束させて第２のクロックＣ２を生成する数値制御型発振器２６（NCO：Numerical Controlled Oscillator）を有する。

図１６は、本発明の実施の形態３に係る数値制御型発振器を示す図である。位相シフト付プログラマブル分周器２７は、加減算器２８が設定した分周数で源振を分周して第２のクロックＣ２を生成する。３０ＧＨｚの源振から４００ＭＨｚの第２のクロックＣ２を生成する場合、７５分周する。しかし、送信側データクロック周波数とは、例えば最大±１００ｐｐｍの誤差が存在する。

周波数調整回路２５の出力がゼロの場合は、その累積もゼロとなり、加減算器２８の出力は７５になるため、位相シフト付プログラマブル分周器２７は源振を７５分周する。仮に周波数調整回路２５の出力として−０．１を設定すると、７４．９で分周することとなり、第２のクロックＣ２は４００．５３４０４５ＭＨｚとなる。これは、４００ＭＨｚに対して＋１３３５ｐｐｍである。−０．００１の設定では＋１３．３ｐｐｍである。このように、周波数調整データの値により、第２のクロックＣ２の周波数を例えば１０ｐｐｍ程度の単位（更に低くも高くも可能）で調整できる。

例えば、ＦＩＦＯ５がアンダフロー状態の場合は、第２のクロックＣ２の周波数が送信側データクロック周波数よりも大きいと判断し、第２のクロックＣ２の周波数を下げるため、所定の値を周波数調整回路２５の出力に加算する。所定の値としては、初期は数百ｐｐｍから設定し、収束時は数十ｐｐｍのように設定できる。これにより、第２のクロックＣ２を周波数Ａから送受の周波数誤差分だけ低い周波数に収束させることができる。

なお、ＦＩＦＯモニタ１２がモニタする情報として、オーバーフロー及びアンダフロー以外に、その中庸状態として、所定の保持幅にある場合も出力するようにすれば、周波数の収束時に制御頻度を減らして安定化させることができる。また、実施の形態２と同様に、周波数調整回路２５の出力信号は、位相差検出部８、タップ係数調整部９、データシフト制御部１０又はＦＩＦＯ制御部１１からの情報に基づいて生成してもよい。位相差検出部８において送受の周波数誤差をＦＦＴ解析により直接検出できれば、その値から周波数調整回路２５の出力信号を計算することは容易である。

また、位相シフト付プログラマブル分周器２７は、位相差検出部８が抽出した位相差に基づいて第２のクロックＣ２の位相を送信側データクロックの位相に直接シフトできる。このため、同期速度の高速化、バースト信号への対応が可能となる。

実施の形態４．
図１７は、本発明の実施の形態４に係る通信装置を示す図である。この通信装置は光又は無線の伝送信号を受信して復調する光通信装置又は無線通信装置である。受信回路２９が伝送信号を受信してアナログ電気信号に変換して受信信号として出力する。サンプリング回路１からクロック波形整形部２３までを含むデータ位相追従装置の構成及び処理方法は実施の形態１〜３と同様である。

シリアル／パラレル変換回路４とＦＩＦＯ５の間に補償回路３０が設けられている。補償回路３０は、１．５サンプル／シンボルのパラレルデータに伝播特性の補償を行う。その後に、ＦＩＦＯ５が２サンプル／シンボルにアップサンプリング（リサンプル）する。これにより、補償回路３０が２サンプル／シンボルのパラレルデータを処理するよりも補償回路３０の処理に要する消費電力を低減することができる。特に、補償回路３０の処理が、ＦＩＲフィルタ構成ではなく、一度ＦＦＴ（Fast Fourier Transform）処理で周波数領域に変換し、そこで伝達関数を乗算するなど補償処理を行い、再度ＩＦＦＴ（Inverse Fast Fourier Transform）で時間領域に戻すように、多くの処理を行う場合に効果が大きい。

位相差検出部８の出力信号を復調回路３１が復調して復調データを出力する。このように本発明は光通信装置又は無線通信装置へ適用可能である。特に、非同期でサンプリングする通信装置のデータ処理回路に有用である。

なお、実施の形態１〜３のデータ位相追従装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステム又はプログラマブルロジックデバイスに読み込ませ、実行することによりデータ位相追従装置の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、ホームページ提供環境（あるいは表示環境）を備えたＷＷＷシステムも含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。更に「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。更に、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

１ サンプリング回路、４ シリアル／パラレル変換回路、５ ＦＩＦＯ、６ データシフト部、７ ＦＩＲフィルタ、８ 位相差検出部、９ タップ係数調整部、１０ データシフト制御部、１１ ＦＩＦＯ制御部、１２ ＦＩＦＯモニタ、１３ クロック調整部、１６ アッパクロック発生器、１７ アンダクロック発生器、１８ 選択部、２３ クロック波形整形部、２４ パルスマスク、２６ 数値制御型発振器、２９ 受信回路、３１ 復調回路

Claims (16)

1. 受信信号を第１のクロックに基づいてサンプリングしたサンプリングデータの保持及び読み出しを行うメモリと、
   第２のクロックに基づいて前記サンプリングデータをタップ係数とで畳み込むＦＩＲフィルタと、
   前記ＦＩＲフィルタの出力信号から推定した信号波形の同期タイミングと前記出力信号のサンプリングタイミングとの位相差を検出する位相差検出部と、
   前記位相差検出部が検出した前記位相差を減らすように前記タップ係数を調整することで前記ＦＩＲフィルタの前記出力信号の前記サンプリングタイミングを前記同期タイミングに追従させるタップ係数調整部と、
   前記タップ係数調整部での位相追従量に従って前記サンプリングデータの保持及び読み出しが行われた前記メモリのデータ保持情報に応じて前記第２のクロックの周波数を調整するクロック調整部とを備え、
   前記サンプリングタイミングが前記同期タイミングに継続的に追従されることを特徴とするデータ位相追従装置。
2. 前記タップ係数調整部は前記タップ係数を制御することで１サンプル区間よりも小さい精度で前記ＦＩＲフィルタの前記出力信号の位相をシフトさせることを特徴とする請求項１に記載のデータ位相追従装置。
3. 前記ＦＩＲフィルタに入力される前記サンプリングデータをサンプル単位でシフトするデータシフト部と、
   前記ＦＩＲフィルタにおける位相追従量が１サンプルを超えた場合、前記データシフト部に前記サンプリングデータを１サンプル分シフトさせるデータシフト制御部とを更に備え、
   前記データシフト部が前記サンプリングデータを１サンプル分シフトさせた場合、前記タップ係数調整部は前記タップ係数を中心値に戻すことを特徴とする請求項２に記載のデータ位相追従装置。
4. 受信信号をサンプリングしたサンプリングデータをタップ係数とで畳み込むＦＩＲフィルタと、
   前記ＦＩＲフィルタの出力信号から推定した信号波形の同期タイミングと前記出力信号のサンプリングタイミングとの位相差を検出する位相差検出部と、
   前記位相差検出部が検出した前記位相差を減らすように前記タップ係数を調整することで前記ＦＩＲフィルタの前記出力信号の前記サンプリングタイミングを前記同期タイミングに追従させるタップ係数調整部と、
   前記ＦＩＲフィルタに入力される前記サンプリングデータをサンプル単位でシフトするデータシフト部と、
   前記ＦＩＲフィルタにおける位相追従量が１サンプルを超えた場合、前記データシフト部に前記サンプリングデータを１サンプル分シフトさせるデータシフト制御部と、
   前記サンプリングデータをパラレルデータに変換するシリアル／パラレル変換回路と、
   パラレルデータに変換された前記サンプリングデータを第１のクロックに同期してライトポインタに書き込んで保持した後、第２のクロックに同期してリードポインタから読み出して前記データシフト部に供給するＦＩＦＯと、
   前記データシフト部のシフト量が１パラレルデータ数に達した場合に前記リードポインタを更新するＦＩＦＯ制御部とを備え、
   前記タップ係数調整部は前記タップ係数を制御することで１サンプル区間よりも小さい精度で前記ＦＩＲフィルタの前記出力信号の位相をシフトさせ、
   前記データシフト部が前記サンプリングデータを１サンプル分シフトさせた場合、前記タップ係数調整部は前記タップ係数を中心値に戻し、
   前記リードポインタを更新した際に、前記データシフト制御部は前記データシフト部のシフト量を初期値に戻すことを特徴とするデータ位相追従装置。
5. 前記ＦＩＦＯのデータ保持情報をモニタするＦＩＦＯモニタと、
   前記データ保持情報に応じて前記第２のクロックの周波数を調整するクロック調整部とを更に備えることを特徴とする請求項４に記載のデータ位相追従装置。
6. 前記クロック調整部は、前記ライトポインタと前記リードポインタの差分又はそれぞれの値が所定値に収まるように前記第２のクロックの周波数を調整することを特徴とする請求項５に記載のデータ位相追従装置。
7. 前記ＦＩＦＯモニタは前記ライトポインタと前記リードポインタの差分を前記データ保持情報としてモニタし、
   前記クロック調整部は、前記差分が下限値を下回ると前記第２のクロックの周波数を下げ、前記差分が上限値を上回ると前記第２のクロックの周波数を上げることを特徴とする請求項５又は６に記載のデータ位相追従装置。
8. 前記ＦＩＦＯモニタは前記ライトポインタと前記リードポインタの中心のズレ又はズレの速度を前記データ保持情報としてモニタすることを特徴とする請求項５又は６に記載のデータ位相追従装置。
9. 前記クロック調整部は、
   前記推定した信号波形の周波数より高い周波数を持つアッパクロックを発生するアッパクロック発生器と、
   前記推定した信号波形の周波数より低い周波数を持つアンダクロックを発生するアンダクロック発生器と、
   前記データ保持情報に応じて前記アッパクロックと前記アンダクロックの何れかを選択して前記第２のクロックとして出力する選択部とを有することを特徴とする請求項５〜８の何れか１項に記載のデータ位相追従装置。
10. 前記アッパクロック発生器及び前記アンダクロック発生器の少なくとも１つは、所定のクロックのパルスの一部をマスクするパルスマスクを有することを特徴とする請求項９に記載のデータ位相追従装置。
11. 前記クロック調整部は、所定のクロックのパルスの一部をマスクするパルスマスクを有し、
    前記パルスマスクは、前記データ保持情報に応じてパルスをマスクする量を調整することを特徴とする請求項５〜８の何れか１項に記載のデータ位相追従装置。
12. 前記クロック調整部から出力された前記第２のクロックのジッタを低減するクロック波形整形部を更に備えることを特徴とする請求項１０又は１１に記載のデータ位相追従装置。
13. 前記クロック調整部は、所定のクロックから前記第２のクロックを生成する数値制御型発振器を有することを特徴とする請求項５〜８の何れか１項に記載のデータ位相追従装置。
14. 前記データシフト部及び前記ＦＩＦＯは、サンプリングレートを変換するリサンプル機能を有することを特徴とする請求項４〜１３の何れか１項に記載のデータ位相追従装置。
15. データ位相追従装置が行うデータ位相追従方法であって、
    受信信号を第１のクロックに基づいてサンプリングしたサンプリングデータの保持及び読み出しをメモリが行い、第２のクロックに基づいて前記サンプリングデータをタップ係数とで畳み込んで出力信号を生成するステップと、
    前記出力信号から推定した信号波形の同期タイミングと前記出力信号のサンプリングタイミングとの位相差を検出するステップと、
    検出した前記位相差を減らすように前記タップ係数を調整することで前記出力信号の前記サンプリングタイミングを前記同期タイミングに追従させるステップと、
    位相追従量に従って前記サンプリングデータの保持及び読み出しが行われた前記メモリのデータ保持情報に応じて前記第２のクロックの周波数を調整するステップとを備え、
    前記サンプリングタイミングが前記同期タイミングに継続的に追従させることを特徴とするデータ位相追従方法。
16. 伝送信号を受信して前記受信信号に変換して出力する受信回路と、
    前記受信信号をサンプリングして前記サンプリングデータを生成するサンプリング回路と、
    請求項１〜１４の何れか１項に記載のデータ位相追従装置と、
    前記ＦＩＲフィルタの前記出力信号を復調して復調データを出力する復調回路とを備えることを特徴とする通信装置。

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