JP6107994B1

JP6107994B1 - データ処理装置、データ処理方法及び通信装置

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Publication number: JP6107994B1
Application number: JP2016044777A
Authority: JP
Inventors: 靖治大沼; 山崎　悦史; 悦史山崎; 和人武井; 石田　修; 修石田; 建吾堀越; 光輝吉田; 富沢　将人; 将人富沢; 木坂　由明; 由明木坂
Original assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Current assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Priority date: 2016-03-08
Filing date: 2016-03-08
Publication date: 2017-04-05
Anticipated expiration: 2036-03-08
Also published as: CN107534434A; CA2977865C; CN107534434B; EP3258598B1; EP3258598A4; US10128818B2; CA2977865A1; EP3258598A1; WO2017154350A1; US20180175830A1; JP2017163281A

Abstract

【課題】消費電力を低減し、回路構成を簡略化し、処理を高速化できるデータ処理装置、データ処理方法及び通信装置を得る。【解決手段】パラレル転送レート変換器４が、サンプル数がＳ１個の第１のパラレルデータを第１のクロックに同期して入力し、サンプル数がＳ２＝Ｓ１×（ｍ／ｐ）個（ｐは１以上の整数）の第２のパラレルデータを第１のクロックのｐ／ｍ倍の周波数の第２のクロックに同期して出力する。畳み込み演算器５が、第２のパラレルデータを第２のクロックに同期して入力し、第２のパラレルデータに伝達特性を示す係数との畳み込み演算を施してサンプル数がＳ３＝Ｓ２×（ｎ／ｍ）個（Ｓ３は１以上の整数）の第３のパラレルデータを生成して第２のクロックに同期して出力する。【選択図】図１

Description

本発明は、サンプリングレートを変換するデータ処理装置、データ処理方法及び通信装置に関する。

高速通信装置において、サンプリングレートを変換するデータ処理装置が用いられている（例えば、特許文献１参照）。従来のデータ処理装置において、サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換する場合、まず、フィルタ部が、入力データの各サンプル間にゼロデータを挿入して補間してｎ倍のデータを求める。次に、サンプリング部が、そのｎ倍のデータから１／ｍ倍にデータを間引く。

特開２０１４−１８３４１４号公報

従来のデータ処理装置では入力データのｎ倍のデータを求める。従って、出力データとして使用しないデータも計算しているため、消費電力が大きく、回路構成が複雑になる。また、シリアルデータの入力を想定しているため、処理速度が遅く、パラレルデータに対する処理は考慮されていない。

本発明は、上述のような課題を解決するためになされたもので、その目的は消費電力を低減し、回路構成を簡略化し、処理を高速化できるデータ処理装置、データ処理方法及び通信装置を得るものである。

本発明に係るデータ処理装置は、サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換するデータ処理装置であって、サンプル数がＳ１個の第１のパラレルデータを第１のクロックに同期して入力し、サンプル数がＳ２＝Ｓ１×（ｍ／ｐ）個（ｐは１以上の整数）の第２のパラレルデータを前記第１のクロックのｐ／ｍ倍の周波数の第２のクロックに同期して出力するパラレル転送レート変換器と、前記第２のパラレルデータを前記第２のクロックに同期して入力し、前記第２のパラレルデータに伝達特性を示す係数との畳み込み演算を施してサンプル数がＳ３＝Ｓ２×（ｎ／ｍ）個（Ｓ３は１以上の整数）の第３のパラレルデータを生成して前記第２のクロックに同期して出力する畳み込み演算器とを備えることを特徴とする。

本発明により、消費電力を低減し、回路構成を簡略化し、処理を高速化できる。

本発明の実施の形態１に係るデータ処理装置を示す図である。本発明の実施の形態１に係るデータ処理装置に含まれる各構成の処理を説明するための図である。本発明の実施の形態１に係るＦＩＲフィルタの入力パラレルデータと出力パラレルデータとの関係を示す図である。比較例に係るデータ処理装置を示す図である。比較例に係るＦＩＲフィルタの入力パラレルデータと出力パラレルデータとの関係を示す図である。本発明の実施の形態３に係るデータ処理装置を示す図である。本発明の実施の形態４に係る通信装置を示す図である。

本発明の実施の形態に係るデータ処理装置、データ処理方法及び通信装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係るデータ処理装置を示す図である。図２は、本発明の実施の形態１に係るデータ処理装置に含まれる各構成の処理を説明するための図である。データ処理装置は、サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換する装置である。ここではｎ／ｍ＝４／３であり、１．５サンプル／シンボルでサンプリングしたデータを２．０サンプル／シンボルにアップサンプルする。

サンプリング回路１が、３８．４ＧＨｚのサンプリングクロックに同期して、高周波のアナログ電気信号である受信信号をサンプリングする。シリアル／パラレル変換回路２が、そのサンプリングされたシリアルデータをパラレルデータに変換する。シリアル／パラレル変換回路２は第１のクロックＣ１に同期して第１のパラレルデータを出力する。なお、分周器３が３８．４ＧＨｚのサンプリングクロックを分周して３００ＭＨｚの第１のクロックＣ１と４００ＭＨｚの第２のクロックＣ２を生成する。

サンプリング回路１は１．５サンプル／シンボルでサンプリングを実施する。シンボルとは、高周波信号をデジタルデータに変調する時のデータの単位である。シリアル／パラレル変換回路２は、サンプル数がＳ１個の第１のパラレルデータ（ｄ１，ｄ２，・・・，ｄｓ１）を生成する。ここではＳ１は１２８個である。

ＦＩＦＯ４（パラレル転送レート変換器）が、サンプル数がＳ１個の第１のパラレルデータを第１のクロックＣ１に同期して入力し、サンプル数がＳ２＝Ｓ１×（ｍ／ｐ）個（ｐは１以上の整数）の第２のパラレルデータ（ｄ１，ｄ２，・・・，ｄｓ２）を第１のクロックＣ１のｐ／ｍ倍の周波数の第２のクロックＣ２に同期して出力する。ここではｐ＝４であり、Ｓ２＝１２８×（３／４）＝９６である。第２のクロックＣ２の周期は３００ＭＨｚ×４／３＝４００ＭＨｚである。Ｓ１はｐで割り切れる数である。

従って、ＦＩＦＯ４は、サンプル数が１２８個の第１のパラレルデータを３００ＭＨｚの第１のクロックＣ１に同期して入力し、サンプル数が９６個の第２のパラレルデータを４００ＭＨｚの第２のクロックに同期して出力する。ただし、Ｓ１×Ｃ１＝Ｓ２×Ｃ２を維持し、Ｓ２×ｎがｍの倍数になるように設定する。ここでは、１２８×３００ＭＨｚ＝９６×４００ＭＨｚとし、Ｓ２×ｎ＝９６×４はｍ＝３の倍数に設定されている。

ＦＩＲフィルタ５（畳み込み演算器）が、第２のパラレルデータを第２のクロックＣ２に同期して入力し、第２のパラレルデータに伝達特性を示す係数との畳み込み演算を施してサンプル数がＳ３＝Ｓ２×（ｎ／ｍ）個（Ｓ３は１以上の整数）の第３のパラレルデータを生成して第２のクロックＣ２に同期して出力する。ここでは、第３のパラレルデータのサンプル数はＳ３＝９６×（４／３）＝１２８である。従って、ＦＩＲフィルタ５は、サンプル数が９６個の第２のパラレルデータを入力して、サンプル数が１２８個の第３のパラレルデータを４００ＭＨｚのクロックに同期して出力する。この結果、サンプリングレートは１．５サンプル／シンボルから２サンプル／シンボルへ４／３倍にアップサンプリング（リサンプル）される。

ここで、ＦＩＲフィルタは、一般的には以下のようにフィルタ係数を示すインパルス応答ｈ（ｎ）と入力データ列ｘ（ｎ）との畳み込みにより計算される。Ｎ１はｘ（ｎ）のデータ数、Ｎ２はインパルス応答ｈ（ｎ）のデータ数である。Ｎ２／２が割り切れない場合には小数点以下を切り捨てる。

本実施の形態のＦＩＲフィルタ５で行う演算について説明する。入力したサンプル数が９６個のパラレルデータの各サンプル間に３個のゼロデータを挿入して補間する。このデータをｘ（０）〜ｘ（３８３）で表現する。また、インパルス応答ｈ（ｎ）は、１５段のＦＩＲフィルタとし、ｈ（−７）〜ｈ（７）の範囲で計算する。この場合、畳み込み演算は以下の式となる。なお、各サンプル間に挿入されたゼロデータとの乗算結果もゼロとなる。従って、例えばｘ（１）ｈ（ｎ−１）＝ｘ（２）ｈ（ｎ−２）＝ｘ（３）ｈ（ｎ−３）＝０である。なお、ｘ_２（ｋ）は次のパラレルデータの入力データ列である。

補間されたパラレルデータのフィルタ後のデータ列は以下のように表される。

この補間されたパラレルデータのフィルタ後のデータ列をｍ＝３ごとに間引くと以下のように表される。

図３は、本発明の実施の形態１に係るＦＩＲフィルタの入力パラレルデータと出力パラレルデータとの関係を示す図である。１番目の入力パラレルデータに対して、ｙ（０）からインパルス応答の系列［ｈ０］、［ｈ３］、［ｈ２］、［ｈ１］が、順に繰り返して計算される。また、２番目のパラレルデータ入力に対しても、ｙ（０）からインパルス応答の系列［ｈ０］、［ｈ３］、［ｈ２］、［ｈ１］が、順に繰り返して計算される。以降の入力パラレルデータに対しても同様である。このように入力パラレルデータに対して計算式を固定できる。これは、ＦＩＲフィルタ５で畳み込み演算を行う前に、前段のＦＩＦＯ４によって入力パラレルデータのサンプル数を、畳み込み演算の計算式を固定できるような値に設定したからである。

また、ＦＩＲフィルタ５の畳み込み演算は、第２のパラレルデータの各サンプル間に（ｎ−１）個のゼロデータを挿入して補間したデータとフィルタ係数との畳み込み演算をｍごとに間引いて実施する処理に対応する。フィルタ係数は有限インパルス応答である。補間処理で仮想的にゼロデータを挿入するが、実際の計算では補間と間引きを同時に行って直接間引き後の値が計算できるため、補間したｎ倍分の計算を行う必要はない。

以上説明したように、本実施の形態では、第１のクロックＣ１に同期したサンプル数がＳ１個の第１のパラレルデータを第１のクロックＣ１のｐ／ｍ倍の周波数の第２のクロックＣ２に同期したサンプル数がＳ２＝Ｓ１×（ｍ／ｐ）個の第２のパラレルデータに変換し、その第２のパラレルデータに伝達特性を示す係数との畳み込み演算を施してサンプル数がＳ３＝Ｓ２×（ｎ／ｍ）個の第３のパラレルデータを生成する。これにより、サンプリングレートをｎ／ｍ倍に変換することができる。

また、本実施の形態では、従来技術のようにｎ倍のデータを求めてから１／ｍ倍にデータを間引くことなく、畳み込み演算により第３のパラレルデータを第２のパラレルデータから直接計算する。このため、消費電力を低減し、回路構成を簡略化し、処理を高速化できる。

続いて、本実施の形態においてＦＩＲフィルタ５をＦＩＦＯ４の後段に設けたことによる効果を比較例と比較して説明する。図４は、比較例に係るデータ処理装置を示す図である。実施の形態１とはＦＩＲフィルタ５とＦＩＦＯ４の配置が逆になっている。

比較例のＦＩＲフィルタ５は、サンプル数が１２８個のパラレルデータを入力し、サンプル数が１７１又は１７０個のパラレルデータを３００ＭＨｚのクロックに同期して出力する。ＦＩＦＯ４は、そのデータを４００ＭＨｚのクロックに同期してサンプル数が１２８個のパラレルデータに変換する。

比較例のＦＩＲフィルタ５で行う演算について説明する。入力したサンプル数が１２８個のパラレルデータの各サンプル間に３個のゼロデータを挿入して補間する。このデータをｘ（０）〜ｘ（５１１）で表現する。他の設定は実施の形態１と同様である。この場合、畳み込み演算は以下の式となる。

図５は、比較例に係るＦＩＲフィルタの入力パラレルデータと出力パラレルデータとの関係を示す図である。１番目のパラレルデータ入力に対して、ｙ（０）からインパルス応答の系列［ｈ０］、［ｈ３］、［ｈ２］、［ｈ１］が、順に繰り返して計算される。２番目のパラレルデータ入力に対しては、ｙ（１）からインパルス応答の系列［ｈ１］、［ｈ０］、［ｈ３］、［ｈ２］が、順に繰り返して計算される。以降のパラレルデータ入力に対しても、パラレルデータ入力に対して計算式が固定されない。比較例でも、サンプルレート及びパラレルデータを選択すれば、計算式を固定化できる場合がある。しかし、設定できる値が限定的になり設計の幅が狭い。

これに対して、本実施の形態のようにＦＩＲフィルタ５をＦＩＦＯ４の後段に設けた場合、任意の倍数（ｎ／ｍ）に対して、ＦＩＲフィルタ５に入力させるパラレルデータのサンプル数Ｓ２のｎ倍をｍの倍数にすることができる。これにより、ＦＩＲフィルタ５の計算式を固定化できるため、比較例よりも設計の幅が広くなる。さらに、スイッチングで切り替えたり、パラメータ群をローテーションする必要がないため、ＦＩＲフィルタ５の回路構成を簡略化し、高速に演算処理を行うことができ、伝送レートの高速化に有用である。また、余分の処理が不要のため、低消費電力化にも有効である。

また、ＦＩＲフィルタ５の畳み込み演算は、第２のパラレルデータの各サンプル間に（ｎ−１）個のゼロデータを挿入して補間したデータとフィルタ係数との畳み込み演算をｍごとに間引いて実施する処理に対応する。フィルタ係数は有限インパルス応答である。これにより、畳み込み演算器の構成を簡易化でき、畳み込み演算を高速に計算することができる。

また、Ｓ１及びＳ３は２のべき乗であることが好ましい。ＦＩＦＯ４及びＦＩＲフィルタ５で用いられる汎用のメモリは２のべき乗で構成されているものが多いため、処理が容易になる。さらに、Ｓ１＝Ｓ３であることが好ましい。これにより、ＦＩＦＯ４及びＦＩＲフィルタ５で同じメモリを共用できるため、回路設計が容易になる。

実施の形態２．
実施の形態１では、ＦＩＲフィルタ５のフィルタ係数は、補間処理のための係数として設定されていた。これに対し、本実施の形態では、ＦＩＲフィルタ５のフィルタ係数は、データの伝送路における歪、例えば伝送遅延の周波数特性を補償するためのフィルタ係数と共用する。例えば、フィルタ係数は、群遅延を最小化する群遅延補償の伝達関数である。これに限らず、光通信の各種の伝搬特性の補償用フィルタ係数と共用してもよい。このように伝搬特性の補償用フィルタ係数と共用することで回路構成が簡単になり、高速処理が可能となる。また、分割したフィルタの係数群［ｈ０］，［ｈ１］，［ｈ２］，［ｈ３］を互いに独立に設定することで、より精度よく補償することができる。

実施の形態３．
図６は、本発明の実施の形態３に係るデータ処理装置を示す図である。シリアル／パラレル変換回路２とＦＩＦＯ４の間に補償回路６が設けられている。補償回路６は、１．５サンプル／シンボルのパラレルデータに波長分散補償等の歪の補償を行う。その後に、ＦＩＦＯ４及びＦＩＲフィルタ５が２サンプル／シンボルにアップサンプリング（リサンプル）する（即ち、ｎ／ｍが１より大きい）。

これにより、補償回路６が２サンプル／シンボルのパラレルデータを処理するよりも補償回路６の処理に要する消費電力を低減することができる。特に、補償回路６の処理が、ＦＩＲフィルタ構成ではなく、一度ＦＦＴ（Fast Fourier Transform）処理で周波数領域に変換し、そこで伝達関数を乗算するなど補償処理を行い、再度ＩＦＦＴ（Inverse Fast Fourier Transform）で時間領域に戻すように、多くの処理を行う場合に効果が大きい。

なお、標本化定理から考えると、一般的に補償回路６の処理には２サンプル／シンボル以上が必要であり、１．５サンプル／シンボルでは波形劣化が生じると思われる。しかし、その波形の劣化に比べて低消費電力の方が重要な場合に本実施の形態は有効である。また、低消費電力化のためには、シンボル当たりのサンプル数を減らして処理した方が有利であるが、波形劣化が大きくなる。従って、１．５サンプル／シンボルが実用的である。

実施の形態４．
図７は、本発明の実施の形態４に係る通信装置を示す図である。この通信装置は光又は無線の伝送信号を受信して復調する光通信装置又は無線通信装置である。受信回路７が伝送信号を受信してアナログ電気信号に変換して受信信号として出力する。サンプリング回路１からＦＩＲフィルタ５までの構成及び処理方法は実施の形態１〜３と同様である。ＦＩＲフィルタ５の出力信号を復調回路８が復調して復調データを出力する。このように本発明は光通信装置又は無線通信装置へ適用可能である。

なお、実施の形態１〜３のデータ処理装置の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステム又はプログラマブルロジックデバイスに読み込ませ、実行することによりサンプリング回路１からＦＩＲフィルタ５までの処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。また、「コンピュータシステム」は、ホームページ提供環境（あるいは表示環境）を備えたＷＷＷシステムも含むものとする。また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。更に「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムが送信された場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリ（ＲＡＭ）のように、一定時間プログラムを保持しているものも含むものとする。また、上記プログラムは、このプログラムを記憶装置等に格納したコンピュータシステムから、伝送媒体を介して、あるいは、伝送媒体中の伝送波により他のコンピュータシステムに伝送されてもよい。ここで、プログラムを伝送する「伝送媒体」は、インターネット等のネットワーク（通信網）や電話回線等の通信回線（通信線）のように情報を伝送する機能を有する媒体のことをいう。また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。更に、前述した機能をコンピュータシステムに既に記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。

１サンプリング回路、２シリアル／パラレル変換回路、４ＦＩＦＯ（パラレル転送レート変換器）、５ＦＩＲフィルタ（畳み込み演算器）、６補償回路、７受信回路、８復調回路

Claims

サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換するデータ処理装置であって、
サンプル数がＳ１個の第１のパラレルデータを第１のクロックに同期して入力し、サンプル数がＳ２＝Ｓ１×（ｍ／ｐ）個（ｐは１以上の整数）の第２のパラレルデータを前記第１のクロックのｐ／ｍ倍の周波数の第２のクロックに同期して出力するパラレル転送レート変換器と、
前記第２のパラレルデータを前記第２のクロックに同期して入力し、前記第２のパラレルデータに伝達特性を示す係数との畳み込み演算を施してサンプル数がＳ３＝Ｓ２×（ｎ／ｍ）個（Ｓ３は１以上の整数）の第３のパラレルデータを生成して前記第２のクロックに同期して出力する畳み込み演算器とを備えることを特徴とするデータ処理装置。
前記Ｓ２のｎ倍はｍで割り切れる数であることを特徴とする請求項１に記載のデータ処理装置。
前記畳み込み演算は、前記第２のパラレルデータの各サンプル間に（ｎ−１）個のゼロデータを挿入して補間したデータとフィルタ係数との畳み込み演算をｍごとに間引いて実施する処理に対応することを特徴とする請求項１又は２に記載のデータ処理装置。
前記フィルタ係数は有限インパルス応答であることを特徴とする請求項３に記載のデータ処理装置。
前記フィルタ係数は伝搬特性の補償用フィルタ係数であることを特徴とする請求項３又は４に記載のデータ処理装置。
前記第１のパラレルデータに波形歪の補償を行う補償回路を更に備え、
ｎ／ｍは１より大きいことを特徴とする請求項１〜４の何れか1項に記載のデータ処理装置。
前記Ｓ１及び前記Ｓ３は２のべき乗であることを特徴とする請求項１〜６の何れか1項に記載のデータ処理装置。
Ｓ１＝Ｓ３であることを特徴とする請求項１〜７の何れか1項に記載のデータ処理装置。
サンプリングレートをｎ／ｍ倍（ｎ及びｍは１以上の整数）に変換するデータ処理装置が行うサンプリングレート変換方法であって、
サンプル数がＳ１個の第１のパラレルデータを第１のクロックに同期して入力し、サンプル数がＳ２＝Ｓ１×（ｍ／ｐ）個（ｐは１以上の整数）の第２のパラレルデータを前記第１のクロックのｐ／ｍ倍の周波数の第２のクロックに同期して出力するステップと、
前記第２のパラレルデータを前記第２のクロックに同期して入力し、前記第２のパラレルデータに伝達特性を示す係数との畳み込み演算を施してサンプル数がＳ３＝Ｓ２×（ｎ／ｍ）個（Ｓ３は１以上の整数）の第３のパラレルデータを生成して前記第２のクロックに同期して出力するステップとを備えることを特徴とするデータ処理方法。
伝送信号を受信して受信信号に変換して出力する受信回路と、
前記受信信号をサンプリングするサンプリング回路と、
サンプリングされたシリアルデータを前記第１のパラレルデータに変換するシリアル／パラレル変換回路と、
請求項１〜８の何れか１項に記載のデータ処理装置と、
前記畳み込み演算器の出力信号を復調して復調データを出力する復調回路とを備えることを特徴とする通信装置。