JP5573901B2 - 標本化レート変換装置 - Google Patents

Description

本発明は、デジタル画像のサイズ変換装置やデジタルオーディオなどに用いられる標本化レート変換装置に関する。

入力標本化レートで標本化された入力デジタル信号を、出力標本化レートで標本化された出力デジタル信号に変換するために標本化レート変換装置が用いられる。従来の標本化レート変換装置は、まず入力標本化レートＲ１と出力標本化レートＲ２の比をＲ１：Ｒ２＝Ａ・Ｍ：Ａ・Ｎ＝Ｍ：Ｎ（ここで、Ａは定数、ＭとＮは互いに素な正整数）として、入力標本化レートＲ１を出力標本化レートＲ２との最小公倍数の標本化レートＲ３＝Ｒ１・Ｎ＝Ｒ２・Ｍに変換する（アップサンプル）。次に、この入力デジタル信号のＮ倍の標本値の並びから出力標本化レートＲ２に一致する標本を取り出す（ダウンサンプル）ことにより、出力デジタル信号を得る。

図９は、従来の標本化レート変換方法を説明するための図である。図中の丸は標本化レートＲ３のデジタル信号を示す。そのうち、斜線が書き込まれた丸は入力標本化レートＲ１の入力デジタル信号、太線の丸は出力標本化レートＲ２の出力デジタル信号、細線の白丸は入出力デジタル信号以外を示す。

これらの標本化レートＲ３のデジタル信号は入力デジタル信号から算出される（アップサンプル）。その際に、出力標本化レートＲ２の１／２以上の周波数成分を遮断する特性を有するＦＩＲ−ＬＰＦ（Finite Impulse Response Low Pass Filter）を用いた補間値算出が行われる。そして、標本化レートＲ３のデジタル信号の中から出力標本化レートＲ２の出力デジタル信号を取り出す（ダウンサンプル）。

ここで、標本化レートを小さくする場合をダウンサンプルと呼ぶ。ダウンサンプルの場合には、入力の高域成分を遮断して標本化レートの低下による折返しノイズを抑圧するためにＦＩＲ−ＬＰＦを用いる。一方、標本化レートを大きくする場合をアップサンプルと呼ぶ。アップサンプルの場合には入力の高域成分を遮断する必要はないが、入力デジタル信号とは異なる位置の補間値を算出するためにＦＩＲ−ＬＰＦを用いる。

図１０は、ＦＩＲ−ＬＰＦのインパルス応答を示す図である。フィルタのインパルス応答は、所定のフィルタ特性を逆フーリエ変換した時間関数で表わされる。インパルス入力が時間０に入力された場合、インパルス応答波形は時間０の前後に存在する。補間値算出では、インパルス応答波形の存在範囲にある入力デジタル信号を用いて時間０の出力デジタル信号を算出する。一般的にはインパルス応答波形は長く続くが、実用的なものにするため、インパルス応答波形を一定程度の有限長に打切って信号処理を行う。

なお、実際の装置ではインパルス応答の始まる時間（負の時間）を０又は正数にする。具体的には、インパルス応答の開始時間−Ｔを０に変換し、元の時間０をＴにして標本化レート変換を行う。デジタル信号処理では、メモリ（シフトレジスタ）を用いれば、このような時間シフト処理が可能である。

特開平８−８４０４８号公報

従来は、標本化レートＲ１，Ｒ２の両サンプルが存在する高い標本化レートＲ３で標本化したものを生成し、そこから標本化レートＲ２のサンプル列を取り出していた。例えば、Ｒ１＝１５ＭＨｚ、Ｒ２＝１６ＭＨｚとすると、両サンプルが存在する標本化レートＲ３はＲ３＝１５×１６ＭＨｚ＝２４０ＭＨｚとなる。このような非常に高い標本化レートＲ３を用いた装置は、安価な半導体技術での実現が困難であった。さらに、３つの標本化レートＲ１，Ｒ２，Ｒ３に対応した３つの動作クロック周波数が存在するデジタル回路の設計は複雑で困難である。また、任意の入出力標本化レート（即ち、ＭとＮが任意）に対応できる汎用的な標本化レート変換装置が望まれている。

高い標本化レートＲ３の使用を避けるため、２つの標本化レートＲ１、Ｒ２で動作するＦＩＲ演算部を複数並列に実装することが提案されている（例えば、特許文献１参照）。しかし、ＦＩＲ演算部を複数並列に実装すると、回路規模が非常に大きくなるという問題がある。

本発明は、上述のような課題を解決するためになされたもので、その目的は回路規模が小さく安価で汎用的な標本化レート変換装置を得るものである。

本発明に係る標本化レート変換装置は、入力標本化レートで標本化された入力デジタル信号を、出力標本化レートで標本化された出力デジタル信号に変換する標本化レート変換装置であって、出力デジタル信号Ｙｋの位置座標Ｔｋに近接する入力デジタル信号の位置座標と位置座標Ｔｋとの位置座標差Ｄｋを算出する位置座標差算出部と、前記出力標本化レートの１／２以上の周波数成分を遮断する特性を有するＦＩＲ−ＬＰＦ（Finite Impulse Response Low Pass Filter）の位置座標ｚに対するＦＩＲ係数Ｆ（ｚ）を保存し、前記位置座標差Ｄｋが入力されると、前記出力デジタル信号Ｙｋの位置座標Ｔｋの周辺近傍に存在する一定個数ｐ個の入力デジタル信号Ｘｋ（ｑ）の位置座標をＺｋ（ｑ）、（ｑ＝１，２，・・・，ｐ）として位置座標差（Ｚｋ（ｑ）−Ｔｋ）に対応するＦＩＲ係数Ｆ（Ｚｋ（ｑ）−Ｔｋ）を出力するＦＩＲ係数メモリと、Ｙｋ＝Ｆ（Ｚｋ（１）−Ｔｋ）＊Ｘｋ（１）＋Ｆ（Ｚｋ（２）−Ｔｋ）＊Ｘｋ（２）＋…＋Ｆ（Ｚｋ（ｐ）−Ｔｋ）＊Ｘｋ（ｐ）を演算して前記出力デジタル信号Ｙｋを求めるＦＩＲ演算器とを備え、Ｃを定数、ＭとＮを互いに素な正整数として、前記入力デジタル信号の標本化周期をＣ・Ｍとし、前記出力デジタル信号の標本化周期をＣ・Ｎとし、前記位置座標差算出部は、Ｍを積算して積算値Ｓｍを出力する入力積算器と、Ｎを積算して積算値Ｓｎを出力する出力積算器と、Ｓｍ−Ｓｎが所定値以下の場合に前記入力積算器にＭを積算させ、Ｓｎ−Ｓｍが所定値以下の場合に前記出力積算器にＮを積算させ、前記出力積算器にＮを積算させた際のＳｎ−Ｓｍを前記位置座標差Ｄｋとして出力する積算値比較器とを有することを特徴とする。

本発明により、回路規模が小さく安価で汎用的な標本化レート変換装置を得ることができる。

本発明の実施の形態１に係る標本化レート変換装置を示すブロック図である。 本発明の実施の形態１に係る並列ＦＩＲ演算器を示すブロック図である。 ＦＩＲ−ＬＰＦ補間演算の原理を簡単に説明するための図である。 入力デジタル信号と出力デジタル信号の位置関係を示す図である。 本発明の実施の形態２に係る標本化レート変換装置を示すブロック図である。 本発明の実施の形態３に係る標本化レート変換装置を示すブロック図である。 本発明の実施の形態３に係る直列ＦＩＲ演算器を示すブロック図である。 本発明の実施の形態３に係る直列ＦＩＲ演算器の動作を示すタイミングチャートである。 従来の標本化レート変換方法を説明するための図である。 ＦＩＲ−ＬＰＦのインパルス応答を示す図である。

本発明の実施の形態に係る標本化レート変換装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は、本発明の実施の形態１に係る標本化レート変換装置を示すブロック図である。この装置は、入力標本化レートで標本化された入力デジタル信号を、出力標本化レートで標本化された出力デジタル信号に変換する。また、本実施の形態では画像の標本化レート変換を目的としており、幾何学的に画面上の所定領域のサンプル数を変換する。従って、この場合の標本化レート変換は２次元空間座標における水平と垂直の両座標軸に対する２つの標本化レート変換を意味する。

本実施の形態の装置は、入出力標本化レートよりも高い周波数の処理クロックで動作する。なお、ＨＤ６０Ｐ画像（１９２０ｘ１０８０ｘ６０／ｓｅｃ）の場合には、実際のクロック周波数は１４８．５ＭＨｚ程度となる。ＦＩＦＯメモリ１が入力デジタル信号を一旦保存した後に、処理クロックに同期してシフトレジスタ２に供給する。並列ＦＩＲ演算器３が、シフトレジスタ２から供給された入力デジタル信号を出力デジタル信号に変換する。ＦＩＦＯメモリ４が、出力デジタル信号を一旦保存した後に、出力クロックに同期して出力する。

位置座標差算出部５は、処理クロックに同期して、ｋ番目の出力デジタル信号Ｙｋの位置座標Ｔｋに近接する入力デジタル信号の位置座標と位置座標Ｔｋとの位置座標差Ｄｋを算出する。ここで、「位置座標Ｔｋに近接する入力デジタル信号」とは、（１）位置座標Ｔｋとの位置座標差が０又は正数で最も近い入力デジタル信号、（２）位置座標Ｔｋとの位置座標差が０又は負数で最も近い入力デジタル信号、（３）位置座標Ｔｋとの位置座標差を絶対値評価して最も近い入力デジタル信号の何れかである。何れの基準を採用するかによって、対象となる入力デジタル信号が１入力サンプル周期ずれる場合がある。具体的には、位置座標差算出部５は、入力積算器６と、出力積算器７と、それらを制御する積算値比較器８とを有する。Ｃを定数、ＭとＮを互いに素な正整数として、入力デジタル信号の標本化周期をＣ・Ｍとし、出力デジタル信号の標本化周期をＣ・Ｎとする。入力積算器６はＭを積算して積算値Ｓｍを出力する。出力積算器７はＮを積算して積算値Ｓｎを出力する。積算値比較器８は、Ｓｍ−Ｓｎ≦Ｎの場合に入力積算器６にＭを積算させ、Ｓｎ−Ｓｍ≦Ｍの場合に出力積算器７にＮを積算させ、出力積算器７にＮを積算させた際のＳｎ−Ｓｍを位置座標差Ｄｋとして出力する。

本実施の形態では入力周期Ｍ＝３、出力周期Ｎ＝８とする。このＭとＮの値は、ＨＤ画像（１９２０ｘ１０８８）をＳＤ画像（７２０ｘ４８０）に変換する場合の水平方向の標本化レート変換処理に用いられる。垂直方向の場合はＭ＝４、Ｎ＝９となる。

ＦＩＲ係数メモリ９は、出力標本化レートの１／２以上の周波数成分を遮断する特性を有するＦＩＲ−ＬＰＦ（Finite Impulse Response Low Pass Filter）に入力されるインパルス入力の位置座標をｚ＝０とした場合におけるＦＩＲ−ＬＰＦのＦＩＲ係数Ｆ（ｚ）を保存しているＲＡＭ（Random Access Memory）又はＲＯＭ（Read Only Memory）である。そして、位置座標差算出部５から位置座標差Ｄｋ＝Ｓｎ−Ｓｍが入力されると、ＦＩＲ係数メモリ９は、出力デジタル信号Ｙｋの位置座標Ｔｋの周辺近傍に存在する一定個数（ｐ個）の入力デジタル信号Ｘｋ（ｑ）の位置座標をＺｋ（ｑ）、（ｑ＝１，２，・・・，ｐ）として位置座標差（Ｚｋ（ｑ）−Ｔｋ）に対応するＦＩＲ係数Ｆ（Ｚｋ（ｑ）−Ｔｋ）を出力する。

このためにＦＩＲ係数メモリ９は位置座標差Ｄｋの種類ごとにＦＩＲ係数のセットを保存しており、入力した位置座標差Ｄｋに応じてＦＩＲ係数のセットを選択して出力する。入力周期Ｍと出力周期Ｎの最小公倍数Ｍ・Ｎの期間に出力周期ＮはＭ個あるため、位置座標差ＤｋはＭ種類あり、ＦＩＲ係数のセットはＭ組必要となる。

並列ＦＩＲ演算器３は、シフトレジスタ２から入力デジタル信号を供給され、ＦＩＲ係数メモリ９からＦＩＲ係数を供給されると、Ｙｋ＝Ｆ（Ｚｋ（１）−Ｔｋ）＊Ｘｋ（１）＋Ｆ（Ｚｋ（２）−Ｔｋ）＊Ｘｋ（２）＋…＋Ｆ（Ｚｋ（ｐ）−Ｔｋ）＊Ｘｋ（ｐ）を演算して出力デジタル信号Ｙｋを求める（ＦＩＲ−ＬＰＦ補間演算）。

図２は、本発明の実施の形態１に係る並列ＦＩＲ演算器を示すブロック図である。このＦＩＲ演算器は、８個の入力デジタル信号を用いて並列積和演算を行って１個の出力デジタル信号を求める８−Ｔａｐ並列ＦＩＲ演算器である。

処理クロックに同期して入力積算器６がＭを積算するごとに、１サンプルの入力デジタル信号がシフトレジスタＲ０〜Ｒ７に順に入力される。演算に必要な所定の入力デジタル信号がシフトレジスタＲ０〜Ｒ７に入力されると、それらの入力デジタル信号がシフトレジスタＲ０〜Ｒ７から乗算器Ａ０〜Ａｎに並列出力され、それらに対応したＦＩＲ係数がＦＩＲ係数メモリ９から乗算器Ａ０〜Ａ７に並列出力され、乗算器Ａ０〜Ａｎで乗算が行われる。乗算器Ａ０〜Ａ７の出力が積和回路１０で加算されて出力デジタル信号が算出される。

図３は、ＦＩＲ−ＬＰＦ補間演算の原理を簡単に説明するための図である。図中で、斜線が書き込まれた丸は入力デジタル信号、白丸は出力デジタル信号を示す。入力周期Ｍが４、出力周期Ｎが５である。入力デジタル信号には存在しない位置Ｔｋに存在する出力デジタル信号Ｙｋを、その周辺の入力デジタル信号Ｘｋ（ｑ）から補間算出する。一般的に周辺の入力デジタル信号Ｘｋ（ｑ）の影響度は出力デジタル信号Ｙｋから離れるに従って少なくなるため、ＦＩＲ係数Ｆ（Ｚｋ（ｑ）−Ｔｋ）が用いられている。画像信号の場合には、出力デジタル信号Ｙｋの周辺の入力デジタル信号を３０個程度（前後１５個づつ）用いる。オーディオの場合は高精度が求められ、周辺の入力デジタル信号を５０〜１００個程度用いる。用いる入力デジタル信号が多いほど補間演算の精度が向上する。

図４は、入力デジタル信号と出力デジタル信号の位置関係を示す図である。図中の波形はＦＩＲフィルタのインパルス応答波形である。その波形の中心を各出力デジタル信号の位置Ｙｋに設定し、その周辺の８個の入力デジタル信号を用いたＦＩＲ−ＬＰＦ補間演算により出力デジタル信号を算出する。８個の入力デジタル信号をＸ０〜Ｘ７とし、各入力デジタル信号の位置でのインパルス応答波形の振幅をＦ０〜Ｆ７とすると、出力デジタル信号ＹはＹ＝ΣＸｊ・Ｆｊ、（ｊ＝０〜７）により算出される。入出力周期比Ｍ：Ｎの場合は出力デジタル信号に対する入力デジタル信号の位置関係はＭ種類の繰返しとなる。図４では入出力周期比Ｍ：Ｎ＝３：８であるため、位置関係は３種類の繰返しとなる。

ところで、ＦＩＲフィルタとして、インパルス応答波形がインパルス入力位置を中心に対称となっているものを用いる。これは群遅延特性（各周波数毎の遅延の変化）をフラット（均一）として、波形歪を無くすためである。また、対称なインパルス応答波形を用いれば、中心に対する対称位置でＦＩＲ係数が同じ値となるため、ＦＩＲ係数の個数を半減できる。例えば、対称な位置関係である位置座標差Ｄｋが１の場合と位置座標差Ｄｋが（Ｍ−１）の場合では、ＦＩＲ係数は同じ数値を並べ替えたものとなる。位置座標差Ｄｋが０の場合はそのＦＩＲ係数自身が対称となっている。

Ｓｍ、Ｓｎが大きくなると、位置座標差算出部５内のＳｍ、Ｓｎを保持するレジスタ、加減算器、大小判定器などのビット数が大きくなる。これを防ぐために、初期値検出リセット部１１は、ＳｍとＳｎの差が初期値に一致した場合にＳｍとＳｎを初期値にリセットする。なお、外部からリセット信号が入力された場合にもＳｍとＳｎは初期値にリセットされる。

初期値検出リセット部１１を動作させなかった場合の積算値Ｓｍ、Ｓｎの推移を表１に示す。

ＳｍとＳｎの初期値は略一致する値にセットされ、ここでは初期値はＳｍ＝０、Ｓｎ＝２である。従って、Ｓｍ−Ｓｎ≦Ｎ、Ｓｎ−Ｓｍ≦Ｍに該当するため、次のクロックで入力積算器６がＭを積算し、出力積算器７がＮを積算する。Ｍｏｄｕｌｏ（Ｓｎ−Ｓｍ，Ｍ）はＳｎ−ＳｍをＭで除算した余り（０〜Ｍ−１）である。

１回目のクロックでＳｍにＭ＝３が積算され、ＳｎにＮ＝８が積算されて、Ｓｍ＝３、Ｓｎ＝１０となる。ＳｍにＭを加算するのと同時に入力デジタル信号を転送シフトし、ＳｎにＮを加算するのと同時に出力デジタル信号を算出する。この際の位置座標差Ｄｋに対応するＳｎ−Ｓｍ＝７はＭｏｄｕｌｏ（Ｓｎ−Ｓｍ，Ｍ）では１となる。Ｍ≦２^Ｂの場合にＭｏｄｕｌｏ（Ｓｎ−Ｓｍ，Ｍ）はＳｎ−Ｓｍの下位Ｂビットで区別可能である。ここではＭ＜２^２であるためＭｏｄｕｌｏ（７，３）は２ビット表現可能であり、Ｓｎ−Ｓｍ＝７の下位２ビット数値は３である。そこで、位置座標差Ｄｋ＝Ｓｎ−ＳｍがＭｏｄｕｌｏで１の場合のＦＩＲ係数のセットをＦＩＲ係数メモリ９のアドレス３に記憶させればよい。これにより、Ｓｎ−Ｓｍの値をＭｏｄｕｌｏ演算で狭い数値範囲にすることができ、Ｍの値を表現するビット数をＭｏｄｕｌｏ演算後の数値に対応させることができる。

２，３回目のクロックではＭの積算を行うので入力デジタル信号を転送シフトするが、Ｎの積算はないので出力デジタル信号は算出しない。なお、Ｍ＜Ｎのため、各クロックで常にＭの積算を行う。

４回目のクロック時にＮの積算があるため、出力デジタル信号を算出する。この際にＳｎ−Ｓｍ＝６はＭｏｄｕｌｏ（Ｓｎ−Ｓｍ，Ｍ）では０となる。Ｓｎ−Ｓｍ＝６の下位２ビット数値は２である。そこで、位置座標差Ｄｋ＝Ｓｎ−ＳｍがＭｏｄｕｌｏで０の場合のＦＩＲ係数のセットをＦＩＲ係数メモリ９のアドレス２に記憶させればよい。

５回目のクロックでは入力デジタル信号を転送シフトするが、出力デジタル信号は算出しない。６回目のクロック時に出力デジタル信号を算出する。この際にＳｎ−Ｓｍ＝８はＭｏｄｕｌｏ（Ｓｎ−Ｓｍ，Ｍ）では２となる。Ｓｎ−Ｓｍ＝８の下位２ビット数値は０である。そこで、位置座標差Ｄｋ＝Ｓｎ−ＳｍがＭｏｄｕｌｏで２の場合のＦＩＲ係数のセットをＦＩＲ係数メモリ９のアドレス０に記憶させればよい。

７，８回目のクロックでは入力デジタル信号を転送シフトするが、出力デジタル信号は算出しない。９回目のクロック時に出力デジタル信号を算出する。この際にＳｎ−Ｓｍ＝７となり、１回目のクロック時と同様に動作する。以後は上記動作の繰返しとなる。

Ｓｎ−Ｓｍは入出力デジタル信号の位置の差を示す。ＳｍとＳｎの積算条件や初期値の設定により、何クロック目で出力デジタル信号を算出するか、入出力デジタル信号の位置座標差を設定できる。上記例では出力サンプル算出時の位置座標差Ｓｎ−Ｓｍは６〜８であるが、入力デジタル信号を２サンプル分シフト（２ｘＭ＝６）するとＳｎ−Ｓｍは０〜２となる。このシフトは回路構成で行うことができる。または、ＦＩＲ−ＬＰＦの係数値を２サンプルシフトした値にしてもよい。または、初期値をＳｍ＝３、Ｓｎ＝０とすれば、Ｓｎ−Ｓｍは０〜２の範囲の数値となるため、Ｓｎ−Ｓｍ自体をＦＩＲ係数メモリ９のアドレスとして用いることができる。

上記のようにＭとＮの値に応じて周期的に同じ動作の繰返しとなることを利用して、初期値検出リセット部１１は可能なタイミングでＳｍとＳｎを初期値にリセット（再初期化）する。これによりハードウエア規模を縮減することができる。初期値検出リセット部１１を動作させた場合の積算値Ｓｍ、Ｓｎの推移を表２に示す。

初期化動作から７回目のクロックまでの動作は表１と同じである。８回目のクロック時にＳｎ−Ｓｍが初期値２に一致するため、初期値検出リセット部１１はＳｍとＳｎを初期値Ｓｍ＝０、Ｓｎ＝２にリセットする。なお、クロック同期動作システムの場合、Ｓｎ−Ｓｍ＝２となる１クロック前のＳｎ−Ｓｍ＝５を検出して、次のクロックで同期再リセット（同期再初期化）をしてもよい。

９回目から１５回目のクロックまでの動作は１回目から７回目のクロックまでの動作と全く同じである。１６回目のクロック時に再びリセットする。１７回目から２３回目のクロックまでの動作は１回目から７回目のクロックまでの動作と全く同じである。以後は上記動作の繰返しとなる。

例えば、ＨＤ画像をＳＤ画像に変換する場合に水平方向の周期比はＭ：Ｎ＝３：８となり、Ｓｍ、Ｓｎの値の範囲は約０〜１９２０ｘ３＝０〜７２０ｘ８＝０〜５７６０になる。このため、上記のリセット制御を行わない場合には１３ビットのレジスタ、加減算器、大小判定器などが必要になる。一方、上記のリセット制御を行う場合には積算値Ｓｍ、Ｓｎの最大値が２６となるため、レジスタ、加減算器、大小判定器などを５ビットで構成できる。

以上説明した通り、本実施の形態では、出力デジタル信号の位置座標に近接する入力デジタル信号の位置座標を特定する。この位置座標と入力標本化レートにより、ＦＩＲ−ＬＰＦで用いるべき一定個数の入力デジタル信号の位置座標を求めることができる。それらの入力デジタル信号に適用するＦＩＲ係数をメモリから読み出して、ＦＩＲ−ＬＰＦ補間演算を行うことにより出力デジタル信号を算出することができる。

このような処理を行うため、本実施の形態では原理的に入出力標本化レートとは無関係な任意のクロック周波数で動作できる。従って、任意の入出力標本化レート（即ち、ＭとＮが任意）に対応できるため汎用的である。また、従来は入力標本化レートと出力標本化レートの最小公倍数の標本化レートを使用していたが、本実施の形態ではそのような高い標本化レートの使用を避けることができる。ただし、動作の遅延を防ぐためには、入力標本化レートと出力標本化レートの高い方のクロック周波数、又はどちらよりも高い１種類のクロック周波数を用いる必要がある。

また、従来の装置は３つのクロック周波数で動作していたが、本実施の形態の装置は１つのクロック周波数で動作できる。このため、本実施の形態に係る標本化レート変換装置は安価な半導体技術で実現することができる。

また、従来技術として、高い標本化レートの使用を避けるため、ＦＩＲ演算部を複数並列に実装したものが提案されていたが、回路規模が非常に大きくなるという問題があった。これに対して、本実施の形態ではそのような構成は必要ないため、回路規模を小さくすることができる。

また、本実施の形態では、ＳｍとＳｎの大小関係を判定してＳｍとＳｎが略一致した状態を持続するようにＳｍにＭを積算し、ＳｎにＮを積算して入出力デジタル信号の位置関係を算出する。これにより、出力デジタル信号の位置座標に近接する入力デジタル信号の位置座標を簡単に特定することができる。

また、初期値検出リセット部１１によるリセット制御により、レジスタ、加減算器、大小判定器などのビット数を低減することができる。

なお、画像端部にはＦＩＲ演算を行うための入力デジタル信号の無い領域がある。この場合には、画像端部の画素をコピーして画像の外側（右端の右側、左端の左側、上端の上側、下端の下側）に画像を拡張してＦＩＲ演算を行う。例えば、８−Ｔａｐ ＦＩＲ演算の場合、画像端部にＴａｐ数／２＝４サンプルの画素をコピーして拡張する。従って、図４においてＸ１〜Ｘ４は実際にはＸ５のコピーである。また、並列ＦＩＲ演算器３がＡ−Ｔａｐフィルタ（Ａ個の積和）である場合、最初にシフトレジスタ２にＡ個の入力デジタル信号を転送した後に、出力デジタル信号の算出を始める。このＡ個の入力デジタル信号のうち半分は画像端部のサンプルのコピーである。

また、本実施の形態では、Ｓｍ−Ｓｎ≦Ｎの場合に入力積算器６がＳｍにＭを積算し、Ｓｎ−Ｓｍ≦Ｍの場合に出力積算器７がＳｎにＮを積算する。この場合、ＳｎとＳｍの差は０〜Ｎ−１の範囲となる。別の積算制御方法として、Ｍ＜Ｎの場合に入力積算器６が常にＭを積算し、Ｎが偶数ならばＳｍ＋Ｎ／２≧Ｓｎ＞Ｓｍ−Ｎ／２、Ｎが奇数ならばＳｍ＋（Ｎ−１）／２≧Ｓｎ＞Ｓｍ−（Ｎ＋１）／２の場合に出力積算器７がＳｎにＮを積算するようにしてもよい。この場合、ＳｎとＳｍの差は−Ｎ／２〜Ｎ／２又は−（Ｎ＋１）／２〜（Ｎ−１）／２の範囲となる。これにより、入出力デジタル信号の位置を示す積算値ＳｍとＳｎの差の絶対値を少なくすることができる。

また、更に別の積算制御方法として、Ｍ＞Ｎの場合に出力積算器７が常にＮを積算し、Ｍが偶数ならばＳｎ＋Ｍ／２≧Ｓｍ＞Ｓｎ−Ｍ／２、Ｍが奇数ならばＳｎ＋（Ｍ−１）／２≧Ｓｍ＞Ｓｎ−（Ｍ＋１）／２の場合に入力積算器６がＳｍにＭを積算するようにしてもよい。この場合、ＳｎとＳｍの差は−Ｍ／２〜Ｍ／２又は−（Ｍ＋１）／２〜（Ｍ−１）／２の範囲となる。これにより、入出力デジタル信号の位置を示す積算値ＳｍとＳｎの差の絶対値を少なくすることができる。

また、簡易な積算制御方法として、Ｓｍ≦Ｓｎの場合に入力積算器６がＳｍにＭを積算し、Ｓｎ＜Ｓｍの場合に出力積算器７がＳｎにＮを積算するようにしてもよい。ただし、ＭとＮの一方の積算しか行われず、処理時間が長くなる。この問題を解消するためにＳｍとＳｎの積算を先読みして判定制御し、処理時間を短縮したのが後述の実施の形態３である。

また、実施の形態１では画像の水平方向の標本化レート変換を想定しているが、画像の垂直方向の標本化レート変換の場合の違いを説明する。垂直方向の変換は画像のＬｉｎｅ数変換とも呼ばれる。装置の構成は水平方向も垂直方向も同様であるが、標本化レート変換においてＬｉｎｅクロックを用いる。例えばＨＤ６０Ｐ画像の場合には、有効画素Ｌｉｎｅ数が１０８０で、無効画素Ｌｉｎｅ数が４５あり、計１１２５Ｌｉｎｅで構成されるため、Ｌｉｎｅクロックの周波数は６７．５ｋＨｚである。Ｌｉｎｅ画素の入出力制御やＦＩＲ係数選択をＬｉｎｅ周波数で制御し、複数Ｌｉｎｅ分の入力画素をメモリに取り込んで処理する。従って、ある画素のＦＩＲ係数などのパラメータが定まると、同じパラメータが同じＬｉｎｅ上の全ての画素に適用される。ＨＤ画像の場合、Ｌｉｎｅ当りの画素数は１９２０画素あるため、ＦＩＲ演算は１９２０画素全てに共通となる。結局は水平方向の演算と同じクロック周波数で標本化レート変換演算を行うことになる。水平方向の変換では入力デジタル信号を並列Ｒｅａｄシフトレジスタに転送して並列ＦＩＲ演算するが、垂直方向の変換では所定の入力デジタル信号の複数Ｌｉｎｅを並列にアクセスし、各Ｌｉｎｅ上の水平方向が同じ位置の入力画素を参照して出力画素を算出する。

実施の形態２．
図５は、本発明の実施の形態２に係る標本化レート変換装置を示すブロック図である。本実施の形態の装置は、出力標本化レートが入力標本化レートより高い場合に実施可能であり、出力デジタル信号の出力標本化レート（出力クロック）で動作する。ＦＩＦＯメモリ１が入力デジタル信号を一旦保存した後に、出力クロックに同期してシフトレジスタ２に供給する。並列ＦＩＲ演算器３が、シフトレジスタ２から供給された入力デジタル信号を出力デジタル信号に変換して出力する。

位置座標差算出部５は比較減算器１２を更に有する。ＥをＭ以上又はＮ以上の正整数として、比較減算器１２はＳｍ≧ＥかつＳｎ≧Ｅである場合に入力積算器６及び出力積算器７に同時にＬｏａｄクロックを供給し、入力積算器６及び出力積算器７のＬｏａｄ端子にそれぞれＳｍ−ＥとＳｎ−Ｅを供給する。

積算値比較器８は、Ｓｎ＋Ｎ≧Ｓｍ＋Ｍの場合に入力積算器６にＭを積算させ、その際のＳｎ−Ｓｍを位置座標差Ｄｋとして出力する。ここではＭ＞Ｎなので出力積算器７は常にＮを積算する。

Ｍ＝８、Ｎ＝３、Ｓｍの初期値が４、Ｓｎの初期値が１．５、Ｅ＝１６（２の４乗）の場合の積算値Ｓｍ、Ｓｎの推移を表３に示す。

初期化動作から４回目のクロックまでの動作は実施の形態１と同様である。５回目のクロックでＳｍ≧Ｅ、Ｓｎ≧Ｅとなり、６回目のクロックではＳｍとＳｎからＥ（＝１６）が減算される。この際に初期値で設定したＳｍとＳｎの小数部は変化しない。以降、１１回目、１６回目、２１回目のクロックでＥを減算する条件になり、１２回目、１７回目、２２回目のクロックでＳｍとＳｎからＥ（＝１６）が減算される。

実施の形態１では入出力周期ＭとＮの最小公倍数の周期でリセットを行うが、本実施の形態ではＥがＭ以上又はＮ以上であればよいので、レジスタ、加減算器、大小判定器などのビット数を実施の形態１よりも更に低減することができる。なお、ＥがＭ又はＮより小さいと、ＳｍとＳｎからＥを減算してもＳｍとＳｎが十分減少せず、ＳｍとＳｎが増加を続けるため、ビット数を十分に低減できない。

また、ＥをＭ以上又はＮ以上の２のべき乗の数値とすることが好ましい。この場合には、Ｅの値を示すビットが０から１になることを検出すれば、Ｓｍ≧ＥかつＳｎ≧Ｅを容易に判定することができる。

また、例えばＭ＝８、Ｎ＝３の場合にＥ＝５とするとＳｍ、Ｓｎのために比較減算器１２が２組必要となる。一方、例えばＥ＝１６とすれば、Ｓｍ、Ｓｎの５ビット目が同時に１であるかどうかを判定し、判定が真なら双方を１から０に変えればよい。従って、Ｓｍ−ＥやＳｎ−Ｅを算出する減算器やＳｍ≧ＥとＳｎ≧Ｅの判定する回路は不要で、Ｓｍ、Ｓｎの５ビット目の０、１を判定する簡易なゲート論理回路で比較減算器１２を構成できる。

また、実施の形態１では入出力デジタル信号の位置座標差が整数であるが、実用上は位置座標差が１未満の場合もある。そこで、本実施の形態では出力デジタル信号の位置を入力デジタル信号の位置から０．５シフトする場合を考えて、入力積算器６及び出力積算器７の精度を１ではなく、０．５とする。具体的にはＭとＮの積算は実施の形態１と同様であるが、Ｓｍ、Ｓｎの初期値を０．５単位の値とする。即ち、入力積算器６及び出力積算器７の精度が小数部に拡張されている。これにより、出力デジタル信号の位置を任意にシフトすることができる。

このような小数部への拡張は、例えば入出力画像のセンター位置を画面中央位置とする場合に必要となる。なお、ＦＩＲ係数を選択する際に用いる位置座標差Ｄｋの種類は初期値の１未満の端数（小数部）には影響されないので、ＦＩＲ係数のセット数は実施の形態１と同じである。また、表３の下位４ビットは小数部１ビットを含む部分を示しているが、ＬＳＢ（最下位ビット）は常に“１”である。従って、実質ＬＳＢを除く３ビットが意味のあるデータとなり、これによりＦＩＲ係数のセットを選択する。

実施の形態３．
図６は、本発明の実施の形態３に係る標本化レート変換装置を示すブロック図である。本実施の形態の装置は、主にデジタルオーディオに用いる標本化レート変換器であり、入力標本化レート４８ｋＨｚ（業務用デジタルオーディオの一般的な周波数）で標本化された入力デジタル信号を、出力標本化レート４４．１ｋＨｚ（オーディオＣＤ）で標本化された出力デジタル信号に変換する。この場合の標本化レート変換は時間軸の１次元標本化レート変換となる。

実施の形態１，２の装置は主に画像処理を目的とし、画像の標本化レート（画素サンプル列の周波数）は数ＭＨｚ〜１５０ＭＨｚ程度になるため、１画素毎に数１０サンプルを参照した積和演算を行うために並列ＦＩＲ演算器３を用いる。これに対して、
オーディオの標本化レートは数１０ｋＨｚ程度と低く、その数１００倍の周波数でも数１０ＭＨｚ程度であるため、本実施の形態では直列ＦＩＲ演算器１３を用いて乗算器などの回路構成を小さくする。

本実施の形態の装置は、入力デジタル信号の入力標本化レート（入力クロック４８ｋＨｚ）で動作する。ただし、オーディオのＦＩＲ次数（参照する入力デジタル信号の数）は高く、標本化レートが低いため、ＰＬＬ１４によって入力クロックの２５６倍のＦＩＲ演算クロック１２．２８８ＭＨｚを生成する。直列ＦＩＲ演算器１３は、このＦＩＲ演算クロックで動作して入力デジタル信号を出力デジタル信号に変換する。この２５６倍のクロックの場合、ＦＩＲの次数（ＦＩＲ演算において参照する入力デジタル信号の個数）は最大２５５個となる。ＦＩＦＯメモリ４が出力デジタル信号を保存し、適切な遅延の後（例えば、初期化後に入力デジタル信号１００個程度経過した後）に、出力クロック４４．１ｋＨｚに同期して出力する。

位置座標差算出部５は入力クロックで動作する。入力クロックが４８ｋＨｚ入力と出力クロックが４４．１ｋＨｚの場合、周期比Ｍ：Ｎ＝１４７：１６０となる。積算値比較器８は、Ｓｍ＋Ｍ≧Ｓｎ＋Ｎの場合に出力積算器７にＮを積算させ、その際のＳｎ−Ｓｍを位置座標差Ｄｋとして出力する。ここではＮ＞Ｍなので入力積算器６は常にＭを積算する。また、実施の形態１と同様に初期値検出リセット部１１は、ＳｍとＳｎの差が初期値に一致した場合にＳｍとＳｎを初期値にリセットする。

Ｍ＝１４７、Ｎ＝１６０の場合、位置座標差Ｄｋは１４７種類（０〜１４６）となる。この１４７種類の位置座標差Ｄｋ毎に５０次ＦＩＲなら５０項のＦＩＲ係数が必要となる。なお、画像信号は一般的には８〜１０ビット／サンプルであるが、オーディオでは１２〜２４ビット／サンプルであり、高品質のサンプル値算出が必要なため、ＦＩＲ次数は画像の数倍以上となる。ここでは簡単のため、５０次としている。

図７は、本発明の実施の形態３に係る直列ＦＩＲ演算器を示すブロック図である。図８は、本発明の実施の形態３に係る直列ＦＩＲ演算器の動作を示すタイミングチャートである。この直列ＦＩＲ演算器は、５０個の入力デジタル信号を用いて直列積和演算を行って１個の出力デジタル信号を求める５０−Ｔａｐ直列ＦＩＲ演算器である。

直列ＦＩＲ演算の場合、入力デジタル信号はシフトレジスタではなく、１サンプル毎にＲＡＭ１５（Random Access Memory）に保存される。入力デジタル信号は、入力カウンタ１６でアドレスを生成してＲＡＭ１５に保存される。簡単のため、ＲＡＭ１５はＷｒｉｔｅとＲｅａｄを同時に行うことができる２−Ｐｏｒｔ ＲＡＭとする。このＲＡＭ１５が例えば８ビットアドレスで２５６サンプルを保存する場合、ＲＡＭ１５のアドレスは０、１、・・・、２５５となった後に再び０となる。

位置座標差算出部５からＳｎ−ＳｍがＦＩＲ係数メモリ９に供給され、それに対応するアドレスのＦＩＲ係数のセットが選択される。入力クロックに同期してＦＩＲ演算カウンタ１７が２５５にリセットされ、同時に積和レジスタ１８も０にリセットされる。その後、１つの出力デジタル信号を算出するための５０個の入力デジタル信号Ｘｊ（ｊ＝０〜４９）を定めて、入力デジタル信号とそれに対応するＦＩＲ係数Ｆｊ（ｊ＝０〜４９）を乗算器１９で乗算する。そのＸｊ・Ｆｊを加算器２０がＦＩＲ演算クロックごとに積和し、その積和を積和レジスタ１８が保存する。全ての積和を終えると、出力デジタル信号Ｙ＝Ｘ０・Ｆ０＋Ｘ１・Ｆ１＋・・・＋Ｘ４９・Ｆ４９が算出される。

ＲＡＭ１５は、ＦＩＲ演算カウンタ値が４９より小さい場合にも２５６サンプルを保持し、リング状に構成されている。このため、ｎ＝０の１つ前のサンプルはアドレス２５５に保持されている。従って、減算器２１の出力０−１＝−１は２５５となり、連続的に適切な入力デジタル信号が順に参照される。

直列ＦＩＲ演算は１つの入力デジタル信号の周期内に終わるため、その周期内においてＲＡＭ１５内のデータは変わらない。ＦＩＲ演算が５０次（５０個の入力デジタル信号を参照したＦＩＲ演算）である場合、ＦＩＲ演算カウンタ値が０〜４９の間にＦＩＲ演算する。その際にＦＩＲ演算カウンタ１７は参照入力サンプルの窓信号を積和レジスタ１８に供給する。ＦＩＲ演算カウンタ値が５０になるとその時のＦＩＲ演算の結果を出力する。残りのカウンタ値５１〜２５４の間は何もせず、カウンタ値２５５でリセットする。

ＦＩＲ演算カウンタ１７が動作開始すると、減算器２１が、ＲＡＭ１５のＷｒｉｔｅアドレスに用いている入力カウンタ１６の値から、ＦＩＲ演算カウンタの値を減算する。その減算値に対応するＲｅａｄアドレスの入力デジタル信号が順に参照される。即ち、最新の入力デジタル信号より１サンプルずつ過去の入力デジタル信号が参照される。例えば演算開始時の入力カウンタ値がｎのとき、ＦＩＲ演算カウンタ値０〜４９をｎから順次減算するので、減算器２１の出力はｎ、ｎ−１、・・・、ｎ−４９となる。これによりＲｅａｄアドレスｎ〜ｎ−４９の入力デジタル信号が順に参照される。この際にＦＩＲ演算カウンタ値０〜４９のアドレスでＦＩＲ係数メモリ９にアクセスされるため、入力デジタル信号Ｘｎに対応するＦＩＲ係数はＦ（０）、Ｘｎ−１ではＦ（１）、Ｘｎ−２ではＦ（２）、・・・Ｘｎ−４９ではＦ（４９）となる。なお、参照する入力デジタル信号列の中央位置のサンプルのＦＩＲ演算カウンタ値は２４か２５であるため、出力デジタル信号に近接する入力デジタル信号はＸ２４またはＸ２５である。

本実施の形態における積算値Ｓｍ、Ｓｎの推移を表４に示す。

まず、５０次ＦＩＲ演算での参照入力デジタル信号Ｘ０〜Ｘ４９のうちＸ０〜Ｘ４８（４９サンプル）をＲＡＭ１５に書き込む。時間Ｔ０に初期リセットを行い、入出力の積算値Ｓｍ、Ｓｎを０にリセットする。リセットの期間も入力デジタル信号が書き込まれ、リセット後にはＸ０〜Ｘ４９の計５０個の入力デジタル信号がＲＡＭ１５に書き込まれている。

初期化後より標本化レート変換の動作が開始される。初期化後の最初のクロック（時間Ｔ１）では、ＳｍにはＭが積算されるが、Ｓｍ＋Ｍ＜Ｓｎ＋Ｎのため、ＳｎにはＮが積算されないので、出力デジタル信号は算出されない。Ｓｍ＝１４７、Ｓｎ＝０となる。

時間Ｔ２では、Ｓｍ＋Ｍ≧Ｓｎ＋Ｎなので、Ｓｍ、ＳｎにそれぞれＭとＮが積算され、出力デジタル信号が算出される。Ｓｍ＝２９４、Ｓｎ＝１６０となる。入力デジタル信号Ｘ０〜Ｘ４９を参照してＹ０＝Ｘ０・Ｆ０＋Ｘ１・Ｆ１＋・・・＋Ｘ４９・Ｆ４９を演算して出力デジタル信号Ｙ０を求める。ここで、Ｆ０〜Ｆ４９はそれぞれＸ０〜Ｘ４９に対するＦＩＲ係数である。このＦＩＲ係数のセットは、Ｓｎ−Ｓｍ＝１６０−２９４＝−１３４、Ｍｏｄｕｌｏ（−１３４，１４７）＝１３に対応するアドレスからＦＩＲ係数メモリ９から選択される。

ＦＩＲ係数メモリ９は、５０次ＦＩＲ用に５０個のＦＩＲ係数の選択のために６ビットと、位置座標差Ｄｋの０〜１４６の選択のために８ビットが必要であるため、計１４ビットのアドレスを持つＲＡＭで構成される。５０個の係数選択は１２．２８８ＭＨｚで動作し、位置座標差Ｄｋの選択は４８ｋＨｚで動作する。

時間Ｔ３以降も同様である。時間Ｔ３〜Ｔ１２まではＳｍ＋Ｍ≧Ｓｎ＋Ｎの条件を満たすため、出力デジタル信号Ｙ１〜Ｙ１０が順次算出される。時間Ｔ１３では、Ｓｍ＋Ｍ＝１９１１＜Ｓｎ＋Ｎ＝１９２０のため、出力デジタル信号は算出されず、時間Ｔ１４においてＳｍ＋Ｍ≧Ｓｎ＋Ｎとなり、出力デジタル信号Ｙ１１が算出される。

暫く同様の動作が続いた後、時間Ｔ１６０ではＳｍとＳｎの差が初期値に一致するため、ＳｍとＳｎを初期値０にリセットする。リセット後の動作は初期化後の動作と同じである。

本実施の形態では上記の構成及び動作により実施の形態１と同様の効果を得ることができる。また、本実施の形態でも実施の形態１と同様にリセット制御を行う。画像の標本化レート変換では画像端部でリセットを必ず行うが、オーディオには画像のような空間的な区切りが無いため、時間軸で無限にサンプルが一定レートで継続して積算値が無限に大きくなる。このため、オーディオに用いる標本化レート変換器においてリセット制御は特に重要である。

例えばＭ＝１４７、Ｎ＝１６０、オーディオ・サンプルが２４時間継続する際にリセット制御の無い場合にはＳｍ、Ｓｎは１４７ｘ４８０００ｘ３６００ｘ２４＝１６０ｘ４４１００ｘ３６００ｘ２４≒６．１ｘ１０^１１≒２^３９．２となり、４０ビットで表現される。これに対して本実施の形態ではＳｍとＳｎ双方が２３３６０になったときリセットを行うので、ＳｍとＳｎの最大値が２３３６０となり、１５ビットで表現できる。従って、リセット制御により、２４時間連続動作で４０ビット必要だった加減算器などの精度を１５ビットに低減することができる。

なお、本実施の形態において、実施の形態２と同様にＳｍ≧ＥかつＳｎ≧Ｅである場合にＳｍとＳｎから同時にＥを減算するように構成すれば、レジスタ、加減算器、大小判定器などのビット数を更に低減することができる。例えばＭ＝１４７、Ｎ＝１６０であれば、２進構成のハードウエアで簡易に構成できるようにＥを１４７以上の２のべき乗の数値２５６とすることが好ましい。この場合には、Ｓｍ，Ｓｎの各９ビット目が１になるかどうかを判定すれば、ＳｍとＳｎが２５６以上であるかどうかを判定できる。従って、ＳｍとＳｎの各９ビット目が１のとき、ＳｍとＳｎの９ビット目を同時に０に設定すればよい。これにより、レジスタ、加減算器、大小判定器などのビット数を９ビットにできる。

３ 並列ＦＩＲ演算器（ＦＩＲ演算器）
５ 位置座標差算出部
６ 入力積算器
７ 出力積算器
８ 積算値比較器
９ ＦＩＲ係数メモリ
１１ 初期値検出リセット部
１２ 比較減算器
１３ 直列ＦＩＲ演算器（ＦＩＲ演算器）

Claims (4)

1. 入力標本化レートで標本化された入力デジタル信号を、出力標本化レートで標本化された出力デジタル信号に変換する標本化レート変換装置であって、
   出力デジタル信号Ｙｋの位置座標Ｔｋに近接する入力デジタル信号の位置座標と位置座標Ｔｋとの位置座標差Ｄｋを算出する位置座標差算出部と、
   前記出力標本化レートの１／２以上の周波数成分を遮断する特性を有するＦＩＲ−ＬＰＦ（Finite Impulse Response Low Pass Filter）の位置座標ｚに対するＦＩＲ係数Ｆ（ｚ）を保存し、前記位置座標差Ｄｋが入力されると、前記出力デジタル信号Ｙｋの位置座標Ｔｋの周辺近傍に存在する一定個数ｐ個の入力デジタル信号Ｘｋ（ｑ）の位置座標をＺｋ（ｑ）、（ｑ＝１，２，・・・，ｐ）として位置座標差（Ｚｋ（ｑ）−Ｔｋ）に対応するＦＩＲ係数Ｆ（Ｚｋ（ｑ）−Ｔｋ）を出力するＦＩＲ係数メモリと、
   Ｙｋ＝Ｆ（Ｚｋ（１）−Ｔｋ）＊Ｘｋ（１）＋Ｆ（Ｚｋ（２）−Ｔｋ）＊Ｘｋ（２）＋…＋Ｆ（Ｚｋ（ｐ）−Ｔｋ）＊Ｘｋ（ｐ）を演算して前記出力デジタル信号Ｙｋを求めるＦＩＲ演算器とを備え、
   Ｃを定数、ＭとＮを互いに素な正整数として、前記入力デジタル信号の標本化周期をＣ・Ｍとし、前記出力デジタル信号の標本化周期をＣ・Ｎとし、
   前記位置座標差算出部は、
   Ｍを積算して積算値Ｓｍを出力する入力積算器と、
   Ｎを積算して積算値Ｓｎを出力する出力積算器と、
   Ｓｍ−Ｓｎが所定値以下の場合に前記入力積算器にＭを積算させ、Ｓｎ−Ｓｍが所定値以下の場合に前記出力積算器にＮを積算させ、前記出力積算器にＮを積算させた際のＳｎ−Ｓｍを前記位置座標差Ｄｋとして出力する積算値比較器とを有することを特徴とする標本化レート変換装置。
2. 前記位置座標差算出部は、ＳｍとＳｎの差が初期値に一致した場合にＳｍとＳｎを初期値にリセットする初期値検出リセット部を更に有することを特徴とする請求項１に記載の標本化レート変換装置。
3. 前記位置座標差算出部は、ＥをＭ以上又はＮ以上の正整数として、Ｓｍ≧ＥかつＳｎ≧Ｅである場合にＳｍとＳｎから同時にＥを減算する比較減算器を更に有することを特徴とする請求項１に記載の標本化レート変換装置。
4. 前記入力積算器及び前記出力積算器の精度が小数部に拡張されていることを特徴とする請求項１〜３の何れか１項に記載の標本化レート変換装置。

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