JP5573926B2 - 標本化レート変換装置 - Google Patents

Description

本発明は、デジタル画像のサイズ変換装置やデジタルオーディオなどに用いられる標本化レート変換装置に関する。

入力標本化レートで標本化された入力デジタル信号を、出力標本化レートで標本化された出力デジタル信号に変換するために標本化レート変換装置が用いられる。従来の標本化レート変換装置は、まず入力標本化レートＲ１と出力標本化レートＲ２の比をＲ１：Ｒ２＝Ａ・Ｍ：Ａ・Ｎ＝Ｍ：Ｎ（ここで、Ａは定数、ＭとＮは互いに素な正整数）として、入力標本化レートＲ１を出力標本化レートＲ２との最小公倍数の標本化レートＲ３＝Ｒ１・Ｎ＝Ｒ２・Ｍに変換する（アップサンプル）。次に、この入力デジタル信号のＮ倍の標本値の並びから出力標本化レートＲ２に一致する標本を取り出す（ダウンサンプル）ことにより、出力デジタル信号を得る。

図１０は、従来の標本化レート変換方法を説明するための図である。図中の丸は標本化レートＲ３のデジタル信号を示す。そのうち、斜線が書き込まれた丸は入力標本化レートＲ１の入力デジタル信号、太線の丸は出力標本化レートＲ２の出力デジタル信号、細線の白丸は入出力デジタル信号以外を示す。

これらの標本化レートＲ３のデジタル信号は入力デジタル信号から算出される（アップサンプル）。その際に、出力標本化レートＲ２の１／２以上の周波数成分を遮断する特性を有するＦＩＲ−ＬＰＦ（Finite Impulse Response Low Pass Filter）を用いた補間値算出が行われる。そして、標本化レートＲ３のデジタル信号の中から出力標本化レートＲ２の出力デジタル信号を取り出す（ダウンサンプル）。

ここで、標本化レートを小さくする場合をダウンサンプルと呼ぶ。ダウンサンプルの場合には、入力の高域成分を遮断して標本化レートの低下による折返しノイズを抑圧するためにＦＩＲ−ＬＰＦを用いる。一方、標本化レートを大きくする場合をアップサンプルと呼ぶ。アップサンプルの場合には入力の高域成分を遮断する必要はないが、入力デジタル信号とは異なる位置の補間値を算出するためにＦＩＲ−ＬＰＦを用いる。

図１１は、ＦＩＲ−ＬＰＦのインパルス応答を示す図である。フィルタのインパルス応答は、所定のフィルタ特性を逆フーリエ変換した時間関数で表わされる。インパルス入力が時間０に入力された場合、インパルス応答波形は時間０の前後に存在する。補間値算出では、インパルス応答波形の存在範囲にある入力デジタル信号を用いて時間０の出力デジタル信号を算出する。一般的にはインパルス応答波形は長く続くが、実用的なものにするため、インパルス応答波形を一定程度の有限長に打ち切って信号処理を行う。

なお、実際の装置ではインパルス応答の始まる時間（負の時間）を０又は正数にする。具体的には、インパルス応答の開始時間−Ｔを０に変換し、元の時間０をＴにして標本化レート変換を行う。デジタル信号処理では、メモリ（シフトレジスタ）を用いれば、このような時間シフト処理が可能である。

特開平８−８４０４８号公報

従来は、標本化レートＲ１，Ｒ２の両サンプルが存在する高い標本化レートＲ３で標本化したものを生成し、そこから標本化レートＲ２のサンプル列を取り出していた。例えば、Ｒ１＝１５ＭＨｚ、Ｒ２＝１６ＭＨｚとすると、両サンプルが存在する標本化レートＲ３はＲ３＝１５×１６ＭＨｚ＝２４０ＭＨｚとなる。このような非常に高い標本化レートＲ３を用いた装置は、安価な半導体技術での実現が困難であった。さらに、３つの標本化レートＲ１，Ｒ２，Ｒ３に対応した３つの動作クロック周波数が存在するデジタル回路の設計は複雑で困難である。また、任意の入出力標本化レート（即ち、ＭとＮが任意）に対応できる汎用的な標本化レート変換装置が望まれている。

高い標本化レートＲ３の使用を避けるため、２つの標本化レートＲ１、Ｒ２で動作するＦＩＲ演算部を複数並列に実装することが提案されている（例えば、特許文献１参照）。しかし、ＦＩＲ演算部を複数並列に実装すると、回路規模が非常に大きくなるという問題がある。

また、近年のネットワークによるビデオやオーディオのサービスの普及により、ネットワーク品質変化などに動的に追従するような、複数の標本化レートへの並列変換が求められている。具体的には、ビデオでは標本化レートの変換として画像サイズの変換を行う。ＭＰＥＧ（Moving Picture Experts Group）などの圧縮符号化において標本化レートは画素数にほぼ比例する。例えば水平と垂直でそれぞれ１／√２（実際には有理数比とするため７／１０とする）、１／２、１／２√２、１／４、・・・の複数の変換を用意する。これにより、標本化レートを原画で１として、１／２のもの、１／４のもの、１／８のもの、・・・と広範囲に用意できる。このため、ネットワークの品質変動（使用できる標本化レートの変動）が生じても、サービスを停止せずに継続することができる。

しかし、１つの入力から複数の異なる標本化レートの出力を効率的に得る方法は知られていないため、従来の装置を複数用いることになる。従って、回路規模の非常に大きな並列ＦＩＲ演算器が複数必要となり、回路規模が更に大きくなり、コストも増大するという問題がある。

本発明は、上述のような課題を解決するためになされたもので、その目的は複数の標本化レートへの並列変換が可能であり、回路規模が小さく安価で汎用的な標本化レート変換装置を得るものである。

本発明に係る標本化レート変換装置は、入力標本化レートで標本化された入力デジタル信号を、互いに異なる出力標本化レートで標本化されたａ個の出力デジタル信号Ｙｋｉ、（ｉ＝１，２，・・・，ａ）にそれぞれ変換する標本化レート変換装置であって、前記複数の出力デジタル信号Ｙｋｉの位置座標Ｔｋｉにそれぞれ近接する入力デジタル信号の位置座標と位置座標Ｔｋｉとの位置座標差Ｄｋｉをそれぞれ算出する位置座標差算出部と、前記出力標本化レートの１／２以上の周波数成分を遮断する特性を有するＦＩＲ−ＬＰＦ（Finite Impulse Response Low Pass Filter）の位置座標ｚに対するＦＩＲ係数Ｆ（ｚ）を保存し、前記位置座標差Ｄｋｉが入力されると、前記出力デジタル信号Ｙｋｉの位置座標Ｔｋｉの周辺近傍に存在する一定個数ｐ個の入力デジタル信号Ｘｋｉ（ｑ）の位置座標をＺｋｉ（ｑ）、（ｑ＝１，２，・・・，ｐ）として位置座標差（Ｔｋｉ−Ｚｋｉ（ｑ））に対応するＦＩＲ係数Ｆ（Ｔｋｉ−Ｚｋｉ（ｑ））を出力するＦＩＲ係数メモリと、Ｙｋｉ＝Ｆ（Ｔｋｉ−Ｚｋｉ（１））＊Ｘｋｉ（１）＋Ｆ（Ｔｋｉ−Ｚｋｉ（２））＊Ｘｋｉ（２）＋…＋Ｆ（Ｔｋｉ−Ｚｋｉ（ｐ））＊Ｘｋｉ（ｐ）を演算して前記複数の出力デジタル信号Ｙｋｉを求めるＦＩＲ演算器と、異なる２つ以上の前記出力デジタル信号にそれぞれ対応する前記位置座標差が同時に算出された場合に、それぞれの位置座標差に対応する前記ＦＩＲ係数の群と前記入力デジタル信号の群を予め定めた順番に従って前記ＦＩＲ演算器に供給する制御部とを備えることを特徴とする。

本発明により、複数の標本化レートへの並列変換が可能であり、回路規模が小さく安価で汎用的な標本化レート変換装置を得る。

本発明の実施の形態１に係る標本化レート変換装置を示すブロック図である。 本発明の実施の形態１に係る位置座標差算出部を示すブロック図である。 ＦＩＲ−ＬＰＦ補間演算の原理を簡単に説明するための図である。 入出力デジタル信号の位置を示す図である。 本発明の実施の形態２に係る標本化レート変換装置を示すブロック図である。 本発明の実施の形態２に係る位置座標差算出部を示すブロック図である。 本発明の実施の形態３に係る標本化レート変換装置を示すブロック図である。 本発明の実施の形態４に係る位置座標差算出部を示すブロック図である。 １２３．３ＭＨｚの処理クロックから７４ＭＨｚの入力クロックを生成する様子を示す図である。 従来の標本化レート変換方法を説明するための図である。 ＦＩＲ−ＬＰＦのインパルス応答を示す図である。

本発明の実施の形態に係る標本化レート変換装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

実施の形態１．
図１は本発明の実施の形態１に係る標本化レート変換装置を示すブロック図である。この装置は、入力標本化レートで標本化された入力デジタル信号を、互いに異なる出力標本化レートで標本化された複数（ａ個）の出力デジタル信号Ｙｋｉ、（ｉ＝１，２，・・・，ａ）にそれぞれ変換する。本実施の形態では３つの出力デジタル信号Ｙｋ１〜Ｙｋ３への変換を行う（即ちａ＝３）。

分周器１が、処理クロックを１／２分周して入力クロックを生成する。入力クロックの周波数は処理クロックの周波数の１／２である。シフトレジスタ２は、入力クロックに同期して入力デジタル信号を順に入力し、所定数（ｐ個）の入力デジタル信号の群を保存して並列出力する。複数のレジスタ３ａ〜３ｃは、シフトレジスタ２から並列に入力される入力デジタル信号群を一次保存する。並列ＦＩＲ演算器４が、レジスタ３ａ〜３ｃの１つから供給された入力デジタル信号群ＩＮ１，ＩＮ２，ＩＮ３を出力デジタル信号に変換する。

位置座標差算出部５ａ〜５ｃは、ｋ番目の出力デジタル信号Ｙｋｉ、（ｉ＝１，２，３）の位置座標Ｔｋｉにそれぞれ近接する入力デジタル信号の位置座標と位置座標Ｔｋｉとの位置座標差Ｄｋｉをそれぞれ算出する。ここで、「位置座標Ｔｋｉに近接する入力デジタル信号」とは、（１）位置座標Ｔｋｉとの位置座標差が０又は正数で最も近い入力デジタル信号、（２）位置座標Ｔｋｉとの位置座標差が０又は負数で最も近い入力デジタル信号、（３）位置座標Ｔｋｉとの位置座標差を絶対値評価して最も近い入力デジタル信号の何れかである。何れの基準を採用するかによって、対象となる入力デジタル信号が１入力サンプル周期ずれる場合がある。

図２は本発明の実施の形態１に係る位置座標差算出部を示すブロック図である。位置座標差算出部５ａは、入力積算器６と、出力積算器７と、それらを制御する積算値比較器８と、ＩＤ生成部９とを有する。位置座標差算出部５ｂ，５ｃの構成も同様である。

Ｃ１を定数、Ｍ１とＮ１を互いに素な正整数として、入力デジタル信号の標本化周期をＣ１・Ｍ１とし、出力デジタル信号の標本化周期をＣ１・Ｎ１とする。入力積算器６はＭ１を積算して積算値Ｓｍ１を出力する。出力積算器７はＮ１を積算して積算値Ｓｎ１を出力する。積算値比較器８は、Ｓｍ１≦Ｓｎ１の場合に入力積算器６にＭ１を積算させる。Ｓｎ１≦Ｓｍ１の場合に出力積算器７にＮ１を積算させ、出力積算器７にＮ１を積算させた際のＳｎ１−Ｓｍ１を位置座標差Ｄｋ１として出力する。その際に、ＩＤ生成部９はＩＤ１を出力する。

また、Ｓｎ１≦Ｓｍ１の場合に算出指示信号１を出力し、その算出指示信号１はレジスタ１０に維持記憶されて制御部１１とレジスタ３ａに送られる。レジスタ３ａは、算出指示信号１を受けた際の入力デジタル信号群を保存する。その後に、制御部１１は、算出指示信号１を受け付けた後に、クリア信号をレジスタ１０に返して算出指示信号１をクリアする。算出指示信号は処理クロックの数クロックの間同じ状態を維持するので、その間に各位置座標差算出部５ａ〜５ｃからの算出指示信号に対応した算出を行うこともできる。

Ｓｍ１、Ｓｎ１が大きくなると、位置座標差算出部５ａ内のＳｍ１、Ｓｎ１を保持するレジスタ、加減算器、大小判定器などのビット数が大きくなる。これを防ぐために、初期値検出リセット部１２は、Ｓｍ１とＳｎ１の差が初期値に一致した場合にＳｍ１とＳｎ１を初期値にリセットする。なお、外部からリセット信号が入力された場合にもＳｍ１とＳｎ１は初期値にリセットされる。

３つの位置座標差算出部５ａ〜５ｃによる入力標本化レートから出力標本化レートへの変換比率は、１／√２、１／２、１／２√２に近い有理数比である７／１０、１／２、７／２０である。入出力周期比は、√２、２、２√２に近似した値とするため、互いに素な正整数で表わしてＭ１＝７、Ｎ１＝１０、Ｍ２＝１、Ｎ２＝２、Ｍ３＝７、Ｎ３＝２０とする。

ＦＩＲ係数メモリ１３ａ〜１３ｃは、出力標本化レートの１／２以上の周波数成分を遮断する特性を有するＦＩＲ−ＬＰＦ（Finite Impulse Response Low Pass Filter）に入力されるインパルス入力の位置座標をｚ＝０とした場合におけるＦＩＲ−ＬＰＦのＦＩＲ係数Ｆ（ｚ）を保存しているＲＡＭ（Random Access Memory）又はＲＯＭ（Read Only Memory）である。そして、位置座標差算出部５ａ〜５ｃから位置座標差Ｄｋｉ＝Ｓｎｉ−Ｓｍｉ、（ｉ＝１，２，３）が入力されると、ＦＩＲ係数メモリ１３ａ〜１３ｃは、出力デジタル信号Ｙｋｉの位置座標Ｔｋｉの周辺近傍に存在する一定個数（ｐ個）の入力デジタル信号Ｘｋｉ（ｑ）の位置座標をＺｋｉ（ｑ）、（ｑ＝１，２，・・・，ｐ）として位置座標差（Ｔｋｉ−Ｚｋｉ（ｑ））に対応するＦＩＲ係数Ｆ（Ｔｋｉ−Ｚｋｉ（ｑ））を出力する。

このためにＦＩＲ係数メモリ１３ａ〜１３ｃは位置座標差Ｄｋｉの種類ごとにＦＩＲ係数のセットを保存しており、入力した位置座標差Ｄｋｉに応じてＦＩＲ係数のセットを選択して出力する。入力周期Ｍｉと出力周期Ｎｉの最小公倍数Ｍｉ・Ｎｉの期間に出力周期ＮｉはＭｉ個あるため、位置座標差ＤｋｉはＭｉ種類あり、ＦＩＲ係数のセットはＭｉ組必要となる。なお、ＦＩＲ係数メモリ１３ａ〜１３ｃは個別の素子ではなく、一般に１つのＲＡＭをアドレスで区別して用いる。

並列ＦＩＲ演算器４は、シフトレジスタ２から入力デジタル信号を供給され、ＦＩＲ係数メモリ１３ａ〜１３ｃからＦＩＲ係数を供給されると、Ｙｋｉ＝Ｆ（Ｔｋｉ−Ｚｋｉ（１））＊Ｘｋｉ（１）＋Ｆ（Ｔｋｉ−Ｚｋｉ（２））＊Ｘｋｉ（２）＋…＋Ｆ（Ｔｋｉ−Ｚｋｉ（ｐ））＊Ｘｋｉ（ｐ）を演算して出力デジタル信号Ｙｋｉを求める（ＦＩＲ−ＬＰＦ補間演算）。例えば、並列ＦＩＲ演算器４は、８個の入力デジタル信号を用いて並列積和演算を行って１個の出力デジタル信号を求める８−Ｔａｐ並列ＦＩＲ演算器である。

ただし、算出指示信号が発生した際に、出力デジタル信号の算出に必要な入力デジタル信号群とＦＩＲ係数群と識別コードＩＤは一旦レジスタに記憶される。即ち、ＦＩＲ係数メモリ１３ａ〜１３ｃから出力されたＦＩＲ係数と識別コードＩＤ１〜ＩＤ３はそれぞれ一旦ＦＩＲ係数出力レジスタ１４ａ〜１４ｃに記憶され、レジスタ３ａ〜３ｃは算出指示信号を受けた際の入力デジタル信号群を保存する。制御部１１がそれらを順に読み出して並列ＦＩＲ演算器４に供給する。

制御部１１は並列直列変換器（Priority-Encoder）であり、異なる２つ以上の出力デジタル信号にそれぞれ対応する位置座標差が同時に算出された場合に、それぞれの位置座標差に対応するＦＩＲ係数の群と入力デジタル信号の群を予め定めた順番に従って並列ＦＩＲ演算器４に供給する。ここでは、３つの位置座標差算出部５ａ〜５ｃで位置座標差が同時に算出された場合、位置座標差算出部５ａの信号を最初に、位置座標差算出部５ｂを２番目に、位置座標差算出部５ｃを３番目に処理する。

並列ＦＩＲ演算器４が求めた出力デジタル信号は、セレクタ１５によりＩＤに対応した出力メモリ１６ａ〜１６ｃに一旦記憶され、出力クロックに同期して出力される。

図３は、ＦＩＲ−ＬＰＦ補間演算の原理を簡単に説明するための図である。図中で、斜線が書き込まれた丸は入力デジタル信号、太線の丸は出力デジタル信号を示す。入力周期Ｍが４、出力周期Ｎが５である。入力デジタル信号には存在しない位置Ｔｋに存在する出力デジタル信号Ｙｋを、その周辺の入力デジタル信号Ｘｋ（ｑ）から補間算出する。一般的には、フィルタのインパルス応答波形は長く続くが、実用的なものにするため、インパルス応答波形を一定程度の有限長に打切って信号処理を行う。画像信号の場合には、出力デジタル信号Ｙｋの周辺の入力デジタル信号を３０個程度（前後１５個づつ）用いる。オーディオの場合は高精度が求められ、周辺の入力デジタル信号を５０〜１００個程度用いる。用いる入力デジタル信号が多いほど補間演算の精度が向上する。ここでは、７個の入力デジタル信号から出力デジタル信号を算出する７−Ｔａｐ ＦＩＲ−ＬＰＦを用いる。Ｙｋの近接入力デジタル信号はＸｋ（４）であるため、Ｙｋ近傍の７個の入力デジタル信号Ｘｋ（１）〜Ｘｋ（７）を用いてＹｋを算出する。また、Ｙｋ＋１の近接入力デジタル信号はＸｋ（５）であるため（位置が一致している）、Ｙｋ＋１近傍の入力デジタル信号Ｘｋ（２）〜Ｘｋ（８）を用いてＹｋ＋１を算出する。なお、Ｘｋ（２）〜Ｘｋ（８）をＸｋ＋１（１）〜Ｘｋ＋１（７）と表わすこともできる。

図４は、入出力デジタル信号の位置を示す図である。丸印は入出力デジタル信号の位置を示し、最初の位置を入出力とも０としている。入力デジタル信号の位置は、単位を１として周期Ｍ１〜Ｍ７＝７ずつ移動する。出力デジタル信号Ｙｋ１の位置は周期Ｎ１＝１０ずつ移動する。出力デジタル信号Ｙｋ２の位置は周期Ｎ２＝１４ずつ移動する。出力デジタル信号Ｙｋ３の位置は周期Ｎ３＝２０ずつ移動する。

本実施の形態における積算値の推移を表１に示す。Ｍ１＝７、Ｎ１＝１０、Ｍ２＝１、Ｎ２＝２、Ｍ３＝７、Ｎ３＝２０である。表中の「Ｍｏｄ７位相差」とは、Ｍｏｄｕｌｏ（Ｓｎｉ−Ｓｍｉ，７）のことであり、Ｓｎｉ−Ｓｍｉを７で除算した余り（０〜６）である。

入力周期Ｍ１〜Ｍ３の積算は、処理クロックの毎クロックではなく、２クロックに１回の割合である。例えば入力デジタル信号の標本化レートを７４ＭＨｚ（インターレースＨＤビデオの周波数）とすると、入力周期Ｍの積算を２回に１回とすることは、実質的には処理クロックの周波数を７４ＭＨｚ×２＝１４８ＭＨｚとすることになる。３つの出力デジタル信号の標本化レートはそれぞれ約Ｆ１＝５２ＭＨｚ、Ｆ２＝３７ＭＨｚ、Ｆ３＝２６ＭＨｚであり、それら全てを処理するためには処理クロックをＦ０ＭＨｚとして、Ｆ０≧Ｆ１＋Ｆ２＋Ｆ３＝１１５ＭＨｚでなければならない。処理クロックを入力デジタル信号のクロックの２倍の１４８ＭＨｚとすれば、１４８ＭＨｚ＞１１５ＭＨｚであり、処理条件を満たす。

制御部の動作状態を表２に示す。

複数の算出指示信号が同時に入力された場合、処理される入力デジタル信号群の優先順位はＩＮ１＞ＩＮ２＞ＩＮ３である。そして、処理された算出指示信号に対してクリア信号が出力される。例えば状態３（算出指示信号１，２が１）の場合、ＩＮ１が選択されて出力され、クリア信号１も出力される。そして、ＩＮ１が処理され、クリア信号１で算出指示信号１がクリアされると、状態２（算出指示信号２のみが１）に移行する。

以上説明した通り、本実施の形態では、出力デジタル信号の位置座標に近接する入力デジタル信号の位置座標を特定する。この位置座標と入力標本化レートにより、ＦＩＲ−ＬＰＦで用いるべき一定個数の入力デジタル信号の位置座標を求めることができる。それらの入力デジタル信号に適用するＦＩＲ係数をメモリから読み出して、ＦＩＲ−ＬＰＦ補間演算を行うことにより出力デジタル信号を算出することができる。

このような処理を行うため、本実施の形態では原理的に入出力標本化レートとは無関係な任意のクロック周波数で動作できる。従って、任意の入出力標本化レート（即ち、ＭとＮが任意）に対応できるため汎用的である。また、従来は入力標本化レートと出力標本化レートの最小公倍数の標本化レートを使用していたが、本実施の形態ではそのような高い標本化レートの使用を避けることができる。

また、従来の装置は３つのクロック周波数で動作していたが、本実施の形態の装置は１つのクロック周波数で動作できる。このため、本実施の形態に係る標本化レート変換装置は安価な半導体技術で実現することができる。

また、従来技術として、高い標本化レートの使用を避けるため、ＦＩＲ演算部を複数並列に実装したものが提案されていたが、回路規模が非常に大きくなるという問題があった。これに対して、本実施の形態ではそのような構成は必要ないため、回路規模を小さくすることができる。

また、本実施の形態では、制御部１１は、異なる２つ以上の出力デジタル信号にそれぞれ対応する位置座標差が同時に算出された場合に、それぞれの位置座標差に対応するＦＩＲ係数の群と入力デジタル信号の群を予め定めた順番に従って並列ＦＩＲ演算器４に供給する。これにより、複数の標本化レートへの並列変換が可能である。そして、制御部１１が複数の位置座標差算出部５ａ〜５ｃからの算出指示を並列直列変換することで、並列ＦＩＲ演算器４を時分割動作させる。これにより、回路規模の非常に大きな並列ＦＩＲ演算器を１つだけ設けて共用することができるため、回路規模の増大を防ぎ、コストを削減することができる。

また、本実施の形態では、ＳｍｉとＳｎｉの大小関係を判定してＳｍｉとＳｎｉが略一致した状態を持続するようにＳｍｉにＭｉを積算し、ＳｎｉにＮｉを積算して入出力デジタル信号の位置関係を算出する。これにより、出力デジタル信号の位置座標に近接する入力デジタル信号の位置座標を簡単に特定することができる。

また、本実施の形態では、複数の位置座標差算出部の入力周期指数Ｍを共通にする必要が無い。即ち、出力周期指数Ｎ１〜Ｎａの値に対してそれぞれ互いに素となるように入力周期指数Ｍ１〜Ｍａの値をとり得る。例えば、入力デジタル信号の標本化レートをＦｉｎ、出力デジタル信号の標本化レートをＦ１、Ｆ２、Ｆ３とすると、Ｆｉｎ：Ｆ１＝１０：７、Ｆｉｎ：Ｆ２＝２：１、Ｆｉｎ：Ｆ３＝２０：７となる。この関係から、Ｃ１＝７４Ｍ／１０＝７．４Ｍ、Ｃ２＝７４Ｍ／２＝３７Ｍ、Ｃ３＝７４Ｍ／２０＝３．７Ｍとなる。このとき正確な各出力標本化レートは、Ｆ１＝７．４Ｍ×７＝５１．８ＭＨｚ、Ｆ２＝３７Ｍ×１＝３７ＭＨｚ、Ｆ３＝３．７Ｍ×７＝２５．９ＭＨｚとなる。

また、入出力積算器の動作は、各入出力周期の対の最小公倍数ごとに同じ動作の繰り返しとなる。そこで、位置座標差算出部５ａ〜５ｃは、ＳｍｉとＳｎｉがＭｉとＮｉの最小公倍数となるごとにＳｍｉとＳｎｉを初期値にリセットする。これにより、入出力積算器の構成ビット数を低減することができる。位置座標差算出部５ａ〜５ｃは、入力デジタル信号やシフトレジスタを共用するが、リセットを個別に行うことができる。上記の例では、周期比Ｍ１：Ｎ１＝７：１０の最小公倍数は７０、Ｍ２：Ｎ２＝１：２の最小公倍数は２、Ｍ３：Ｎ３＝７：２０の最小公倍数は１４０である。３種の各周期積算器について、最初のリセット時の座標０の後は、それぞれ個別に積算値が最小公倍数に達する毎にリセットを行う。このリセットにより、入出力デジタル信号の位置関係が最初のリセット時と同じ位置関係（入出力の位置座標が一致）となることを意味する。なお、ＳｍｉとＳｎｉの差分値が初期値になった時にリセットを行ってもよい。

また、シフトレジスタは入力クロックに同期して入力デジタル信号をサンプリングし、位置座標差算出部５ａ〜５ｃは入力クロックに同期して算出を行う。この入力クロックは、処理クロックを１／２分周したものである。この理由は、処理クロックをＦ０とし、複数の出力デジタル信号の出力標本化レートをそれぞれＦ１、Ｆ２、・・・Ｆａとして、１組のＦＩＲ演算器で複数の出力デジタル信号を算出するためには、Ｆ０≧Ｆ１＋Ｆ２＋・・・Ｆａとする必要があるからである。ＨＤ（ハイビジョン）画像の入力デジタル信号の標本化レートを約７４ＭＨｚとすると、Ｆ１は約５２ＭＨｚ、Ｆ２は３７ＭＨｚ、Ｆ３は２６ＭＨｚとなり、条件はＦ０≧（５２＋３７＋２６）＝１１５ＭＨｚとなる。従って、処理クロックの周波数が７４×２＝１４８ＭＨｚであれば、条件を満たす。このとき、入力デジタル信号は処理クロックの２サイクルごとに１回入力される。

実施の形態２．
図５は、本発明の実施の形態２に係る標本化レート変換装置を示すブロック図である。図６は、本発明の実施の形態２に係る位置座標差算出部を示すブロック図である。複数の出力デジタル信号の演算において１つの入力積算器を共有する点が実施の形態１とは異なる。

位置座標差算出部５は、１つの入力積算器６と、３つの出力積算器７ａ〜７ｃと、それらを制御する３つの積算値比較器８ａ〜８ｃと、３つのＩＤ生成部９ａ〜９ｃとを有する。

Ｃｉを定数、ＭとＮｉ、（ｉ＝１，２，３）を互いに素な正整数として、入力デジタル信号の標本化周期をＣｉ・Ｍとし、複数の出力デジタル信号の標本化周期をＣｉ・Ｎｉとする。入力積算器６は入力クロックに同期してＭを積算して積算値Ｓｍを出力する。出力積算器７ａ〜７ｃはＮｉを積算して積算値Ｓｎｉをそれぞれ出力する。Ｓｎｉ≦Ｓｍの場合に出力積算器７にＮｉを積算させ、出力積算器７にＮｉを積算させた際のＳｎｉ−Ｓｍを位置座標差Ｄｋｉとして出力する。その際に、ＩＤ生成部９はＩＤｉを出力する。また、Ｓｎｉ≦Ｓｍの場合に算出指示信号１〜３を出力し、その算出指示信号１〜３はレジスタ１０ａ〜１０ｃにそれぞれ維持記憶されて制御部１１とレジスタ３ａ〜３ｃに送られる。その他の構成は実施の形態１と同様である。

位置座標差算出部５による入力標本化レートから出力標本化レートへの変換比率は、１／√２、１／２、１／２√２に近い有理数比である１４／２０、１０／２０、７／２０である。入出力周期比は、√２、２、２√２に近似した値とするため、互いに素な正整数で表わしてＭ＝７、Ｎ１＝１０、Ｎ２＝１４、Ｎ３＝２０とする。この場合の積算値の推移を表３に示す。

入力積算器を１つとした本実施の形態でも実施の形態１と同様に積算値が推移する。従って、実施の形態１と同様の効果を得つつ、回路規模を更に小さくすることができる。

実施の形態３．
図７は、本発明の実施の形態３に係る標本化レート変換装置を示すブロック図である。本実施の形態では、実施の形態１，２のように入力デジタル信号群を直接レジスタに記憶させるのではなく、カウンタ１７のカウント値をレジスタ１８ａ〜１８ｃに記憶させる。カウンタ１７はシフトレジスタ２に同期してカウントする。このカウント値はシフトレジスタ２の動作状態を示す。

ＦＩＲ係数についても、ＦＩＲ係数を直接レジスタに記憶するのではなく、３つの出力デジタル信号にそれぞれ対応するＩＤ（２ビット）と位相差Ｄｋｉをレジスタ１９ａ〜１９ｃに記憶させる。

制御部１１の並列・直列変換器２０は、異なる２つ以上の出力デジタル信号にそれぞれ対応する位置座標差が同時に算出された場合に、それぞれの位置座標差と、それぞれの位置座標差が算出された際のカウンタ１７の値である第１のカウント値とを予め定めた順番に従ってＦＩＲ算出パラメータＦＩＦＯ２１に保存させる。

データセレクタ２２は、現在のカウンタ１７の値である第２のカウント値とレジスタ１８ａ〜１８ｃに記憶された第１のカウント値との差分値に基づいてシフトレジスタ２から第１のカウント値に対応する入力信号の群を読み出して、並列ＦＩＲ演算器４に供給する。例えばカウント値１５０がレジスタ１８ａ〜１８ｃに記憶されていて、算出時のカウント値が１５２となっていれば、シフトレジスタ２から１５２−１５０＝２サンプル過去に遡って入力デジタル信号群を選択する。そして、ＩＤと位相差に基づいて適切なＦＩＲ係数をＦＩＲ係数メモリ１３から読み出す。

並列同時発生の出力デジタル信号算出時に、ＦＩＲ算出パラメータ（ＩＤコードと位置座標差）のうちＩＤコードによりＦＩＲの種類（算出すべき出力デジタル信号）が分かり、位置座標差（Ｍｏｄｕｌｏ（Ｍ）で表わされるＳｎ１−Ｓｍ、Ｓｎ２−Ｓｍ、Ｓｎ３−Ｓｍの各値）からＦＩＲ係数のどの位置差（位相）の係数群を用いればよいかが分かる。

本実施の形態の場合の積算値の推移を表４に示す。入力デジタル信号の標本化レートは７４ＭＨｚである。３つの出力デジタル信号の標本化レートを約１／√２のステップ（実際は７／１０）で変換する。３つの出力デジタル信号の標本化レートＦ１、Ｆ２、Ｆ３をそれぞれ５２ＭＨｚ、３７ＭＨｚ、２６ＭＨｚとする。この場合、Ｆ１＋Ｆ２＋Ｆ３＝１１５ＭＨｚであるため、処理クロックＦ０をＦ０＝Ｆｉｎ×５／３≒１２３ＭＨｚ（＞１１５ＭＨｚ）とする。

表３の積算値の推移と比較すると、入出力デジタル信号の標本化レートは同じであるが、処理クロックの周波数が１４８ＭＨｚから１２３ＭＨｚに低下したため、出力デジタル信号を算出しないサイクルが少なくなっていることが分かる。

本実施の形態の効果を実施の形態１，２と比較して説明する。実施の形態１，２ではレジスタ３ａ〜３ｃとＦＩＲ係数メモリ１３ａ〜１３ｃの容量がかなり大きくなる。例えば画素ビット数Ｐｉ×ビットが１０、ｐが３０（出力デジタル信号の演算にその近傍の３０個の入力デジタル信号を用いる）、並列個数ａが３の場合、実施の形態１では入力デジタル信号の保存にＰｉ×ビット×ｐ×ａ＝１０×３０×３＝９００ビットの容量が必要である。一方、本実施の形態では、ＨＤ画像の水平方向の変換で画素数が１９２０の場合、カウント値は１１ビットであるため、レジスタ１８ａ〜１８ｃの容量１１×３＝３３ビットで済む。従って、容量を約１／２７にすることができる。

ＦＩＲ係数レジスタについても、実施の形態１ではＦＩＲ係数を１２ビット精度として１２×ｐ×ａ＝１２×３０×３＝１０８０ビットと識別ＩＤを２ビットとして２×３＝６ビットとの計１０８６ビット必要である。一方、本実施の形態では位置差の種類数Ｍと並列個数ａの積＝７×３＝２１ビットと識別ＩＤの６ビットとの計２８ビットで済む。従って、本実施の形態によりメモリ容量を大幅に低減することができる。

ただし、算出時に入力デジタル信号がシフトレジスタ２からシフトアウト（無くなる）しないように、過去の分の入力デジタル信号も保存するためにシフトレジスタ２を並列個数だけ拡張する必要がある。例えば並列個数が３個ならシフトレジスタ２を３サンプル分だけ拡張する。一般化すると、並列個数がａ個の場合にはＦＩＲ演算がａクロック遅れることがあるので、シフトレジスタ２の容量をｐ＋ａ個の入力デジタル信号分とする。３組並列なら３サンプル拡張すればよい。シフトレジスタ２の容量は、実施の形態１では３０画素分の３００ビットであるが、本実施の形態では３３画素分の３３０ビットに増加する。

なお、例えばＨＤ水平標本化レート変換において並列個数が８個の場合でも本実施の形態と同様の構成となる。Ｍ、Ｎ１〜Ｎ８の９個の既約整数組において、Ｍが６ビットで表わせるものとし、３０−Ｔａｐの１２ビット精度ＦＩＲ係数とすると、各組について、１９２０までの値を記憶するためシフトカウンタは１１ビット、位置差データは６ビット、ＩＤは３ビットであり、計２０ビットとなる。これを８組分保存するためのメモリ量は、２０ビット×８＝１６０ビットとなる。一方、実施の形態１をそのまま適用すると、シフトレジスタが１０×３０×８＝２４００ビット、ＦＩＲ係数出力レジスタが１２×３０×８＋３×８＝２８８０＋２４＝２９０４ビットとなる。従って、本実施の形態の方がメモリ容量を大幅に低減することができる。

実施の形態４．
図８は、本発明の実施の形態４に係る位置座標差算出部を示すブロック図である。位置座標差算出部５は実施の形態２の構成（不図示）に加えて比較減算器２３を更に有する。ＥをＭ以上又はＮ１〜Ｎ３以上の正整数として、比較減算器２３はＳｍと全てのＳｎ１〜Ｓｎ３がＥ以上である場合に入力積算器６及び出力積算器７に同時にＬｏａｄクロックを供給し、ＳｍとＳｎ１〜Ｓｎ３から同時にＥを減算する。

本実施の形態における積算値ＳｍとＳｎ１〜Ｓｎ３の推移を表５に示す。入力デジタル信号の標本化レートは７４ＭＨｚである（１２３．３ＭＨｚを５クロック周期で３クロック有効とする１２３．３ＭＨｚ×３／５＝７４ＭＨｚ）。また、処理クロックの周波数は１２３．３ＭＨｚ、出力デジタル信号の標本化レートは５２ＭＨｚ、３７ＭＨｚ、２６ＭＨｚである。

入出力動作は表３と同じであるが、Ｅ減算信号の列が追加されている。Ｅ減算信号が１のとき、次の処理クロックにおいて各積算値から同時にＥ＝３２を減算する。この減算と周期積算は同時に実行されるため、例えばクロック番号９から１０にかけてのＳｍの推移では、３５から３２を減算し７を積算するため、積算値は３５−３２＋７＝１０となる。

ＨＤ画像においてＭ＝７としたとき、実施の形態２では積算値Ｓｍは最大で１９２０×７＝１３４４０となる。この数値までの積算と制御を行うためには入出力積算器とその制御部分を１４ビットで構成する必要がある。そこで、本実施の形態では、Ｓｍと全てのＳｎ１〜Ｓｎ３がＥ以上である場合にＳｍとＳｎ１〜Ｓｎ３から同時にＥを減算する。これにより、入出力積算器とその制御部分を、Ｅを表わすビット数＋１ビット程度で実現可能となる。

例えば、Ｍ＝７、Ｎ１〜Ｎ３＝１０、１４、２０のとき、Ｅ＝２５とすればＥは５ビットで表わせるから、各積算器とその制御部分の構成は６ビットで構成できる。さらには、Ｅ＝３２とすれば、各積算値とＥとの比較は６ビット目が１か０かの判定で済み、Ｅの減算も６ビット目の１を０にするだけで済む。従って、Ｅを２のべき乗の数値とすることが好ましい。

画像の場合には空間的に区切りが有るため、各水平画素の最初で積算値を０として処理すれば、Ｍ＝７の場合は１４ビットの回路構成となる。しかし、オーディオの場合には区切りが無い。このため、一旦標本化レート変換が開始すると、例えば４８ｋＨｚの標本化レートを４４．１ｋＨｚの標本化レートに変換するような場合には、周期比＝１４７：１６０であり、２４時間後には４８０００×３６００×２４×１４７≒２の３９．１乗となる。従って、入出力積算器とその制御部分として４０ビット精度の回路構成が必要となる。

なお、実施の形態１と同様に実施の形態２においてＭとＮｉ、（ｉ＝１，２，・・・，ａ）の最小公倍数の周期でリセットを行っても、ビット数を低減できる。しかし、ａ＋１個の正整数の最小公倍数は比較的大きな値となるため、本実施の形態の方が実用的である。

図９は、１２３．３ＭＨｚの処理クロックから７４ＭＨｚの入力クロックを生成する様子を示す図である。入力クロックは一様なクロックではなく、処理クロックを５サイクルごとに区切って５サイクル中３サイクルを用いたものである。この様子も表３の“Ｍ積算”に示されている。このように、処理クロックを分周して、処理クロックの周波数のＡ１／Ａ２（Ａ１とＡ２は正整数）倍の周波数を持つ入力クロックを生成する。この場合、処理クロックのＡ１サイクルのうちＡ２サイクルだけ入力デジタル信号をシフトレジスタに転送する。これにより入力クロックの周波数を制御できるため、実装条件に応じて同期動作する回路を実現できる。

１ 分周器、２ シフトレジスタ、４ 並列ＦＩＲ演算器（ＦＩＲ演算器）、５，５ａ，５ｂ，５ｃ 位置座標差算出部、６ 入力積算器、７ 出力積算器、８ 積算値比較器、１１ 制御部、１３，１３ａ，１３ｂ，１３ｃ ＦＩＲ係数メモリ、１７ カウンタ、２１ ＦＩＲ算出パラメータＦＩＦＯ（メモリ）、２２ データセレクタ、
２３ 比較減算器

Claims (7)

1. 入力標本化レートで標本化された入力デジタル信号を、互いに異なる出力標本化レートで標本化されたａ個の出力デジタル信号Ｙｋｉ、（ｉ＝１，２，・・・，ａ）にそれぞれ変換する標本化レート変換装置であって、
   前記複数の出力デジタル信号Ｙｋｉの位置座標Ｔｋｉにそれぞれ近接する入力デジタル信号の位置座標と位置座標Ｔｋｉとの位置座標差Ｄｋｉをそれぞれ算出する位置座標差算出部と、
   前記出力標本化レートの１／２以上の周波数成分を遮断する特性を有するＦＩＲ−ＬＰＦ（Finite Impulse Response Low Pass Filter）の位置座標ｚに対するＦＩＲ係数Ｆ（ｚ）を保存し、前記位置座標差Ｄｋｉが入力されると、前記出力デジタル信号Ｙｋｉの位置座標Ｔｋｉの周辺近傍に存在する一定個数ｐ個の入力デジタル信号Ｘｋｉ（ｑ）の位置座標をＺｋｉ（ｑ）、（ｑ＝１，２，・・・，ｐ）として位置座標差（Ｔｋｉ−Ｚｋｉ（ｑ））に対応するＦＩＲ係数Ｆ（Ｔｋｉ−Ｚｋｉ（ｑ））を出力するＦＩＲ係数メモリと、
   Ｙｋｉ＝Ｆ（Ｔｋｉ−Ｚｋｉ（１））＊Ｘｋｉ（１）＋Ｆ（Ｔｋｉ−Ｚｋｉ（２））＊Ｘｋｉ（２）＋…＋Ｆ（Ｔｋｉ−Ｚｋｉ（ｐ））＊Ｘｋｉ（ｐ）を演算して前記複数の出力デジタル信号Ｙｋｉを求めるＦＩＲ演算器と、
   異なる２つ以上の前記出力デジタル信号にそれぞれ対応する前記位置座標差が同時に算出された場合に、それぞれの位置座標差に対応する前記ＦＩＲ係数の群と前記入力デジタル信号の群を予め定めた順番に従って前記ＦＩＲ演算器に供給する制御部とを備えることを特徴とする標本化レート変換装置。
2. Ｃｉ、（ｉ＝１，２，・・・，ａ）を定数、ＭｉとＮｉを互いに素な正整数として、前記入力デジタル信号の標本化周期をＣｉ・Ｍｉとし、前記複数の出力デジタル信号の標本化周期をＣｉ・Ｎｉとし、
   前記位置座標差算出部は、
   Ｍｉを積算して積算値Ｓｍｉをそれぞれ出力するａ個の入力積算器と、
   Ｎｉを積算して積算値Ｓｎｉをそれぞれ出力するａ個の出力積算器と、
   Ｓｍｉ−Ｓｎｉが所定値以下の場合に前記入力積算器にＭｉを積算させ、Ｓｎｉ−Ｓｍｉが所定値以下の場合に前記出力積算器にＮｉを積算させ、前記出力積算器にＮｉを積算させた際のＳｎｉ−Ｓｍｉを前記位置座標差Ｄｋｉとしてそれぞれ出力するａ個の積算値比較器とを有することを特徴とする請求項１に記載の標本化レート変換装置。
3. 前記位置座標差算出部は、ＳｍｉとＳｎｉがＭｉとＮｉの最小公倍数となるごとにＳｍｉとＳｎｉを初期値にリセットすることを特徴とする請求項２に記載の標本化レート変換装置。
4. Ｃｉを定数、ＭとＮｉ、（ｉ＝１，２，・・・，ａ）を互いに素な正整数として、前記入力デジタル信号の標本化周期をＣｉ・Ｍとし、前記複数の出力デジタル信号の標本化周期をＣｉ・Ｎｉとし、
   前記位置座標差算出部は、
   Ｍを積算して積算値Ｓｍを出力する入力積算器と、
   Ｎｉを積算して積算値Ｓｎｉをそれぞれ出力するａ個の出力積算器と、
   Ｓｎｉ−Ｓｍが所定値以下の場合に前記出力積算器にＮｉを積算させ、前記出力積算器にＮｉを積算させた際のＳｎｉ−Ｓｍを前記位置座標差Ｄｋｉとしてそれぞれ出力するａ個の積算値比較器とを有することを特徴とする請求項１に記載の標本化レート変換装置。
5. 前記入力デジタル信号を順に記憶するシフトレジスタと、
   前記シフトレジスタに同期したカウンタとを更に備え、
   前記制御部は、
   異なる２つ以上の前記出力デジタル信号にそれぞれ対応する前記位置座標差が同時に算出された場合に、それぞれの位置座標差と、それぞれの位置座標差が算出された際の前記カウンタの値である第１のカウント値とを予め定めた順番に従って保存するメモリと、
   現在の前記カウンタの値である第２のカウント値と前記第１のカウント値との差分値に基づいて前記シフトレジスタから前記第１のカウント値に対応する前記入力信号の群を読み出して、前記ＦＩＲ演算器に供給するデータセレクタとを有することを特徴とする請求項１〜４の何れか１項に記載の標本化レート変換装置。
6. 前記位置座標差算出部は、ＥをＭ以上又はＮｉ以上の正整数として、Ｓｍと全てのＳｎｉがＥ以上である場合にＳｍとＳｎｉから同時にＥを減算する比較減算器を更に有することを特徴とする請求項４に記載の標本化レート変換装置。
7. 周波数Ｆ０の処理クロックを分周して入力クロックを生成する分周器を更に備え、
   前記位置座標差算出部は前記入力クロックに同期して算出を行い、
   前記複数の出力デジタル信号の出力標本化レートをそれぞれＦ１、Ｆ２、・・・Ｆａとして、Ｆ０≧Ｆ１＋Ｆ２＋・・・Ｆａとなることを特徴とする請求項１〜６の何れか１項に記載の標本化レート変換装置。

Images