BR112015011570B1

BR112015011570B1 - Conversor de taxa de amostragem

Info

Publication number: BR112015011570B1
Application number: BR112015011570-5A
Authority: BR
Inventors: Yuichiro Koike; Yasuhiro Yamada
Original assignee: Ntt Electronics Corporation
Priority date: 2012-11-22
Filing date: 2013-05-09
Publication date: 2021-11-23
Also published as: EP2924879A1; BR112015011570A2; US20150304660A1; JP5573926B2; WO2014080649A1; JP2014103639A; US10397579B2; EP2924879A4; EP2924879B1

Abstract

conversor de taxa de amostragem. a presente invenção refere-se a uma unidade de computação da diferença das coordenadas de posição (5a a 5c) que calcula as diferenças das coordenadas de posição entre as coordenadas de posição dos sinais digitais de saída e as coordenadas de posição dos sinais digitais de entrada adjacentes às coordenadas de posição. uma memória do coeficiente do fir (13a a 13c) que armazena os coeficientes do fir de um fir-lpf e emite os coeficientes do fir que correspondem às diferenças das coordenadas de posição entre um número fixo de sinais digitais de saída adjacentes às coordenadas de posição dos sinais digitais de saída e dos sinais digitais de saída. uma unidade de controle (11) que fornece um grupo de coeficientes do fir e um grupo de sinais digitais de entrada que correspondem às respectivas diferenças das coordenadas de posição à calculadora paralela do fir (4) em uma ordem predeterminada quando as diferenças das coordenadas de posição que correspondem a dois ou mais sinais digitais de saída diferentes são computadas simultaneamente. a calculadora do fir paralela (4) executa um cálculo de interpolação do fir-lpf usando aqueles para obter os sinais digitais de saída.

Description

Campo Técnico

[001] A presente invenção refere-se a um conversor de taxa de amostragem utilizado em um conversor de tamanho de quadro digital, áudio digital e outros.

Antecedentes da Invenção

[002] Os conversores de taxa de amostragem são usados para conversão dos sinais digitais de entrada amostrados em uma taxa de amostragem de entrada em sinais digitais de saída amostrados em uma taxa de amostragem de saída. Em um conversor de taxa de amostragem convencional, com uma razão entre uma taxa de amostragem de entrada R1 e uma taxa de amostragem de saída R2 que é R1:R2 = A.M:A.N = M:N (em que A é uma constante e M e N são números inteiros positivos relativamente primos), a taxa de amostragem de entrada R1 é convertida primeiramente em uma taxa de amostragem R3 que é pelo menos o múltiplo comum da taxa de amostragem de saída R2, isto é, R3 = R1.N = R2.M (amostragem crescente). A seguir, as amostras em conformidade com a taxa de amostragem de saída R2 são extraídas (amostradas de modo decrescente) de uma sequência de valores de amostra que são N vezes maiores do que os sinais digitais de entrada para obter os sinais digitais de saída.

[003] A Figura 10 é uma vista explanatória de um método convencional para conversão de taxas de amostragem. Os círculos na Figura 10 representam os sinais digitais na taxa de amostragem R3. Entre esses círculos, os círculos sombreados representam os sinais digitais de entrada na taxa de amostragem de entrada R1, os círculos com uma linha espessa representam os sinais digitais de saída na taxa de amostragem de saída R2 e os círculos brancos com uma linha fina representam os sinais diferentes dos sinais digitais de entrada/saída.

[004] Os sinais digitais na taxa de amostragem R3 são calculados com base nos sinais digitais de entrada (amostragem crescente). Na amostragem crescente, os valores de interpolação são computados usando um filtro passa baixo de resposta finita ao impulso (FIR-LPF), que tem uma característica de bloquear os componentes de frequência que são 1/2 ou mais da taxa de amostragem de saída R2. Então, fora dos sinais digitais na taxa de amostragem R3, os sinais digitais de saída na taxa de amostragem de saída R2 são extraídos (amostragem decrescente).

[005] Neste momento, a redução na taxa de amostragem é indicada como amostragem decrescente. No caso de amostragem decrescente, o FIR-LPF é usado para bloquear os componentes de alta frequência dos sinais de entrada e para suprimir o ruído de retorno causado pela redução na taxa de amostragem. Ao contrário, o aumento na taxa de amostragem é indicado como amostragem decrescente. No caso de amostragem crescente, não é necessário bloquear os componentes de alta frequência dos sinais de entrada, mas o FIR-LPF é usado para computar os valores de interpolação interpolados nas posições diferentes dos sinais digitais de entrada.

[006] A Figura 11 ilustra uma resposta ao impulso do FIR-LPF. A resposta ao impulso do filtro é expressa pela função de tempo das características de filtro especificadas sujeitas à transformada inversa de Fourier. Quando há uma entrada de impulso no tempo 0, uma forma de onda da resposta ao impulso está presente em torno do tempo 0. Na computação de valores de interpolação, um sinal digital de saída no tempo 0 é computado com o uso dos sinais digitais de entrada na faixa onde a forma de onda da resposta ao impulso está presente. Embora a forma de onda da resposta ao impulso geralmente continue por muito tempo, a forma de onda da resposta ao impulso é cortada em um comprimento finito de um grau fixo levando em conta a praticidade, e o processamento de sinal é realizado.

[007] Em um conversor efetivo, o tempo (tempo negativo) para iniciar uma resposta ao impulso é ajustado em 0 ou em um número positivo. Especificamente, o tempo de início -T da resposta ao impulso é convertido em 0, e o tempo original 0 é ajustado em T para a execução da conversão da taxa de amostragem. Em um processamento de sinal digital, o uso de uma memória (registro de deslocamento) permite tal processamento do deslocamento do tempo. Lista de Citações Literatura de Patente

[008] Literatura de Patente 1: Patente Japonesa aberta à inspeção pública N° 8-84048

Sumário da invenção Problema Técnico

[009] Convencionalmente, uma alta taxa de amostragem R3 é criada para gerar as amostras que incluem as amostras obtidas nas taxas de amostragem R1 e R2, e uma sequência de amostras na alta taxa de amostragem R2 é extraída das amostras geradas na taxa de amostragem R3. Por exemplo, quando R1 = 15 MHz e R2 = 16 MHz, a taxa de amostragem R3 em que ambas as amostras são geradas é igual a R3 = 15x16 MHz = 240 MHz. É difícil implementar um conversor que tenha uma taxa de amostragem tão alta R3 com uma tecnologia de semicondutor barata. Também é difícil projetar um circuito digital complicado que forneça três frequências de relógio da operação que correspondam às três taxas de amostragem R1, R2 e R3. Há também uma demanda para um conversor de taxa de amostragem versátil que possa suportar taxas de amostragem de entrada/saída arbitrárias (isto é, taxas em que M e N são arbitrárias).

[0010] A fim de evitar o uso de uma alta taxa de amostragem R3, a proposta é montar uma pluralidade de unidades de cálculo do FIR operativas em duas taxas de amostragem R1 e R2 em paralelo (ver, por exemplo, a literatura de patente 1). No entanto, a montagem de uma pluralidade de unidades de cálculo FIR em paralelo causa um problema de aumento considerável no tamanho do circuito.

[0011] Além disso, a propagação recente de serviços de vídeo e áudio através das redes gera uma demanda por conversão em paralelo de uma pluralidade de taxas de amostragem de modo a suportar dinamicamente uma mudança na qualidade da rede. Especificamente nos dados de vídeo, a conversão do tamanho do quadro é realizada como uma conversão de taxa de amostragem. Na codificação de compressão, tal como a codificação MPEG (Grupo de Especialistas em Imagens com Movimento), a taxa de amostragem é substancialmente proporcional ao número de pixels. Por exemplo, uma pluralidade de taxas de conversão de 1/\2 (7/10 na realidade para ter uma razão racional), 1/2, 1/2^2, 1/4... são preparadas tanto nas direções verticais quanto horizontais. Consequentemente, as taxas de amostragem de 1/2, 1/4, 1/8. com respeito a uma imagem original podem ser preparadas de várias maneiras. Isto torna possível prover continuamente o serviço sem interrupção mesmo quando ocorre uma mudança na qualidade da rede (mudança na taxa de amostragem disponível).

[0012] No entanto, visto que não há nenhum método conhecido para obter eficientemente uma saída em uma pluralidade de diferentes taxas de amostragem de uma entrada, uma pluralidade de aparelhos convencionais é usada em conjunto. Por conseguinte, é necessária uma pluralidade de calculadoras FIR em paralelo extremamente grandes no tamanho do circuito, o que leva a um aumento ainda maior no tamanho do circuito, e desse modo causa um problema de custo aumentado.

[0013] A presente invenção foi elaborada a fim de resolver os problemas acima indicados, e um objetivo da presente invenção é prover um conversor de taxa de amostragem barato e versátil que seja pequeno em termos de tamanho de circuito e que seja capaz de executar a conversão em paralelo de uma pluralidade de taxas de amostragem.

Meios de Resolução de Problemas

[0014] O conversor de taxa de amostragem de acordo com a presente invenção converte os sinais digitais de entrada amostrados em uma taxa de amostragem de entrada em uma pluralidade de (a) sinais digitais de saída Yki (i = 1, 2..., a), cada um amostrado nas taxas de amostragem de saída diferentes umas das outras, e inclui: uma unidade de computação da diferença das coordenadas de posição que calcula as diferenças das coordenadas de posição Dki entre as coordenadas de posição Tki de uma pluralidade de sinais digitais de saída Yki e as coordenadas de posição dos sinais digitais de entrada adjacentes às coordenadas de posição Tki; uma memória de coeficiente do FIR que armazena os coeficientes do FIR F(z) de um filtro passa baixo de resposta finita ao impulso (FIR-LPF) que tem uma característica de bloquear os componentes de frequência que são 1/2 ou mais da taxa de amostragem de saída, sendo que uma entrada de impulso é inserida no FIR-LPF e uma coordenada de posição da entrada de impulso é ajustada em z = 0, e os coeficientes do FIR de saída F (Tki-Zki (q)) correspondem às diferenças das coordenadas de posição (Tki-Zki (q)) (q = 1, 2., p) quando as diferenças das coordenadas de posição Dki são inseridas, sendo que Zki (q) representa as coordenadas de posição de um número fixo (p) de sinais digitais de entrada Xki (q) presentes nas proximidades da periferia das coordenadas de posição Tki dos sinais digitais de saída Yki; uma calculadora do FIR que calcula Yki = F(Tki-Zki(1))*Xki(1)+F(Tki-Zki (2))* Xki(2)+... +F(Tki-Zki (p))*Xki (p) para obter a pluralidade de sinais digitais de saída Yki; e uma unidade de controle para provisão de um grupo de coeficientes do FIR e um grupo de sinais digitais de entrada que correspondam às respectivas diferenças das coordenadas de posição, à calculadora do FIR na ordem predeterminada quando as diferenças das coordenadas de posição que correspondem a dois ou mais sinais digitais de saída diferentes forem computadas simultaneamente.

Efeitos Vantajosos da Invenção

[0015] A presente invenção torna possível a provisão de um conversor de taxa de amostragem barato e versátil que é pequeno em termos de tamanho de circuito e que realiza a conversão em paralelo de uma pluralidade de taxas de amostragem.

Breve Descrição dos Desenhos

[0016] A Figura 1 é um diagrama de blocos que ilustra um conversor de taxa de amostragem de acordo com uma primeira modalidade da presente invenção.

[0017] A Figura 2 é um diagrama de blocos que ilustra a unidade de computação da diferença das coordenadas de posição de acordo com a primeira modalidade da presente invenção.

[0018] A Figura 3 é uma vista explanatória simples do princípio do cálculo de interpolação do FIR-LPF.

[0019] A Figura 4 ilustra a posição dos sinais digitais de entrada/saída.

[0020] A Figura 5 é um diagrama de blocos que ilustra um conversor de taxa de amostragem de acordo com uma segunda modalidade da presente invenção.

[0021] A Figura 6 é um diagrama de blocos que ilustra uma unidade de cálculo da diferença das coordenadas de posição de acordo com a segunda modalidade da presente invenção.

[0022] A Figura 7 é um diagrama de blocos que ilustra um conversor de taxa de amostragem de acordo com uma terceira modalidade da presente invenção.

[0023] A Figura 8 é um diagrama de blocos que ilustra uma unidade de computação da diferença das coordenadas de posição de acordo com uma quarta modalidade da presente invenção.

[0024] A Figura 9 ilustra a geração de um relógio de entrada de 74 MHz de um relógio de processamento de 123,3 MHz.

[0025] A Figura 10 é uma vista explanatória de um método convencional para conversão de taxas de amostragem.

[0026] A Figura 11 ilustra uma resposta ao impulso do FIR-LPF.

Descrição das Modalidades

[0027] Será descrito um conversor de taxa de amostragem de acordo com as modalidades da presente invenção em referência aos desenhos. Os mesmos componentes serão indicados pelos mesmos símbolos, e a descrição repetida dos mesmos pode ser omitida.

Primeira Modalidade

[0028] A Figura 1 é um diagrama de blocos que ilustra um conversor de taxa de amostragem de acordo com uma primeira modalidade da presente invenção. Esse conversor converte os sinais digitais de entrada amostrados em uma taxa de amostragem de entrada em uma pluralidade (a) de sinais digitais de saída Yki (i = 1, 2..., a), cada um amostrado em taxas de amostragem de saída diferentes umas das outras. Na presente modalidade, a conversão em três sinais digitais de saída Yk1 a Yk3 é realizada (isto é, a = 3).

[0029] Um divisor de frequência 1 divide um relógio de processamento para gerar um relógio de entrada. A frequência de um relógio de entrada é metade da frequência do relógio de processamento. Um registro de deslocamento 2 insere sequencialmente sinais digitais de entrada em sincronização com o relógio de entrada, armazena um grupo de um número especificado (p) de sinais digitais de entrada e emite paralelamente o grupo de sinal. Uma pluralidade de registros 3a a 3c armazena principalmente um grupo de sinais digitais de entrada inseridos em paralelo ao registro de deslocamento 2. Uma calculadora do FIR paralela 4 converte um grupo de sinais digitais de entrada IN1, IN2 e IN3 providos de um dos registros 3a a 3c em sinais digitais de saída.

[0030] Cada uma das unidades de computação da diferença das coordenadas de posição 5a a 5c calcula uma diferença das coordenadas de posição Dki entre uma coordenada de posição Tki de um sinal digital de saída k-th Yki (i = 1, 2, 3) e uma coordenada de posição de cada sinal digital de entrada adjacente à coordenada de posição Tki. Neste documento, "o sinal digital de entrada adjacente à coordenada de posição Tki" é qualquer um dentre (1) os sinais digitais de entrada cuja diferença das coordenadas de posição com a coordenada de posição Tki é igual a 0 ou a um valor positivo mais próximo de 0, (2) o sinal digital de entrada cuja diferença das coordenadas de posição com a coordenada de posição Tki seja igual a 0 ou a um valor negativo mais próximo de 0, e (3) um sinal digital de entrada cuja coordenada da posição seja a mais próxima da coordenada de posição Tki como resultado da avaliação de um valor absoluto da diferença das coordenadas de posição com a coordenada de posição Tki. Um sinal digital de entrada alvo pode ser desviado por um ciclo de amostra de entrada, dependendo de qual critério a ser adotado.

[0031] A Figura 2 é um diagrama de blocos que ilustra a unidade de computação da diferença das coordenadas de posição de acordo com a primeira modalidade da presente invenção. A unidade de computação da diferença das coordenadas de posição 5a tem um acumulador de entrada 6, um acumulador de saída 7, um comparador de valor acumulado 8, que controla os acumuladores da entrada, e uma unidade de geração de ID 9. As unidades de computação da diferença das coordenadas de posição 5b e 5c também têm uma configuração similar.

[0032] Quando C1 representa uma constante e M1 e N1 forem números inteiros positivos relativamente primos, um período de amostragem de um sinal digital de entrada é ajustado em C1.M1, e um período de amostragem de um sinal digital de saída é ajustado em C1.N1. O acumulador de entrada 6 acumula M1 e emite um valor acumulado Sm1. O acumulador de saída 7 acumula N1 e emite um valor acumulado Sn1. Se Sm1<Sn1, o comparador de valor acumulado 8 faz com que o acumulador de entrada 6 acumule M1. Se Sn1<Sm1, o comparador de valor acumulado 8 faz com que o acumulador de saída 7 acumule N1 e emite Sn1-Sm1 como uma diferença das coordenadas de posição Dk1 obtida quando o acumulador de saída 7 é levado a acumular N1. Neste momento, a unidade de geração de ID 9 emite um ID 1.

[0033] Se Sn1<Sm1, um sinal de indicação de computação 1 é emitido. O sinal de indicação de computação 1 é mantido e armazenado em um registro 10 e é enviado a uma unidade de controle 11 e a um registro 3a. O registro 3a armazena um grupo de sinais digitais de entrada no momento em que o sinal de indicação de computação 1 é recebido. Então, após ter recebido o sinal de indicação de computação 1, a unidade de controle 11 retorna um sinal limpo ao registro 10 e limpa o sinal de indicação de computação 1. Visto que o sinal de indicação de computação mantém o mesmo estado por vários períodos de relógio de processamento, a computação que corresponde ao sinal de indicação de computação de cada uma das unidades de computação da diferença das coordenadas de posição 5a a 5c também pode ser executada durante esse período.

[0034] À medida que Sm1 e Sn1 tornam-se maiores, o número de bits do dispositivo, tais como um registro, um somador/subtrator e um determinador de tamanho, que mantém Sm1 e Sn1 na unidade de computação da diferença das coordenadas de posição, é aumentado. A fim de impedir o aumento, uma unidade de restauração de detecção do valor inicial 12 restaura Sm1 e Sn1 a um valor inicial quando uma diferença entre Sm1 e Sn1 é combinada ao valor inicial. Quando um sinal de restauração é inserido da parte externa, Sm1 e Sn1 também são restaurados para o valor inicial.

[0035] A razão da conversão entre uma taxa de amostragem de entrada e uma taxa de amostragem de saída pelas três unidades de computação da diferença das coordenadas de posição 5a a 5c é ajustada em 7/10, 1/2 e 7/20, que são razões racionais perto de 1/^2, 1/2 e 1/2^2. Uma razão entre os ciclos de entrada e saída é ajustada em M1 = 7, N1 = 10, M2 = 1, n2 = 2, M3 = 7 e N3 = 20, sendo que cada um é um número inteiro positivo relativamente primo perto de ^2, 2 e 2\2.

[0036] Cada uma das memórias de coeficiente do FIR 13a a 13c são uma memória de acesso aleatório (RAM) ou memória de somente leitura (ROM) que armazena os coeficientes do FIR F(z) de um filtro passa baixo de resposta finita ao impulso (FIR-LPF) que tem uma característica de bloquear os componentes da frequência que são 1/2 ou mais da taxa de amostragem de saída, quando a coordenada de posição de uma entrada de impulso, que é inserida no FIR-LPF, é ajustada em z = 0. Quando as diferenças das coordenadas de posição Dki = Sni-SMi (i = 1, 2, 3) são inseridas das unidades de computação da diferença das coordenadas de posição 5a a 5c, as memórias de coeficiente do FIR 13a a 13c emitem os coeficientes do FIR F (Tki-Zki (q)) que correspondem às diferenças das coordenadas de posição (Tki-Zki (q)) (q = 1, 2..., p), sendo que Zki (q) representa as coordenadas de posição de um número fixo (p) dos sinais digitais de entrada Xki (q) presentes nas proximidades da periferia da coordenada de posição Tki do sinal digital de saída Yki.

[0037] Por conseguinte, as memórias de coeficiente do FIR 13a a 13c armazenam um conjunto de coeficientes do FIR para cada tipo de diferença das coordenadas de posição Dki e selecionam e emitem um conjunto de coeficientes do FIR de acordo com a diferença das coordenadas de posição de entrada Dki. Durante um período de mínimo múltiplo comum Mi.Ni entre um ciclo de entrada Mi e um ciclo de saída Ni, o ciclo de saída Ni é repetido Mi vezes. Por conseguinte, há tipos de Mi da diferença das coordenadas de posição Dki, e portanto os ajustes de Mi dos coeficientes do FIR são necessários. As memórias de coeficiente do FIR 13a a 13c não são elementos individuais, mas são normalmente feitas de uma RAM dividida pelos endereços a usar.

[0038] Quando os sinais digitais de entrada são fornecidos pelo registro de deslocamento 2 e os coeficientes do FIR são fornecidos pelas memórias de coeficiente do FIR 13a a 13c, a calculadora do FIR paralela 4 calcula Yki = F(Tki-Zki(1))*Xki(1)+F(Tki-Zki (2))*Xki(2)+. +F(Tki-Zki (p))*Xki (p) para obter os sinais digitais de saída Yki (cálculo da interpolação do FIR-LPF). Por exemplo, a calculadora do FIR paralela 4 é uma calculadora do FIR paralela de 8 taps que realiza a multiplicação paralela e a acumulação de oito sinais digitais de entrada para obter um sinal digital de saída.

[0039] No entanto, quando um sinal de indicação de computação é gerado, um grupo de sinais digitais de entrada, um grupo de coeficientes do FIR e os códigos de identificação ID necessários para computar os sinais digitais de saída são armazenados temporariamente nos registros. Isto é, os coeficientes do FIR e os códigos de identificação ID1 a ID3 são emitidos das memórias de coeficiente do FIR 13a a 13c e cada um é armazenado temporariamente nos registros de saída de coeficiente do FIR 14a a 14c, enquanto os registros 3a a 3c armazenam um grupo de sinais digitais de entrada no momento em que o sinal de indicação de computação é recebido. A unidade de controle 11 faz sua leitura na sequência e envia-os à calculadora do FIR paralela 4.

[0040] A unidade de controle 11 é um conversor serial paralelo (codificador prioritário). Quando cada uma das diferenças das coordenadas de posição que correspondem a dois ou mais sinais digitais de saída diferentes são computadas simultaneamente, a unidade de controle 11 fornece o grupo de coeficientes do FIR e o grupo de sinais digitais de entrada que correspondem às respectivas diferenças das coordenadas de posição à calculadora do FIR paralela 4 na ordem predeterminada. Neste momento, quando as três unidades de computação da diferença das coordenadas de posição 5a a 5c computam simultaneamente as diferenças das coordenadas de posição, um sinal da unidade de computação da diferença das coordenadas de posição 5 é processado em primeiro lugar, um sinal da unidade de computação da diferença das coordenadas de posição 5b é processado em segundo lugar e um sinal da unidade de computação da diferença das coordenadas de posição 5c é processado em terceiro lugar.

[0041] Os sinais digitais de saída calculados pela calculadora do FIR paralela 4 são armazenados temporariamente nas memórias de saída 16a a 16c que correspondem aos IDs por um seletor 15 antes de serem emitidos em sincronização com um relógio de saída.

[0042] A Figura 3 é uma vista explanatória simples do princípio do cálculo da interpolação do FIR-LPF. Na Figura 3, os círculos sombreados representam os sinais digitais de entrada e os círculos com uma linha espessa representam um sinal digital da saída. Um ciclo de entrada M é 4 e um ciclo de saída N é 5. Um sinal digital de saída Yk presente em uma posição Tk que não está presente nos sinais digitais de entrada é computado através de interpolação com base nos sinais digitais de entrada Xk (q) em torno da posição Tk. Embora a forma de onda da resposta ao impulso de um filtro continue de modo geral por muito tempo, a forma de onda da resposta ao impulso é cortada em um comprimento finito de grau fixo levando em conta a praticidade, e o processamento do sinal é executado. No caso dos sinais de vídeo, cerca de trinta sinais digitais de entrada em torno do sinal digital de saída Yk (quinze sinais antes e depois do sinal digital de saída Yk) são usados. No caso dos sinais de áudio é necessária uma grande exatidão, de modo que cerca de cinquenta a cem sinais digitais de entrada em torno do sinal Yk são usados. A exatidão do cálculo da interpolação é mais alta à medida que um número maior de sinais digitais de entrada é usado. Neste caso, um FIR-LPF de 7 taps que faça a computação de um sinal digital de saída a partir de sete sinais digitais de entrada é usado. Visto que um sinal digital de entrada adjacente ao sinal Yk é Xk(4), Yk é calculado utilizando os sete sinais digitais de entrada Xk(1) a Xk(7) adjacentes a Yk. Visto que um sinal digital de entrada adjacente a Yk+1 é Xk(5) (suas posições são combinadas, Yk+1 é calculado utilizando os sinais digitais de entrada Xk(2) a Xk(8) adjacentes a Yk+1. Deve ser notado que Xk(2) a Xk(8) também podem ser expressos como Xk+1(1) a Xk+1(7).

[0043] A Figura 4 ilustra a posição dos sinais digitais de entrada/saída. Os círculos representam as posições de entrada/saída dos sinais digitais, e suas primeiras posições tanto nos sinais de entrada quanto nos de saída são ajustadas em 0. As posições dos sinais digitais de entrada são deslocadas pelo ciclo de M1 a M7 = 7 em uma unidade de 1. A posição de um sinal digital de saída Yk1 é deslocada pelo ciclo de N1 = 10. A posição de um sinal digital de saída Yk2 é deslocada pelo ciclo de N2 = 14. A posição de um sinal digital de saída Yk3 é deslocada pelo ciclo de N3 = 20.

[0044] A transição do valor acumulado na presente modalidade é ilustrada na Tabela 1, sendo que M1 = 7, N1 = 10, M2 = 1, N2 = 2, M3 = 7 e N3 = 20. O item "diferença de fase Mod7" na Tabela 1 representa o módulo (Sni-SMi, 7), que indica um resto (0 a 6) de Sni-SMi dividido por 7.

[0045] Os ciclos de entrada M1 a M3 são acumulados não em cada período de relógio de processamento, mas uma só vez a cada dois períodos de relógio. Por exemplo, suponhamos o caso em que a taxa de amostragem dos sinais digitais de entrada seja 74 MHz (a frequência de entrelaçamento dos sinais de vídeo HD). Neste caso, se o ciclo de entrada M for acumulado uma vez em cada dois períodos de relógio, a frequência do relógio de processamento será ajustada substancialmente em 74 MHz x 2 = 148 MHz. As taxas de amostragem de três sinais digitais de saída são de cerca de F1 = 52 MHz, F2 = 37 MHz e F3 = 26 MHz, respectivamente. A fim de processar todos esses sinais, o relógio de processamento precisa ser F0 MHz, sendo que F0>F1+F2+F3 = 115 MHz. Se o relógio de processamento for 148 MHz, que é duas vezes a taxa horária dos sinais digitais de entrada, a condição de processamento será satisfeita, desde que 148 MHz > 115 MHz.

[0046] A Tabela 2 ilustra os estados de operação da unidade de controle.

[0047] Quando os sinais de uma pluralidade de sinais de indicação de computação são inseridos simultaneamente, a prioridade do grupo de sinais digitais de entrada a ser processado está na ordem de IN1>IN2>IN3. Um sinal limpo é emitido para o sinal de indicação de computação processado. Por exemplo, no caso de um estado 3 (onde os sinais de indicação de computação 1 e 2 são declarados como 1), IN1 é selecionado e emitido, e um sinal limpo 1 também é emitido. Uma vez que IN1 é processado e o sinal de indicação de computação 1 é limpo pelo sinal limpo 1, o estado desloca-se para um estado 2 (onde somente o sinal de indicação de computação 2 é declarado como 1).

[0048] Na presente modalidade, a coordenada de posição de um sinal digital de entrada adjacente à coordenada de posição de um sinal digital de saída é identificada. Com base na coordenada de posição identificada e na taxa de amostragem de entrada, as coordenadas de posição de um número fixo de sinais digitais de entrada a ser usados no FIR-LPF podem ser calculadas. Os coeficientes do FIR aplicados a esses sinais digitais de entrada são lidos das memórias, e o FIR-LPF faz o cálculo da interpolação, de modo que os sinais digitais de saída podem ser computados.

[0049] Uma vez que tal processamento é executado, o conversor na presente modalidade é teoricamente operativo em uma frequência de relógio arbitrária não relacionada às taxas de amostragem de entrada/saída. Portanto, o conversor é versátil desde que as taxas de amostragem de entrada/saída arbitrárias (isto é, M e N são arbitrários) possam ser suportadas. Convencionalmente, a taxa de amostragem que é o mínimo múltiplo comum de uma taxa de amostragem de entrada e de uma taxa de amostragem de saída é usada. No entanto, o uso de uma taxa de amostragem tão elevada pode ser evitado na presente modalidade.

[0050] Embora o conversor convencional opere em três frequências de relógio, o conversor da presente modalidade pode operar em uma frequência de relógio. Por conseguinte, o conversor de taxa de amostragem de acordo com a presente modalidade pode ser implementado utilizando uma tecnologia de semicondutor barata.

[0051] Como tecnologia convencional, é proposta a montagem de uma pluralidade de unidades de cálculo de FIR em paralelo para evitar o uso de uma taxa de amostragem alta, embora a presente proposta cause um problema de aumento considerável no tamanho do circuito. Ao contrário da tecnologia convencional, a presente modalidade não precisa de tal configuração, de modo que o tamanho do circuito pode ser reduzido.

[0052] Além disso, na presente modalidade, quando as diferenças de coordenada de posição que correspondem respectivamente a dois ou mais sinais digitais de saída diferentes são computadas simultaneamente, a unidade de controle 11 fornece grupos de coeficientes do FIR e grupos de sinais digitais de entrada que correspondem às respectivas diferenças das coordenadas de posição à calculadora do FIR paralela 4 na ordem predeterminada. Isso permite a conversão paralela para uma pluralidade de taxas de amostragem. Visto que a unidade de controle 11 executa a conversão serial paralela das instruções de computação da pluralidade de unidades de computação da diferença das coordenadas de posição 5a a 5c, a calculadora do FIR paralela 4 é operada no modo de divisão de tempo. Isto torna possível fornecer e compartilhar somente uma calculadora do FIR paralela muito grande no tamanho do circuito, de modo que o aumento no tamanho do circuito pode ser evitado e o custo reduzido.

[0053] Na presente modalidade, a relação de tamanho entre SMi e Sni é determinada, e Mi é acumulado com SMi enquanto Ni é acumulado com Sni para manter o estado onde SMi e Sni são substancialmente combinados para computação da relação posicional entre os sinais digitais de entrada e de saída. Em consequência, a coordenada da posição de um sinal digital de entrada adjacente à coordenada da posição de um sinal digital de saída pode facilmente ser identificada.

[0054] Além disso, na presente modalidade, não é necessário ajustar um índice de ciclo de entrada comum M para uma pluralidade de unidades de computação da diferença das coordenadas de posição. Isto é, os índices do ciclo de entrada M1 a Ma podem assumir valores relativamente primos dos respectivos índices do ciclo de saída N1 a Na. Por exemplo, quando a taxa de amostragem dos sinais digitais de entrada é expressa por Fin e as taxas de amostragem dos sinais digitais de saída são expressas por F1, F2 e F3, Fin:F1 = 10:7, Fin:F2 = 2:1 e Fin:F3 = 20:7 são formados. Com base nessa relação, C1 = 74M/10 = 7,4M, C2 = 74M/2 = 37M, C3 = 74M/20 = 3,7M são obtidos. As taxas de amostragem de saída precisas neste caso são F1 = 7,4M x 7 = 51,8 MHz, F2 = 37M x 1 = 37 MHz e F3 = 3,7M x 7 = 25,9 MHz.

[0055] Além disso, os acumuladores de entrada/saída repetem a mesma operação em cada ciclo de mínimos múltiplos comuns entre os pares dos respectivos ciclos de entrada e de saída. Por conseguinte, as unidades de computação da diferença das coordenadas de posição 5a a 5c restauram SMi e Sni a um valor inicial, sempre que SMi e Sni tornarem-se iguais ao mínimo múltiplo comum de Mi e Ni. Isto torna possível reduzir o número de bits que constituem os acumuladores de entrada/saída. Embora as unidades de computação da diferença das coordenadas de posição 5a a 5c compartilhem um sinal digital de entrada e um registro de deslocamento, elas podem individualmente executar a restauração. No exemplo acima, quando a razão cíclica é M1:N1 = 7:10, o mínimo múltiplo comum da mesma é 70. Quando a razão cíclica é M2:N2 = 1:2, o mínimo múltiplo comum da mesma é 2. Quando a razão cíclica é M3:N3 = 7:20, o mínimo múltiplo comum da mesma é 140. Depois de uma restauração inicial à coordenada 0, cada um dos três tipos de números inteiros do ciclo restauram individualmente os valores acumulados sempre que os valores alcançam seus mínimos múltiplos comuns. Com esta restauração, a relação posicional entre os sinais digitais de entrada de saída é feita para retornar à relação posicional quando da restauração inicial (em que as coordenadas de posição dos sinais de entrada e de saída são combinadas). A restauração pode ser executada quando uma diferença entre SMi e Sni tornar-se igual ao valor inicial.

[0056] O registro de deslocamento amostra os sinais digitais de entrada em sincronização com um relógio de entrada, e as unidades de computação da diferença das coordenadas de posição 5a a 5c fazem a computação em sincronização com o relógio de entrada. O relógio de entrada é gerado pela divisão do relógio de processamento. Isso ocorre porque a computação de uma pluralidade de sinais digitais de saída por uma calculadora do FIR precisa ajustar F0>F1+F2+...Fa, sendo que F0 representa uma taxa horária de processamento, e F1, F2.Fa representam taxas de amostragem de saída de uma pluralidade de sinais digitais de saída, respectivamente. Quando uma taxa de amostragem dos sinais digitais de entrada de vídeos de alta definição (HD) é de cerca de 74 MHz, F1 é cerca de 52 MHz, F2 é 37 MHz e F3 é 26 MHz. Para satisfazer à condição acima, F0> (52+37+26) = 115 MHz. Portanto, a condição é satisfeita se a frequência de relógio de processamento for 74 x 2 = 148 MHz. Neste caso, os sinais digitais de entrada são inseridos uma vez em cada dois ciclos do relógio de processamento. Segunda Modalidade

[0057] A Figura 5 é um diagrama de blocos que ilustra um conversor de taxa de amostragem de acordo com uma segunda modalidade da presente invenção. A Figura 6 é um diagrama de blocos que ilustra uma unidade de cálculo de diferença das coordenadas de posição de acordo com a segunda modalidade da presente invenção. A segunda modalidade é diferente da primeira modalidade porque um acumulador de entrada é compartilhado no cálculo de uma pluralidade de sinais digitais de saída.

[0058] Uma unidade de computação da diferença das coordenadas de posição 5 tem um acumulador entrada 6, três acumuladores de saída 7a a 7c, três comparadores de valor acumulados 8a a 8c que controlam os acumuladores e três unidades de geração de ID 9a a 9c.

[0059] Quando C1 representa uma constante e M e Ni (i = 1, 2, 3) são números inteiros positivos relativamente primos, os períodos de amostragem dos sinais digitais de entrada são ajustados em Ci.M, e os períodos de amostragem de uma pluralidade de sinais digitais de saída são ajustados em Ci.Ni. O acumulador de entrada 6 acumula M em sincronização com um relógio de entrada e emite um valor acumulado Sm. Os acumuladores de saída 7a a 7c acumulam Ni e emitem os valores acumulados Sni, respectivamente. Se Sm<Sn1, os comparadores de valor acumulado 8a a 8c fazem o acumulador de entrada 6 acumular M. Se Sni<Sm, os comparadores de valor acumulado 8a a 8c fazem o acumulador de saída 7 acumular Ni e emitem Sni-Sm como uma diferença das coordenadas de posição Dki obtida quando o acumulador de saída 7 é levado a acumular o Ni. Neste momento, a unidade de geração de ID 9 emite um IDi. Se Sni<Sm, os comparadores do valor acumulado 8a a 8c emitem os sinais de indicação de computação 1 a 3, e cada um é mantido e armazenado nos registros 10a a 10c e são enviados a uma unidade de controle 11 e de registros 3a a 3c. Outros detalhes de configuração são similares àqueles da primeira modalidade.

[0060] Uma razão da conversão de uma taxa de amostragem de entrada para uma taxa de amostragem de saída pela unidade de computação da diferença das coordenadas de posição 5 é ajustada em 14/20, 10/20 e 7/20, que são razões racionais perto de 1/^2, 1/2 e 1/2^2. Uma razão entre os ciclos de entrada e saída é ajustada em M = 7, N1 = 10, N2 = 14 e N3 = 20, que são números inteiros positivos relativamente primos para que estejam mais perto de ^2, 2 e 2^2. A Tabela 3 indica a transição dos valores acumulados neste caso.

[0061] Na presente modalidade em que somente um acumulador de entrada é usado, os valores acumulados mostram a mesma transição da primeira modalidade. Portanto, o tamanho do circuito pode ser ainda mais reduzido enquanto o mesmo efeito da primeira modalidade é obtido. Terceira Modalidade

[0062] A Figura 7 é um diagrama de blocos que ilustra um conversor de taxa de amostragem de acordo com uma terceira modalidade da presente invenção. Na presente invenção, um valor de contagem de um contador 17 é armazenado nos registros 18a a 18c em vez da armazenagem direta de grupos de sinais digitais de entrada nos registros tal como na primeira e na segunda modalidade. O contador 17 conta em sincronização com um registro de deslocamento 2. Este valor de contagem indica o estado de operação do registro de deslocamento 2.

[0063] Os coeficientes do FIR também não são armazenados diretamente nos registros, mas os IDs (2 bits) e as diferenças de fase Dki que correspondem respectivamente a três sinais digitais de saída são armazenados nos registros 19a a 19c.

[0064] Quando as diferenças das coordenadas de posição que correspondem respectivamente a dois ou mais sinais digitais de saída diferentes são computadas simultaneamente, um conversor serial paralelo 20 na unidade de controle 11 armazena cada uma das diferenças das coordenadas de posição e um primeiro valor de contagem, que é um valor do contador 17 no momento em que cada uma das diferenças das coordenadas da posição é computada, em um parâmetro de computação do FIR FIFO 21 em uma ordem predeterminada.

[0065] Com base na diferença entre um segundo valor de contagem que é um valor presente no contador 17 e o primeiro valor de contagem armazenado nos registros 18a a 18c, um seletor de dados 22 lê um grupo de sinais de entrada que correspondem ao primeiro valor de contagem do registro de deslocamento 2 e o envia à calculadora do FIR paralela 4. Por exemplo, quando um valor de contagem 150 é armazenado nos registros 18a a 18c e o valor de contagem no momento da computação for 152, um grupo de sinal digital de entrada anterior de duas amostras antes (152-150 = 2) é selecionado do registro de deslocamento 2. Com base no ID e na diferença de fase, um coeficiente do FIR apropriado é lido de uma memória de coeficiente do FIR 13.

[0066] No momento da computação dos sinais digitais de saída gerados simultaneamente em paralelo, o tipo de FIR (sinais digitais de saída a ser computados) é determinado com base no código de ID incluído nos parâmetros de computação do FIR (constituídos do código de ID e da diferença das coordenadas de posição). Em referência às diferenças das coordenadas de posição (valores respectivos de Sn1-Sm, Sn2-Sm e Sn3-Sm expressos pelo Módulo (M)), um grupo de coeficiente a ser utilizado é determinado com base na diferença de posição (fase) nos coeficientes do FIR.

[0067] A Tabela 4 ilustra a transição dos valores acumulados na presente modalidade. A taxa de amostragem de sinais digitais de entrada é 74 MHz. As taxas de amostragem de três sinais digitais de saída são convertidas na medida de cerca de 1/\2 (7/10 na realidade). As taxas de amostragem F1, F2 e F3 dos três sinais digitais de saída é 52 MHz, 37 MHz e 26 MHz, respectivamente. Neste caso, visto que F1+F2+F3 = 115 MHz, o relógio de processamento F0 é ajustado em F0 = Fin x 5/3 » 123 MHz (> 115 MHz). Tabela 4

[0068] Em comparação com a transição dos valores acumulados na Tabela 3, as taxas de amostragem dos sinais digitais de entrada/saída são idênticas, mas a frequência do relógio de processamento é reduzida de 148 MHz a 123 MHz. Isto indica que o ciclo em que um sinal digital de saída não é computado é diminuído.

[0069] O efeito da presente modalidade é descrito em comparação com a primeira e a segunda modalidade. Na primeira e na segunda modalidade, a capacidade dos registros 3a a 3c e as memórias de coeficiente do FIR 13a a 13c são consideravelmente grandes. Por exemplo, na primeira modalidade, a capacidade de 900 bits é necessária para armazenar os sinais digitais de entrada como bit de Pix x p x a = 10 x 30 x 3 = 900, em que o bit de Pix representa o número de bits por pixel, p representa o número de sinais digitais de entrada adjacentes para uso no cálculo de um sinal digital da saída e a representa o número de sinais em paralelo. Na presente modalidade, quando o número de pixels é 1920 na conversão horizontal de um quadro de HD, o valor de contagem é de apenas 11 bits. Por conseguinte, a capacidade dos registros 18a a 18c só é 11 x 3 = 33 bits. Portanto, a capacidade pode ser reduzida para cerca de 1/27.

[0070] Para o registro do coeficiente do FIR, um total de 1086 bits são necessários na primeira modalidade, pois o coeficiente do FIR que tem a exatidão de 12 bits é de 12 x p x a = 12 x 30 x 3 = 1080 bits, e aidentificação ID dos 2 bits é de 2 x 3 = 6 bits. Na presente modalidade, a capacidade necessária é de só 28 bits, que são constituídos de: produto de M e a = 7 x 3 = 21 bits, sendo que M representa o número de tipos de diferença da posição e a representa o número de sinais em paralelo; e a identificação ID de 6 bits. Portanto, a presente modalidade pode reduzir substancialmente a capacidade de memória.

[0071] No entanto, a fim de armazenar os sinais digitais de entrada anteriores para impedir que os sinais digitais de entrada se desloquem para fora do registro de deslocamento 2 durante a computação, é necessário expandir o número de registros de deslocamento 2 pelo número de sinais em paralelo. Por exemplo, quando o número de sinais em paralelo é três, o registro de deslocamento 2 é estendido por três amostras. Em termos gerais, quando o número de sinais em paralelo é "a", o cálculo do FIR pode ser atrasado por "a" períodos de relógio. Por conseguinte, o registro de deslocamento 2 é ajustado para ter uma capacidade de sinais digitais de entrada p+a. Se três sinais estiverem em paralelo, o registro de deslocamento pode ser expandido para três amostras. Embora a capacidade do registro de deslocamento 2 seja 300 bits para trinta pixels na primeira modalidade, a capacidade é aumentada para 330 bits para trinta e três pixels na presente modalidade.

[0072] Por exemplo, quando o número de sinais em paralelo for oito na conversão da taxa de amostragem horizontal em HD, a configuração similar à presente modalidade é aplicada. Suponha que em nove pares de números inteiros irredutíveis de M e N1 a N8, M pode ser expresso com 6 bits, e os coeficientes do FIR de 30 taps de exatidão de 12 bits são usados. Nessa suposição, para cada par, o contador de deslocamento que armazena o valor até 1920 é de 11 bits, os dados da diferença de posição é de 6 bits e os dados de ID são de 3 bits, o que resulta num total de 20 bits. A capacidade de memória para armazenar oito pares desses dados de 20 bits atinge 20 bits x 8 = 160 bits. Se a primeira modalidade for aplicada sem nenhuma modificação, o registro de deslocamento é de 10x30x8 = 2400 bits, o registro da saída do coeficiente do FIR é de 12x30x8+3x8 = 2880+24 = 2904 bits. Portanto, a presente modalidade pode reduz ainda mais substancialmente a capacidade de memória. Quarta Modalidade

[0073] A Figura 8 é um diagrama de blocos que ilustra uma unidade de computação da diferença das coordenadas de posição de acordo com uma quarta modalidade da presente invenção. A unidade de computação da diferença das coordenadas de posição 5 tem ainda um subtrator de comparação 23 além da configuração da segunda modalidade (não ilustrada). No subtrator de comparação 23, E é ajustado para ser um número inteiro positivo não menor do que M, ou não menor do que N1 a N3. Quando Sm e todos dentre Sn1 a Sn3 não são menores do que E, o subtrator de comparação 23 fornece simultaneamente um relógio de carga ao acumulador de entrada 6 e ao acumulador de saída 7, e subtrai simultaneamente E de Sm e de Sn1 a Sn3.

[0074] A Tabela 5 ilustra a transição dos valores acumulados de Sm e Sn1 a Sn3 na presente modalidade. A taxa de amostragem dos sinais digitais de entrada é 74 MHz (123,3 MHz x 3/5 = 74 MHz sendo que 123,3 MHz são válidos em três períodos de relógio em cinco ciclos de relógio). A frequência do relógio de processamento é 123,3 MHz e as taxas de amostragem dos sinais digitais de saída são 52 MHz, 37 MHz e 26 MHz. Tabela 5

[0075] Embora a operação de entrada/saída seja a mesma que na Tabela 3, a coluna do sinal E-subtração é adicionada. Quando o sinal E-subtração for 1, E = 32 é subtraído simultaneamente dos respectivos valores acumulados no próximo período de relógio de processamento. Esta subtração e integração cíclica são executadas simultaneamente e portanto na transição de Sm durante os números de relógio 9 a 10, por exemplo, 32 é subtraído de 35 e então 7 é acumulado. Em consequência, um valor acumulado de 35-32+7 = 10 é obtido.

[0076] Quando M = 7 é ajustado em vídeos de HD, o valor acumulado Sm é ajustado em 1920x7 = 13440 no máximo na segunda modalidade. A fim de realizar a integração e o controle para obter este valor máximo, os acumuladores de entrada/saída e sua parte de controle precisam ser constituídos de 14 bits. Por conseguinte, na presente modalidade, quando Sm e todos dentre Sn1 a Sn3 não são menores do que E, E é subtraído simultaneamente de Sm e de Sn1 a Sn3. Isto torna possível construir os acumuladores de entrada/saída e sua parte de controle usando cerca de o número de bits que expressa de E +1 bits.

[0077] Por exemplo, suponhamos o exemplo de M = 7, N1 a N3 = 10, 14, 20, e E = 25. Neste caso, visto que E pode ser expresso com 5 bits, a configuração dos respectivos acumuladores e sua parte de controle pode ser feita de 6 bits. Além disso, se E = 32, a comparação entre os respectivos valores acumulados e E pode ser obtida ao determinar se o sexto bit é 1 ou 0. A subtração de E também pode ser conseguida mudando 1 para 0 no sexto bit. Portanto, o valor de E é ajustado de preferência a uma potência de 2.

[0078] Uma vez que os quadros são divididos espacialmente, um valor acumulado é ajustado em 0 no primeiro pixel de cada pixel horizontal no caso de imagens. Por conseguinte, quando M = 7, um circuito de 14 bits é obtido. Ao contrário, o áudio não é dividido. No caso de conversão, por exemplo, da taxa de amostragem de 48 kHz para a taxa de amostragem de 44,1 kHz, uma razão cíclica é igual a 147:160. Por conseguinte, uma vez que a conversão da taxa de amostragem é iniciada, os dados atingem a 39,1a potência de 48000 x 3600 x 24 x 147 ~ 2 em 24 horas. Portanto, um circuito de exatidão de 40 bits é necessário como acumuladores de entrada/saída e sua parte do controle.

[0079] Na segunda modalidade e na primeira modalidade, o número de bits também pode ser reduzido restaurando com um ciclo de mínimo múltiplo comum de M e Ni (i = 1, 2..., a). No entanto, visto que o mínimo múltiplo comum entre os números inteiros positivos a+1 é um valor relativamente grande, a presente modalidade é mais prático.

[0080] A Figura 9 ilustra a geração de um relógio de entrada de 74 MHz de um relógio de processamento de 123,3 MHz. O relógio de entrada não é um relógio uniforme, mas é feito pela divisão do relógio de processamento em unidades de cinco ciclos e usando três ciclos dentre os cinco ciclos. Esta configuração de ciclo de relógio é ilustrada também na "Integração M" da Tabela 3. Desse modo, o relógio de processamento é dividido para gerar um relógio de entrada que tem uma frequência que é A1/A2 (A1 e A2 sendo números inteiros positivos) vezes a frequência do relógio de processamento. Neste caso, somente durante os ciclos A2 dos ciclos A1 do relógio de processamento, os sinais digitais de entrada são transferidos ao registro de deslocamento. Desse modo, a frequência do relógio de entrada pode ser controlada, o que torna possível implementar o circuito que opera de modo sincrônico, dependendo das condições de montagem. Descrição dos símbolos

[0081] 1 divisor de frequência; 2 registro de deslocamento; 4 calculadora paralela do FIR (calculadora do FIR); 5, 5a, 5b, 5c unidades de computação da diferença das coordenadas de posição; 6 acumulador de entrada; 7 acumulador de saída; 8 comparador de valor acumulado; 11 unidade de controle; 13, 13a, 13b, 13c memória de coeficiente do FIR; 17 contador; 21 parâmetro de computação do FIR FIFO (memória); 22 seletor de dados; 23 subtrator de comparações.

Claims

1. Conversor de taxa de amostragem adaptada para converter sinais digitais de entrada amostrados em uma taxa de amostragem de entrada em uma pluralidade de (a) sinais digitais de saída Yki (i = 1, 2..., a), cada um amostrado em uma taxa de amostragem de saída, em que as taxas de amostragem de saída respectivas são diferentes umas das outras, caracterizado pelo fato de que compreende: uma pluralidade de unidades de computação da diferença das coordenadas de posição adaptada para calcular as diferenças das coordenadas de posição Dki entre as coordenadas de posição Tki da pluralidade de sinais digitais de saída Yki e as coordenadas de posição dos sinais digitais de entrada adjacentes à coordenada de posição Tki; uma memória de coeficiente do FIR adaptada para armazenar os coeficientes do FIR F(z) de um filtro passa baixo de resposta finita ao impulso (FIR-LPF) em uma coordenada de posição z, e para emitir os coeficientes do FIR F (Tki-Zki (q)) que correspondem às diferenças das coordenadas de posição (Tki-Zki (q)) (q = 1, 2., p) quando as diferenças das coordenadas de posição Dki são inseridas, em que o FIR-LPF tem uma característica de bloquear os componentes de frequência que são 1/2 ou mais das taxas de amostragem de saída dos sinais digitais de saída respectivos e Zki (q) representa as coordenadas da posição de um número fixo (p) de sinais digitais de entrada Xki (q) presentes nas proximidades da periferia das coordenadas de posição Tki dos sinais digitais de saída Yki; uma calculadora do FIR paralela que é operada de um modo de divisão de tempo, adaptada para calcular Yki = F(Tki- Zki(1))*Xki(1)+F(Tki-Zki (2))*Xki(2)+. +F(Tki-Zki (p))*Xki (p) para obter a pluralidade de sinais digitais de saída Yki; e uma unidade de controle adaptada para fornecer um grupo de coeficientes do FIR e um grupo de sinais digitais de entrada que correspondem às respectivas diferenças das coordenadas de posição à calculadora do FIR em uma ordem predeterminada quando as diferenças das coordenadas de posição que correspondem a dois ou mais sinais digitais de saída diferentes são computadas simultaneamente.

2. Conversor de taxa de amostragem, de acordo com a reivindicação 1, caracterizado pelo fato de que Ci (i = 1, 2..., a) representa as constantes, e Mi e Ni são números inteiros positivos relativamente primos, e os períodos de amostragem dos sinais digitais de entrada são ajustados em Ci.Mi, e os períodos de amostragem da pluralidade de sinais digitais de saída são ajustados em Ci.Ni, em que as unidades de computação da diferença das coordenadas de posição incluem: uma pluralidade de (a) acumuladores de entrada adaptada para acumular Mi e para emitir os valores acumulados SMi; uma pluralidade de (a) acumuladores de saída adaptada para acumular Ni e para emitir os valores acumulados Sni; e uma pluralidade de (a) comparadores de valor acumulados adaptada para fazer com que os acumuladores de entrada acumulem Mi quando SMi-Sni são iguais ou menores do que valores predeterminados, adaptada para fazer com que os acumuladores de saída acumulem Ni quando Sni-SMi são iguais ou menores do que valores predeterminados, e para emitir Sni-SMi como as diferenças das coordenadas de posição Dki obtidas quando os acumuladores de saída são levados a acumular Ni.

3. Conversor de taxa de amostragem, de acordo com a reivindicação 2, caracterizado pelo fato de que as unidades de computação da diferença das coordenadas de posição são adaptadas para restaurarem SMi e Sni aos valores iniciais, sempre que SMi e Sni se tornam iguais aos mínimos múltiplos comuns de Mi e Ni.

4. Conversor de taxa de amostragem, de acordo com a reivindicação 1, caracterizado pelo fato de que Ci (i = 1, 2..., a) representa constantes, e M e Ni são números inteiros positivos relativamente primos, e os períodos de amostragem dos sinais digitais de entrada são ajustados em Ci.M, e um período de amostragem da pluralidade de sinais digitais de saída é ajustado em Ci.Ni, em que as unidades de computação da diferença das coordenadas de posição incluem: um acumulador M adaptado para acumular e para emitir um valor Sm acumulado; uma pluralidade de (a) acumuladores de saída adaptada para acumular Ni e para emitir os valores acumulados Sni; e um pluralidade de (a) comparadores de valor acumulados adaptado para fazer os acumuladores de saída a acumularem Ni quando Sni-Sm são iguais a ou menores do que valores predeterminados, e para emitir Sni-Sm como as diferenças das coordenadas de posição Dki obtidas quando os acumuladores da saída são feitos para acumular Ni.

5. Conversor de taxa de amostragem, de acordo com qualquer uma das reivindicações 1 a 4, caracterizado pelo fato de que compreende ainda um registro de deslocamento adaptado para armazenar os sinais digitais de entrada sequencialmente, e um contador adaptado para contar em sincronização com o registro de deslocamento, em que a unidade de controle inclui: uma memória, quando as diferenças das coordenadas de posição que correspondem respectivamente a dois ou mais sinais digitais de saída diferentes são computadas simultaneamente, é adaptada para armazenar as diferenças das coordenadas de posição e um primeiro valor de contagem, que é um valor do contador quando cada uma das diferenças das coordenadas de posição é computada, em uma ordem predeterminada; e um seletor de dados adaptado para ler um grupo de sinais digitais de entrada que correspondem ao primeiro valor de contagem do registro de deslocamento com base na diferença entre um segundo valor de contagem, que é um valor presente do contador, e o primeiro valor de contagem e adaptado para fornecer o grupo de sinais digitais de entrada para a calculadora do FIR.

6. Conversor de taxa de amostragem, de acordo com a reivindicação 4, caracterizado pelo fato de que E é ajustado para ser um número inteiro positivo não menor do que M ou não menor do que Ni, e em que as unidades de computação da diferença das coordenadas de posição incluem um subtrator de comparação adaptado para simultaneamente subtrair E de Sm e Sni quando Sm e Sni não forem menores do que E.

7. Conversor de taxa de amostragem, de acordo com qualquer uma das reivindicações 1 a 6, caracterizado pelo fato de que compreende ainda um divisor de frequência adaptado para dividir um relógio de processamento F0 para gerar um relógio de entrada, em que as unidades de computação da diferença das coordenadas de posição são adaptadas para computar em sincronização com o relógio de entrada, F1, F2... Fa representando as taxas de amostragem de saída da pluralidade de sinais digitais de saída, respectivamente, e em que F0>F1+F2+... Fa.