JP2012080255A - 画像処理装置及びその制御方法 - Google Patents

Abstract

【課題】 回路規模を抑制しながら、高縮小率かつ高画質の縮小画像を生成可能な画像処理装置及びその制御方法を提供する。
【解決手段】 可変縮小率を有する縮小補間回路３１に、固定縮小率を有する１つ以上の縮小回路３２を多段接続した構成を有する。設定された縮小率が縮小補間回路３１で実現できない場合は、縮小補間回路３１の縮小率と、縮小回路３２の縮小率との組み合わせによって縮小率を実現するよう、縮小補間回路３１の縮小率を決定する。
【選択図】 図１

Description

本発明は画像処理装置ならびにその制御方法に関し、特には画像縮小処理のための画像処理装置並びにその制御方法に関する。

デジタルカメラなどの撮像装置に搭載されている、ＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの撮像素子が備える画素の数は、１０００万を超えるものも珍しくなくなっている。画素数の増大は画像データ量の増大を招くため、全画素を用いて撮像した画像（原画像）から、用途に応じた画像の縮小処理を行う場合がある。

一般に、画像の縮小は、画素の間引きや補間により実現されるが、画素の間引きや補間によって高周波成分が折り返しノイズとして現れることを抑制するため、前処理として、帯域制限フィルタ（ローパスフィルタ）を用いて原画像から高周波成分を除去する。

一般に、原画像をより低い周波数帯域に制限することができるローパスフィルタを用いることができれば、折り返しノイズの影響を抑制しながら、より大きな縮小率で、かつ高画質な縮小画像を得ることが可能となる。

特許文献１では、２個のラインメモリを用いてローパスフィルタを実現する構成が開示されているが、高画質かつ高縮小率（例えば垂直縮小率を１／５や１／１０とした場合）の画像を得るためには、タップ数の大きなプリフィルタが必要となる。

また、特許文献２では、入力画像データを中間画像データに変換することによって、画像処理回路の規模や画像処理の負荷を抑制する構成が開示されているが、縮小率の異なる画像を生成する度に中間画像データに変換すると、メモリの読み書きが多く発生する。

特開２００１−０３６８１２号公報 特開２００７−０６７９１７号公報

画像を低周波帯域に制限するためのローパスフィルタの実現には多くのラインメモリが必要であり、回路規模が大きいだけでなく、コストが高くなる。
一方、ラインメモリの数を少なくし、規模及びコストを低減したローパスフィルタ回路を画像の縮小処理に用いた場合、縮小率を高くすると帯域制限（すなわち、折り返しノイズの抑制）が不十分となり、縮小画像の画質が低下するという問題があった。

本発明はこのような従来技術の課題に鑑みてなされたものであり、回路規模を抑制しながら、高縮小率かつ高画質の縮小画像を生成可能な画像処理装置及びその制御方法を提供することを目的とする。

上述の目的は、原画像を縮小し、設定された縮小率の縮小画像を生成する画像処理装置であって、原画像に対して縮小処理を適用し、第１の縮小画像を出力する、可変縮小率を有する第１の縮小手段と、第１の縮小画像に対し、固定縮小率の縮小処理を適用し、第２の縮小画像を出力する第２の縮小手段と、を有し、第１の縮小手段は、設定された縮小率が、可変縮小率の最高縮小率より高い場合、第１の縮小手段による縮小処理と、固定縮小率の縮小処理との組み合わせにより、設定された縮小率が実現できるように可変縮小率を設定し、第２の縮小手段が、設定された縮小率の縮小画像を出力することを特徴とする画像処理装置によって達成される。

このような構成により、本発明によれば、回路規模を抑制しながら、高縮小率かつ高画質の縮小画像を生成可能な画像処理装置及びその制御方法が実現できる。

本発明の実施形態に係る画像処理装置の構成例を示すブロック図。 図１における縮小回路の構成例を示すブロック図。 本発明の実施形態に係る画像処理装置の動作を説明するためのフローチャート。 本発明の実施形態に係る画像処理装置が生成する階層画像の例を示す図。 本発明の実施形態に係る画像処理装置における帯域制限フィルタ特性と画素間引きの例を説明する図。

以下、添付図面を参照して、本発明をその好適かつ例示的な実施形態に基づき詳細に説明する。
図１は、本発明の実施形態に係る画像処理装置の構成例を示すブロック図である。本実施形態では、マルチレート信号処理のために帯域分離された各縮小画像の最大階層数を４とした場合の構成例について説明するが、最大階層数は４より多くても少なくてもよい。

画像処理装置のユーザインタフェース（Ｉ／Ｆ）１は、ユーザから入力される各種の操作コマンドやパラメータ（画像の縮小率Ｘ、動画モード／静止画モードの切換等）を受け付けて、受け付けたコマンドやパラメータを制御回路２に出力する。なお、縮小率が「大きい」又は「高い」という場合、縮小率の絶対値が小さい（より小さく縮小する）ことを、縮小率が「小さい」又は「低い」という場合、縮小率の絶対値が大きい（あまり縮小しない）ことを意味する。

制御回路２は、ユーザＩ／Ｆ１から入力される操作コマンドやパラメータ等の情報に対応して制御信号を生成し、縮小補間回路３１、縮小回路３２、縮小回路３３、縮小回路３４に出力する。

第１の縮小手段としての縮小補間回路３１は、可変縮小率を有する縮小回路である。縮小補間回路３１は、図示しない撮像部から得られる原画像データに、制御回路２から入力される縮小率に応じて決定した縮小率の縮小処理を適用し、第１の縮小画像を生成する。縮小補間回路３１は、設定される縮小率に応じた周波数帯域制限特性を実現する線形フィルタと、水平方向の画素を間引く間引き回路、垂直方向の画素を間引く間引き回路などを有する。縮小補間回路３１の構成及び動作については後で詳細に説明する。縮小補間回路３１は、第１の縮小画像を第１階層画像として出力画像切換回路４と縮小回路３２に出力する。なお、原画像データは撮像部からでなく、記憶装置や外部装置などから供給されてもよい。

第２の縮小手段としての縮小回路３２は、帯域を半分にする固定のフィルタ、例えば［１ ２ １］／４といったローパスフィルタを用いて第１階層画像の高周波成分を除去する。なお、ここでローパスフィルタは空間フィルタであり、［１ ２ １］／４という空間フィルタをある画素列ｐ１，ｐ２，ｐ３におけるｐ２に適用する場合、適用後の値ｐ２’は
ｐ２’＝（１×ｐ１＋２×ｐ２＋１×ｐ３）／４
という演算で得られる。従って、縮小回路３２は、第１階層画像に含まれる各画素についてこのような演算を行うことで、その周波数帯域が半分に制限された画像を生成する。以下の説明においても、空間フィルタの適用は同様に行われる。

縮小回路３２は、制御回路２から入力される制御信号に対応して、帯域を半分に制限した画像に含まれる画素を水平方向及び垂直方向の両方で１／２に間引きし、第２の縮小画像を生成する。縮小回路３２は第２の縮小画像を第２階層画像として出力画像切換回路４と縮小回路３３に出力する。

第３の縮小手段としての縮小回路３３は、帯域を半分にする固定のフィルタ、例えば［１ ２ １］／４といったローパスフィルタを用いて第２階層画像の高周波成分を除去する。縮小回路３３は、制御回路２から入力される制御信号に対応して、帯域を半分に制限した画像に含まれる画素を水平方向及び垂直方向の両方で１／２に間引きし、第３の縮小画像を生成する。この第３の縮小画像の画素数は、第１の縮小画像に含まれる画素を水平方向及び垂直方向の両方で１／４に間引いたものと等しくなる。縮小回路３３は第３の縮小画像を第３階層画像として出力画像切換回路４と縮小回路３４に出力する。

もう１つの第３の縮小手段としての縮小回路３４は、帯域を半分にする固定のフィルタ、例えば［１ ２ １］／４といったローパスフィルタを用いて第３階層画像の高周波成分を除去する。縮小回路３４は、制御回路２から入力される制御信号に従って、帯域を半分に制限した画像に含まれる水平方向及び垂直方向の両方で画素を１／２に間引きし、第４の縮小画像を生成する。この第４の縮小画像の画素数は、第１の縮小画像に含まれる画素を水平方向及び垂直方向の両方で１／８に間引いたものと等しくなる。縮小回路３４は第４の縮小画像を第４階層画像として出力画像切換回路４に出力する。

出力画像切換回路４は、制御回路２からの縮小率に応じて、第１階層画像〜第４階層画像の１つ以上を選択し、マルチレート信号処理回路６による合成処理のために記憶装置である画像メモリ５に保存する。

マルチレート信号処理回路６は、画像メモリ５に保存された階層画像を合成して、最終的な縮小画像を生成する。すなわち、画像メモリ５に保存された階層画像のうち、縮小率の高い階層画像は、ＳＮ比が高く、解像感は低い。また、縮小率の低い階層画像は、解像感は高いが、ＳＮ比が低い。そのため、それぞれの特性を利用し、縮小率の低い階層画像のうち、同一色の領域のような部分については、縮小率の高い階層画像を合成することにより、画質のよい縮小画像を生成することができる。このような、マルチレート信号処理回路６における画像合成動作は本技術分野において周知であり、また本発明には直接関係しないため、詳細な説明は省略する。

図２は、縮小補間回路３１、縮小回路３２、縮小回路３３、縮小回路３４の構成例を示す図である。
縮小補間回路３１において、制御信号発生回路１０は、制御回路２からの制御信号に含まれる縮小率から、縮小補間回路３１で行う縮小処理の縮小率を決定する。そして、制御信号発生回路１０は、決定した縮小率に応じた帯域制限特性を有するローパスフィルタを水平縮小補間回路１１で原画像０１Ｃに適用させ、原画像０１Ｃを帯域制限する。

具体的には、制御信号発生回路１０は、縮小率に応じて水平縮小補間回路１１が有する図示しない線形フィルタの周波数帯域制限特性を変更する。線形フィルタは例えば水平フィルタであってよい。水平縮小補間回路１１はさらに、帯域制限された原画像０１Ｃの画素を、制御信号発生回路１０が決定した縮小率で、水平方向に間引く。この、水平方向に縮小された水平縮小画像０１Ｄは、ラインメモリ１２および乗算器１３に供給される。このように、ラインメモリ１２に記憶するまえに画素を間引くことにより、ラインメモリ１２の容量を削減することができる。

なお、制御信号発生回路１０は、制御回路２からの縮小率に応じて、縮小補間回路３１で適用する縮小処理の縮小率を決定する。制御信号発生回路１０は、制御回路２から設定された縮小率（目標縮小率）が、縮小補間回路３１で適用可能な可変縮小率の範囲内であれば、目標縮小率を縮小補間回路３１で適用する縮小処理の縮小率と決定する。一方、目標縮小率が縮小補間回路３１が適用可能な可変縮小率の最高縮小率よりも高い場合、制御信号発生回路１０は縮小補間回路３１で適用する縮小処理の縮小率を次のように決定する。制御信号発生回路１０は、縮小補間回路３１で適用する縮小率と、縮小回路３２〜縮小回路３４の固定縮小率の１つ以上との組み合わせによって目標縮小率を実現することができるよう、縮小補間回路３１における縮小率を決定する。縮小補間回路３１の回路規模、特に線形フィルタの回路規模とラインメモリ１２の容量を小さく済ませるために、線形フィルタの周波数帯域制限特性が対応する縮小率は×１．０（１／１）〜×０．５（１／２）であることが望ましい。

制御信号発生回路１０はまた、制御回路２からの制御信号に従って、ラインメモリ１２に対する水平縮小画像０１Ｄの書き込みタイミングおよび読み出しタイミングを制御する。

制御信号発生回路１０はまた、縮小補間回路３１で行う縮小率に対応したバイリニア補間を行うための補間係数αを画素毎に演算し、乗算器１３に補間係数αを、乗算器１４に（１−α）を供給する。

ラインメモリ１２は、制御信号発生回路１０からの制御に従い、水平縮小画像０１Ｄを記憶し、１水平走査周期時間遅延して乗算器１４に供給する。

乗算器１３は、入力される水平縮小画像０１Ｄの各画素に補間係数αを乗算して加算器１５に出力する。
乗算器１４は、ラインメモリ１２から入力される画像（以下、第１階層遅延画像０１Ｅと記述する）の各画素に係数（１−α）を乗算して加算器１５に出力する。

加算器１５は、乗算器１３、乗算器１４から入力される乗算結果を加算して、
Ｄ×α＋Ｅ×（１−α）
で表される加算画像（以下、加算画像０１Ｆと記述する）を間引き回路１６へ出力する。なお、上式においてＤは水平縮小画像０１Ｄの画素値、Ｅは遅延画像０１Ｅの画素値を表す。

制御信号発生回路１０は、縮小補間回路３１で行う縮小率に応じて、間引き回路１６で加算画像０１Ｆの垂直方向の画素間引きを行って第１の縮小画像を生成し、第１階層画像として出力画像切換回路４と縮小回路３２に出力する。

なお、加算画像０１Ｆを演算するための乗算器１３、乗算器１４および加算器１５は、実際には、より回路規模を小さくするために、等価である（Ｄ−Ｅ）×α＋Ｅを演算する回路によって構成される。

縮小回路３２において、制御信号発生回路２０は、まず、入力される第１階層画像の各画素に水平縮小回路２１で［１ ２ １］／４の水平フィルタをかけて帯域を制限したのち、水平方向の画素を１／２に間引く。このようにして生成された水平縮小画像（以下、水平縮小画像０２Ａと記述する）は、制御信号発生回路２０の制御に従い、ラインメモリ２２及び２３に書き込まれる。

ラインメモリ２２は、制御信号発生回路２０の制御に従って、水平縮小画像０２Ａを記憶し、１水平走査周期遅延してラインメモリ２３及び乗算器２４に供給する。
ラインメモリ２３は、制御信号発生回路２０の制御に従って、ラインメモリ２２から供給される画像を記憶し、さらに１水平走査周期遅延し、あわせて２水平走査周期遅延した水平縮小画像０２Ａを画像０２Ｃとして加算器２５に出力する。

乗算器２４は、ラインメモリ２２から供給される画像に２を乗算し、画像０２Ｂとして加算器２５に出力する。
加算器２５は、画像０２Ａ、画像０２Ｂ、画像０２Ｃの各画素を加算する。

ビットシフト回路２６は加算結果０２Ａ＋０２Ｂ＋０２Ｃの各画素の値を２ビット右シフトし、高周波成分を除去して画像０２Ｄとして間引き回路２７に出力する。
間引き回路２７は、制御信号発生回路２０の制御に従い、画像０２Ｄの画素を垂直方向に１／２間引いて第２の縮小画像を生成し、第２階層画像として出力画像切換回路４と縮小回路３３に出力する。

縮小回路３３及び縮小回路３４は縮小回路３２と同一の回路構成を有し、それぞれ、第２階層画像と第３階層画像とに対して縮小回路３２と同様の処理を適用し、第３階層画像と第４階層画像を生成する。縮小回路３３が生成した第３階層画像は縮小回路３４と出力画像切換回路４に出力される。縮小回路３４が生成した第４階層画像は出力画像切換回路４に出力される。

次に、出力画像切換回路４は、制御回路２からの縮小率に応じて、入力される第１階層画像〜第４階層画像のうち、マルチレート信号処理回路６での合成処理用に画像メモリ５に出力する階層画像を選択し、選択した階層画像を画像メモリ５に保存する。

ここで、水平４０９６画素、垂直３０７２画素の原画像を、水平１５３６画素、垂直１１５２画素に縮小する場合について、本実施形態に係る画像処理装置の動作を図３〜図５を参照してさらに説明する。
この場合、縮小率は水平方向、垂直方向とも３／８（３７．５％）である。縮小率が１／２から１／４（４／８から２／８）の範囲にある。制御回路２は、画像の縮小率を縮小補間回路３１〜縮小回路３４に与える。

Ｓ３０１において、縮小補間回路３１の制御信号発生回路１０は、後段の縮小回路３２〜縮小回路３４がそれぞれ１／２の縮小回路であることを考慮し、縮小補間回路３１で行う縮小処理の縮小率を６／８に決定する。そして、制御信号発生回路１０は、水平縮小補間回路１１が有する線形フィルタの周波数帯域制限特性を縮小率６／８に対応する特性に設定するとともに、水平方向の間引き回路に縮小率６／８を設定する。この設定に従い、水平縮小補間回路１１では、原画像に縮小率６／８に対応した線形フィルタを適用して帯域制限した後、水平方向の画素を６／８に間引く。そして、制御信号発生回路１０は、間引き回路１６に垂直方向の縮小率６／８に設定する。間引き回路１６は、この設定に従い、加算器１５から出力される加算画像０１Ｆの画素を垂直方向において６／８に間引きし、第１階層画像４０１（図４）を生成する（Ｓ３０１）。

ここで、縮小補間回路３１の縮小率６／８の線形フィルタと、間引き回路１６における間引き動作について、図５を用いて説明する。
縮小補間回路３１は、縮小率６／８の場合、４×Ｎ＋２（Ｎは０以上の整数）番目の画素を間引き、４×Ｎ＋１番目の画素はそのままの値とし、４×Ｎ＋３番目と４×Ｎ＋４番目の画素については右隣の画素との加算平均値を出力する。

すなわち、入力画像の各画素を画素Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、Ｉ…とすると、
画素Ａは、４×Ｎ＋１番目の画素であるから、フィルタ処理後の値Ａ’＝Ａ×１．０＋Ｂ×０．０とする。
画素Ｂは、４×Ｎ＋２番目の画素である。最終的には間引き回路１６で間引かれるが、フィルタ処理後の値Ｂ’＝Ｂ×０．７５＋Ｃ×０．２５を求める。
画素Ｃは、４×Ｎ＋３番目の画素であるから、フィルタ処理後の値Ｃ’＝Ｃ×０．５＋Ｄ×０．５とする。
画素Ｄは、４×Ｎ＋４番目の画素であるから、フィルタ処理後の値Ｄ’＝Ｄ×０．２５＋Ｅ×０．７５となる。
同様に、画素Ｅについては、Ｅ’＝Ｅ×１．０＋Ｆ×０．０、画素Ｆについては、Ｆ’＝Ｆ×０．７５＋Ｇ×０．２５、画素ＧについてはＧ’＝Ｇ×０．５＋Ｈ×０．５、画素ＨについてはＨ’＝Ｈ×０．２５＋Ｉ×０．７５である。以後、水平縮小補間回路１１は、同様にして、各画素に対してフィルタ処理を適用する。

このフィルタ処理により、４×Ｎ＋１番目の画素、４×Ｎ＋３番目の画素、及び４×Ｎ＋４番目の画素の周波数特性は図５（ａ）〜（ｃ）に示すようなものになる。
水平縮小補間回路１１の間引き回路は、図５（ｄ）に示すように４Ｎ＋２番目の画素を間引くことにより、水平３０７２画素の水平縮小画像０１Ｄを生成する。また、加算器１５の出力する加算画像０１Ｆを間引き回路１６で垂直方向に間引くことにより、水平３０７２画素、垂直２３０４画素の第１階層画像４０１（図４）が生成される。第１階層画像４０１は、縮小回路３２と出力画像切換回路４に与えられる。

Ｓ３０５で出力画像切換回路４は、第１階層画像４０１が、制御回路２からの縮小率に対応した所望の大きさかどうか判別する。ここでは、所望の大きさでないため、出力画像切換回路４はＳ３０６の判断へ移る。

縮小回路３２は、入力された第１階層画像に対して、上述した処理を適用し、画素数が垂直方向、水平方向とも１／２の、水平１５３６画素、垂直１１５２画素の第２階層画像４０２（図４）を生成する。縮小回路３２は、第２階層画像４０２を、縮小回路３３及び出力画像切換回路４に出力する（Ｓ３０２）。

Ｓ３０６で、出力画像切換回路４は、第２階層画像４０２が所望の大きさであることを判別する。これにより、出力画像切換回路４は、画像メモリ５に出力する画像の階層数を３と決定する。つまり、出力画像切換回路４は、所望の大きさを有する階層画像と、それより小さな階層画像の全てを、画像メモリ５に出力する画像として決定する。

具体的には、出力画像切換回路４は、縮小画像生成部（縮小補間回路３１〜縮小回路３４）が図１の構成であるとき、目標の縮小率が１／１〜１／２であれば、第１階層画像４０１〜第４階層画像４０４の全てを画像メモリ５に保存する。
また、縮小率が１／２未満〜１／４のとき、出力画像切換回路４は、第２階層画像４０２〜第４階層画像４０４を画像メモリ５に保存する。
縮小率が１／４未満〜１／８のとき、出力画像切換回路４は、第３階層画像４０３及び第４階層画像４０４を画像メモリ５に保存する。
縮小率が１／８未満〜１／１６のとき、出力画像切換回路４は、第４階層画像４０４を画像メモリ５に出力する。

なお、より高い縮小率に対応する必要があれば、縮小回路３２〜縮小回路３４における固定縮小率を上げるか、縮小回路の接続数を増加させればよいことは理解されるであろう。

縮小回路３３は、入力された第２階層画像に対して上述した処理を適用し、画素数が垂直方向、水平方向とも１／２の、水平７６８画素、垂直５７６画素の第３階層画像４０３（図４）を生成する。縮小回路３３は、第３階層画像４０３を、縮小回路３４及び出力画像切換回路４に出力する（Ｓ３０３）。
出力画像切換回路４は、Ｓ３０６で既に画像メモリ５に出力する画像の階層数を決定しているので、Ｓ３０７における判断は行わない。

縮小回路３４は、入力された第３階層画像に対して、上述した処理を適用し、画素数が垂直方向、水平方向とも１／２の、水平３８４画素、垂直２８８画素の第４階層画像４０４を生成する。縮小回路３４は、第４階層画像４０４（図４）を、出力画像切換回路４に出力する（Ｓ３０４）。
出力画像切換回路４は、Ｓ３０６で既に画像メモリ５に出力する画像の階層数を決定しているので、Ｓ３０８における判断は行わない。

このように、本実施形態によれば、比較的小さな縮小率に対応した可変縮小率の縮小補間回路３１と、固定縮小率を有する縮小回路３２〜縮小回路３４とが多段接続された構成を有する。１回の縮小処理によって所望の縮小率の画像を生成せず、１段目の縮小回路（縮小補間回路３１）で対応する最大の縮小率を低く（最大でも×０．５）とすることで、
・１段目の縮小回路において必要となる帯域制限フィルタのタップ数を多くする必要が無く、フィルタの回路規模が小さくて済む、
・最も処理する画素数が多い１段目の縮小回路において、ラインメモリ１２の容量が１ライン分で済む、という利点がある。

また、可変縮小率の縮小回路と、固定縮小率の縮小回路の１つ以上を多段接続した構成により、広範囲の縮小率に対応できる上、フィルタ処理回数の異なる複数階層の画像が得られ、マルチレート信号処理による高画質な縮小画像の生成に有利である。
また、２段目以降、特には３段目以降の縮小回路（縮小回路３３〜）においては、ラインメモリの容量が大幅に削減できる。

さらに、出力画像切換回路４が、所望のサイズの縮小画像のみならず、それよりもサイズの小さな（しかしＳＮ比が高い）階層画像を画像メモリ５に保存するため、マルチレート信号処理による高画質な縮小画像の生成に有利である。

さらに、本実施形態の構成では、複数の縮小回路を多段接続した構成を有するため、１つの縮小回路を繰り返し用いる構成と比較して、画像メモリに対する必要読み書き量（メモリバンド幅）を大幅に削減することができる。

例えば、上述の例を１つの縮小回路を複数回用いることで実現する場合を考えると、
・第１階層画像（水平３０７２画素、垂直２３０４画素）の書き込み
・第１階層画像（水平３０７２画素、垂直２３０４画素）の読み出し
・第２階層画像（水平１５３６画素、垂直１１５２画素）の書き込み
・第２階層画像（水平１５３６画素、垂直１１５２画素）の読み出し
・第３階層画像（水平７６８画素、垂直５７６画素）の書き込み
・第３階層画像（水平７６８画素、垂直５７６画素）の読み出し
・第４階層画像（水平３８４画素、垂直２８８画素）の書き込み
・第４階層画像（水平３８４画素、垂直２８８画素）の読み出し
が必要となり、約１８．８Ｍ画素分のメモリアクセス量（メモリバンド幅）が必要である。

これに対し、本実施形態の構成では、
・第２階層画像（水平１５３６画素、垂直１１５２画素）の書き込み
・第３階層画像（水平７６８画素、垂直５７６画素）の書き込み
・第４階層画像（水平３８４画素、垂直２８８画素）の書き込み
でよいので、約２．３Ｍ画素分、すなわち１／８のメモリバンド幅で足りる。この、メモリバンド幅の削減効果は縮小率が高くなるほど顕著になる。

以上説明したように、本実施形態によれば、可変縮小率の縮小回路と、固定縮小率の縮小回路の１つ以上を多段接続した構成により縮小画像を生成する。それにより、１回の縮小処理で縮小画像を生成する構成に対し、帯域制限フィルタの回路規模が小さくて済むという利点がある。また、複数回の縮小処理を１つの縮小回路を繰り返して実行する構成よりも、メモリバンド幅を大幅に削減できる。また、マルチレート信号処理に適した階層画像を容易に得ることができる。

なお、上述の実施形態においては、本発明を好適に利用できるマルチレート信号処理による縮小画像生成を前提として説明した。しかし、マルチレート信号処理による縮小画像生成は本発明に必須でなく、所望のサイズの縮小画像のみを出力するように構成してもよい。

（その他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

Claims (8)

1. 原画像を縮小し、設定された縮小率の縮小画像を生成する画像処理装置であって、
   前記原画像に対して縮小処理を適用し、第１の縮小画像を出力する、可変縮小率を有する第１の縮小手段と、
   前記第１の縮小画像に対し、固定縮小率の縮小処理を適用し、第２の縮小画像を出力する第２の縮小手段と、
   を有し、
   前記第１の縮小手段は、前記設定された縮小率が、前記可変縮小率の最高縮小率より高い場合、前記第１の縮小手段による縮小処理と、前記固定縮小率の縮小処理との組み合わせにより、前記設定された縮小率が実現できるように前記可変縮小率を設定し、前記第２の縮小手段が、前記設定された縮小率の縮小画像を出力することを特徴とする画像処理装置。
2. さらに、前記第２の縮小手段の後段に接続され、前記第２の縮小画像に前記固定縮小率の縮小処理を繰り返し適用するための、少なくとも１つの第３の縮小手段を有し、
   前記第１の縮小手段は、前記設定された縮小率が、前記可変縮小率の最高縮小率より高い場合、前記第１の縮小手段による縮小処理と、少なくとも１回の前記固定縮小率の縮小処理との組み合わせにより、前記設定された縮小率が実現できるように前記可変縮小率を設定し、前記第２の縮小手段または前記第３の縮小手段が、前記設定された縮小率の縮小画像を出力することを特徴とする請求項１記載の画像処理装置。
3. 前記設定された縮小率の縮小画像と、前記第２の縮小手段および前記第３の縮小手段のうち、前記設定された縮小率の縮小画像を出力した縮小手段より後段に接続された縮小手段の各々が出力する縮小画像とを選択して記憶装置に保存する選択手段をさらに有することを特徴とする請求項２記載の画像処理装置。
4. 前記選択手段は、前記設定された縮小率が前記可変縮小率の範囲に含まれる場合、前記第１の縮小画像と、前記第２の縮小手段及び前記第３の縮小手段の各々が出力する縮小画像とを選択し、前記記憶装置に保存することを特徴とする請求項３記載の画像処理装置。
5. 前記選択手段が前記記憶装置に保存した縮小画像を合成して、前記設定された縮小率を有する縮小画像を生成する合成手段をさらに有することを特徴とする請求項３又は請求項４記載の画像処理装置。
6. 前記可変縮小率が、１／１から１／２までの範囲であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の画像処理装置。
7. 原画像を縮小し、設定された縮小率の縮小画像を生成する画像処理装置の制御方法であって、
   第１の縮小手段が、前記原画像に対して縮小処理を適用し、第１の縮小画像を出力する、可変縮小率を有する第１の縮小工程と、
   第２の縮小手段が、前記第１の縮小画像に対し、固定縮小率の縮小処理を適用し、第２の縮小画像を出力する第２の縮小工程と、
   を有し、
   前記第１の縮小工程において前記第１の縮小手段は、前記設定された縮小率が、前記可変縮小率の最高縮小率より高い場合、前記第１の縮小手段による縮小処理と、前記固定縮小率の縮小処理との組み合わせにより、前記設定された縮小率が実現できるように前記可変縮小率を設定し、前記第２の縮小工程において前記第２の縮小手段が、前記設定された縮小率の縮小画像を出力することを特徴とする画像処理装置の制御方法。
8. コンピュータを、請求項１乃至請求項６のいずれか１項に記載の画像処理装置の各手段として機能させるためのプログラム。

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