JP2008262707A - 記憶素子及び記憶方法 - Google Patents

Abstract

【課題】本発明は、書込みと読出しとの２ポート動作を実行しうる一方、チップの面積の増大は抑制される。
【解決手段】本発明は、所定のブロック数だけ設けられ、所定のデータ量の画像データがブロック数より小さい所定の分割数に分割された分割データを書き込み、また当該書き込まれた分割データを当該分割データごとに読み出すメモリブロックと、分割データをブロック数のメモリブロックに割り当てることにより、分割データを所定の順番で各メモリブロックに書き込ませる記録制御部と、画像データを２回ずつ繰り返し読み出すようメモリブロックから分割データを読み出す際、書き込み動作中のメモリブロック以外のメモリブロックから書き込まれた分割データを読み出させるようメモリブロックを制御する読出制御部とを具える。
【選択図】図３

Description

この発明は、画像メモリとしての応用に適する記憶素子に関わる。

特にこの発明は、チップの面積の増大を抑えつつ書込みおよび読出しの２ポート動作を実現可能とする半導体記憶素子に関わる。

図１は、従来の画像メモリ１００の構成の一例を示している。

この画像メモリ１００は、ＤＲＡＭ（ダイナミックＲＡＭ）１０１と、各々データ入力側（直列入力側）に配置されていてバッファメモリとして使用されるＳＲＡＭ（スタティックＲＡＭ）１０２Ａおよび１０２Ｂとを有している。

メモリ１００はまた、書込みアドレス信号のＹ方向成分に基づいてＳＲＡＭ１０２Ａ、１０２Ｂのための書込みアドレスを選択する直列Ｙデコーダ１０３と、各々データ出力側（直列出力側）に配置されていてバッファメモリとして使用されるＳＲＡＭ（スタティックＲＡＭ）１０４Ａ、１０４Ｂと、読出しアドレス信号のＹ方向成分に基づいてＳＲＡＭ１０４Ａ、１０４Ｂのための読出しアドレスを選択する直列Ｙデコーダ１０５とを有している。

さて、データ入力側のＳＲＡＭ１０２Ａおよび１０２Ｂは、ＤＲＡＭ１０１のアレイの半分として配置されており、データの書込みが順次なされ得るように交互に転送動作を行う。

同様に、データ出力側のＳＲＡＭ１０４Ａおよび１０４ＢもまたＤＲＡＭ１０１のアレイの半分として配置されており、データの読出しが順次なされ得るように交互に転送動作を実行する。

さらに、画像メモリ１００は、ＤＲＡＭ１０１に対する書込みまたは読出しに関わるＸ方向アドレス（転送アドレス）を選択するためのＸデコーダ１０６と、書込みアドレス信号を生成するための書込みアドレスカウンタ１０７と、読出しアドレス信号を生成するための読出しアドレスカウンタ１０８と、書込み転送コマンドと読出し転送コマンドとが互いに接近しているときに書込み転送を遅延させるための調停回路として使用されるアービタ１０９とを含む。

この場合、書込み転送それ自体は、次のＳＲＡＭ（バッファメモリ）へのデータ書込みが完了するまでなされて良く、書込み転送をするのに十分なリードタイムがある。

例えば、図１に示す画像メモリ１００は、例えば２倍の画面数をもって画面のフリッカ（ちらつき）を抑制するためのフリッカ無し信号処理を行うために使用される。

図２は、フリッカ無し信号処理における書込みと読出しとのアドレス変化を示している。この場合、１つのフィールドもしくはフレームを構成しているそれぞれのビデオデータ（１Ｗ、２Ｗなど）は、画像メモリ１００の中に相継いで書込まれる。

さらに、それぞれのビデオデータ（１Ｒ、２Ｒなど）が、書込み速度の２倍の速度で、画像メモリ１００から続けて２回連続的に読出される。

図１に示す画像メモリ１００によれば、その中にバッファメモリ１０２Ａ、１０２Ｂ、１０４Ａ及び１０４Ｂを備えているので、書込み転送コマンドと読出し転送コマンドとが互いに繋がっているときでさえ何らの問題も無く書込みおよび読出しのための２ポート動作を行うことができる。

しかしながら、バッファメモリ１０２Ａ、１０２Ｂ、１０４Ａおよび１０４Ｂの寸法が大きいので、画像メモリ１００のチップ面積が増大することとなって不都合である。

近年、ワードとビットラインとの回線延長における制約のゆえに、メガビット級のメモリが、それぞれ個別のメモリとして働く複数のメモリブロック（ＭＡＴ部、モジュラー配置部）に分割されて構成される場合が多いようである。

この場合、予定のメモリブロックで読出し及び書込みの動作が行われるときに、アクセスされていないメモリブロックは非活動状態に置かれる。

本発明は以上のような状況に鑑みてなされたものであり、この発明の１つの目的は、チップ面積を増大させることなしに書込みと読出しとのための２ポート動作を遂行しうる記憶素子を提供することである。

この発明のもう１つの目的は、バッファメモリを使用することなしに書込みと読出しとのための同期した２ポート動作を遂行しうる記憶素子を提供することである。

かかる課題を解決するため本発明においては、それぞれ個別に機能することの出来るＮ個のメモリブロックを含む記憶ユニットと、継続的な画像データを記憶ユニットの中に順々に書き込むための書込みアドレス信号を生成する書込みアドレスジェネレータと、記憶ユニットから画像データを読出すための読出しアドレス信号を生成する読出しアドレスジェネレータと、Ｍ個のブロック（Ｍ＜Ｎ）の１つに等しいサイズを有している各画像データの書込みおよび読出しの各開始アドレスをメモリブロック単位でシフトさせて、書込み動作と読出し動作とが同じメモリブロックに対して同時に行われることの無いように書込みアドレス信号と読出アドレス信号とを制御し、読出しアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを読み出すべきメモリブロックを選択するための予定数の改訂済みビットで置き換えると共に、書込みアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを書込むべきメモリブロックを選択するための予定数の改訂済みビットで置き換えるコントローラとを設けるようにした。

これにより、書込みと読出しとの２ポート動作を実行しうる一方、チップの面積の増大を抑制される。

また、それぞれ個別に機能することの出来るＮ個のメモリブロックを含む記憶ユニットの中に継続的な画像データを順々に書き込むための書込みアドレス信号を生成するステップと、記憶ユニットから画像データを読み出すための読出しアドレス信号を生成するステップと、Ｍ個のブロック（Ｍ＜Ｎ）の１つに等しいサイズを有している各画像データの書込みおよび読出しの各開始アドレスをメモリブロック単位でシフトさせて、書込み動作と読出し動作とが同じメモリブロックに対して同時に行われることの無いように書込みアドレス信号と読出アドレス信号とを制御し、読出しアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを読み出すべきメモリブロックを選択するための予定数の改訂済みビットで置き換えると共に、書込みアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを書込むべきメモリブロックを選択するための予定数の改訂済みビットで置き換えるステップとを設けるようにした。

これにより、書込みと読出しとの２ポート動作を実行しうる一方、チップの面積の増大を抑制される。

本発明によれば、記憶ユニットは、それぞれ個別のメモリとして機能するＮ個のメモリブロックを含んでいる。Ｍ（Ｍ＜Ｎ）個のデータをユニットとして伴うメモリブロック内のデータが順次記憶ユニットの中に書込まれてそこから連続的に読出されると、上述の各ユニットの書込みと読出しとの開始アドレスがユニットとしてのメモリブロックでシフトされるので、同一のメモリブロックで書込みと読出しとが同時に行われることは無い。

また本発明では、画像データを読み出すべきメモリブロックを選択するための予定数の改訂済みビットで置き換えると共に、書込みアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを書込むべきメモリブロックを選択するための予定数の改訂済みビットで置き換える。

これにより、書込みと読出しとの２ポート動作を実行しうる一方、チップの面積の増大を抑制される。

添付図面を参照しつつ、本発明の第１実施例について以下に説明する。

図３は、第１実施例として使用される半導体記憶素子の１０の構成を示している。

第１実施例の半導体記憶素子１０は、バッファメモリを使用する必要無しに同期的２ポート動作を実行するためのものであり、また、２倍の画面数で画面のちらつきを防止するフリッカ無し信号処理を達成することを意図している。

記憶素子１０は、それぞれ別個のメモリとして機能する８つのメモリブロック（ＤＲＡＭアレイ）１２ａないし１２ｈからなる記憶素子ユニット１１を有している。

メモリブロック１２ａないし１２ｈはそれぞれ、１２８キロのＤＲＡＭと、そのＤＲＡＭのＸ方向のアドレスを選択するためのＸデコーダと、そのＤＲＡＭのＹ方向のアドレスを選択するためのＹデコーダとを有するように構成される。

この場合、フィールドもしくはフレームあたりのビデオデータは、各メモリブロック内の６つのデータに等しくなろう。

さらに、記憶素子１０は、書込みまたは読出しの対象としてメモリブロック１２ａないし１２ｈを選択するための４つのセレクタ１３ａないし１３ｄを含む。

この場合、セレクタ１３ａないし１３ｄは、２つのメモリブロックを対として選択するように構成される。

セレクタ１３ａはメモリブロック１２ａおよび１２ｂを一対として選択し、セレクタ１３ｂはメモリブロック１２ｃおよび１２ｄを一対として選択し、セレクタ１３ｃはメモリブロック１２ｅおよび１２ｆを一対として選択し、セレクタ１３ｄはメモリブロック１２ｇおよび１２ｈを一対として選択する。

このように、バンク切り換えによる連続的直列演算を可能とするために、セレクタ１３ａないし１３ｄの各々によって、各対におおける２つのメモリブロックが選択される。

記憶素子１０は、書込みアドレスカウンタ１４と、書込みアドレスポインタ１５と、差分素子１６とを含んでいる。

書込みアドレスカウンタ１４は２０ビット書込みアドレス信号を生成する。

書込みアドレスポインタ１５は、書込みアドレスカウンタ１４から出力される桁上げ信号に応じてカウントアップして、２ビット信号をそこから出力する。

差分素子１６は、書込みアドレスカウンタ１４から生成される書込みアドレス信号のうちの上位２ビット信号（ＭＳＢ（最上位ビット）、およびＭＳＢから２つめのビット）から、ポインタ１５から出力される２ビット信号を減ずる。

この場合、カウンタ１４から生成される２０ビット書込みアドレス信号の上位２ビット信号が、差分素子１６から出力される２ビット信号に置換されて、記憶ユニット１１のための書込みアドレス信号ＷＡＤが作成もしくは形成される。

この場合、書込みを行うべき一対のメモリブロックは、書込みアドレス信号ＷＡＤの上位２ビット（ＭＳＢ、およびＭＳＢから２つめのビット）に基づいて選択される。

記憶素子１０は、読出しアドレスカウンタ１７と、読出しアドレスポインタ１８と、差分素子１９とを有している。

読出しアドレスカウンタ１７は、２０ビットの読出しアドレス信号を生成する。

読出しアドレスポインタ１８は、読出しアドレスカウンタ１７から出力される桁上げ信号に従ってカウントアップして、２ビット信号をそこから出力する。

差分素子１９は、読出しカウンタ１７から生成される読出しアドレス信号のうちの上位２ビット信号（ＭＳＢ（最上位ビット）、およびＭＳＢから2つめのビット）から、ポインタ１８から出力される２ビット信号を減ずる。

この場合、カウンタ１７から生成される読出しアドレス信号の上位２ビット信号が、差分素子１９から出力される２ビット信号に置換されて、記憶ユニット１１のための読出しアドレス信号ＲＡＤが形成される。

この場合、読出しを行うべき一対のメモリブロックは、読出しアドレス信号ＲＡＤの上位２ビット（ＭＳＢ、およびＭＳＢから２つめのビット）に基づいて選択される。

カウンタ１７のカウント速度すなわち読出し速度は、カウンタ１４のカウント速度すなわち読出し速度の２倍に設定される。

後述する読出しアドレス信号ＲＡＤの上位２ビット信号、すなわち、差分素子１９から出力される２ビット信号に１を加えることによって得られる２ビット信号が、書込みアドレス書込みアドレス信号ＷＡＤの上位２ビット信号、すなわち、差分素子１６から出力される２ビット信号と等しくないときにのみ、カウンタ１７から出力される桁上げ信号に従ってポインタ１８がカウントアップされる。

このように、読出し開始アドレスは２回読出す毎に変更されるので、同じ１フィールドもしくは１フレームのためのビデオデータが連続的に読み出される。

次に、図４（Ａ）および図４（Ｂ）を参照しつつ記憶素子１０の動作について説明する。図４（Ａ）は、画像上のアドレスを示している。

図４（Ａ）における各実線は、画像上の書込みアドレスの変化を示しており、図４（Ａ）における各破線は、画像上の読出しアドレスの変化を示している。

すなわち、書込みアドレスは、カウンタ１４から生成される書込みアドレス信号に対応し、読出しアドレスは、カウンタ１７から生成される読出しアドレス信号に対応する。

図４（Ａ）および図４（Ｂ）において、１Ｗ、２Ｗおよび３Ｗはそれぞれ、書込みに関する１フィールド分または１フレーム分のビデオデータを示している。

そして、１Ｒ、２Ｒおよび３Ｒはそれぞれ、読出しに関する１フィールド分または１フレーム分のビデオデータを示しており、前述のビデオデータ１Ｗ、２Ｗおよび３Ｗに対応する。

画像上の書込みアドレス及び読出しアドレスがそのままで使用されるならば、それらの上位２ビット信号はそれぞれ「００」→「０１」→「１０」→「００」→「０１」→…のように変化する。

そして、メモリブロック１２ａおよび１２ｂの対、メモリブロック１２ｃおよび１２ｄの対、およびメモリブロック１２ｅおよび１２ｆの対だけが、書込みと読出しとに使用される。Ｑの範囲においては同じメモリブロックの対で書込みと読出しとが同時に行われるので、書込みと読出しとのための２ポート動作を実現することは出来ない。

本発明においては、メモリ上の書込みと読出しのアドレスが図４（Ｂ）に示すように採用される。

図４（Ｂ）は、メモリ上における書込みと読出しのアドレスを示している。

図４（Ｂ）における各実線は、メモリ上の書込みアドレスの変化を示しており、図４（Ｂ）における各破線は、メモリ上の読出しアドレスの変化を示している。

書込みアドレスは書込みアドレス信号ＷＡＤに対応し、読出しアドレスは図３における読出しアドレス信号ＲＡＤに対応する。

この場合、書込みアドレス信号ＷＡＤの上位２ビット信号は、ビデオデータ１Ｗについて「００」→「０１」→「１０」のように変化する。

そして、ビデオデータ１Ｗは、メモリブロック１２ａおよび１２ｂの対と、メモリブロック１２ｃおよび１２ｄの対と、メモリブロック１２ｅおよび１２ｆの対との中に逐次書込まれる。

さらに、読出しアドレス信号ＲＡＤの上位２ビット信号は、ビデオデータ１Ｒについて「００」→「０１」→「１０」→「００」→「０１」→「１０」のように変化する。

そして、ビデオデータ１Ｒは、メモリブロック１２ａおよび１２ｂの対と、メモリブロック１２ｃおよび１２ｄの対と、メモリブロック１２ｅおよび１２ｆの対とから順次、書込みの速度の２倍の速度で２回読出される。

次に、書込みアドレス信号ＷＡＤの上位２ビット信号は、ビデオデータ１Ｗに続き、ビデオデータ２Ｗについて「１１」→「００」→「０１」のように変化する。

そして、ビデオデータ２Ｗは、メモリブロック１２ｇおよび１２ｈの対と、メモリブロック１２ａおよび１２ｂの対と、メモリブロック１２ｃおよび１２ｄの対との中に順次書込まれる。

さらに、読出しアドレス信号ＲＡＤの上位２ビット信号は、ビデオデータ２Ｒについて「１１」→「００」→「０１」→「１１」→「００」→「０１」のように変化する。

そして、ビデオデータ２Ｒは、メモリブロック１２ｇおよび１２ｈの対と、メモリブロック１２ａおよび１２ｂの対と、メモリブロック１２ｃおよび１２ｄの対とから、書込みの際の速度の２倍の速度で２回連続的に読出される。

以下、上述したところと同じようにして書込み動作と読出し動作とが行われ、かつ、データ入力側（直列入力側）から正規のビデオデータが供給されると、画面のフリッカを防ぐために画面数を２倍に設定するためのビデオデータがデータ出力側（直列出力側）に得られる。

上述したような第１実施例においては、書込みと読出しとの開始アドレスを逐次シフトし、それにより、同じメモリブロックの対で書込みと読出しとが同時に行われることを防ぎ、書込みと読出しのための２ポート動作を実現する。

このように、本実施例は大きなバッファメモリを使用しないのでチップ面積の増大を抑制することができる。

図５は、本発明の第２実施例として使用される半導体記憶素子２００を示している。

この記憶素子２００は、バッファメモリを使用する必要無しに同期的２ポート動作を実現するものである。

一層特定的には、記憶素子２００は、書込みと読出しとの動作から自由なメモリブロックにアクセスすることによってノイズ低減信号処理を行う。

第２実施例としてのこの半導体記憶素子２００は、バッファメモリの使用を強いられること無しに同期的２ポート動作を実現するためのものであり、また、アクセスされない非活動領域を利用してノイズ低減信号処理を遂行することを意図している。

記憶素子２００は、それぞれ個別のメモリとして機能する１０個のメモリブロック（ＤＲＡＭアレイ）２１２ａないし１２ｊからなる記憶ユニット２１１を有している。

これらのメモリブロック２１２ないし２１２ｊはそれぞれ、１２８キロのＤＲＡＭと、そのＤＲＡＭのＸ方向のアドレスを選択するためのＸデコーダと、そのＤＲＡＭのＹ方向のアドレスを選択するためのＹデコーダとを有するように構成される。

この場合、フィールドまたはフレームあたりのビデオデータは、各メモリブロック内の６つのデータに等しくなろう。

さらに、記憶素子２００は、書込みまたは読出しの対象としてメモリブロック２１２ａないし２１２ｊを選択するための５つのセレクタ２１３ａないし２１３ｅを含む。

この場合、セレクタ２１３ａないし２１３ｅは、２つのメモリブロックを対として選択するように構成される。

セレクタ２１３ａはメモリブロック２１２ａと２１２ｂとを一対として選択し、以下同様に選択する。

このように、セレクタ２１３ａないし２１３ｅの各々によって、各対における２つのメモリブロックの選択がなされ、バンク切り換えによる連続的直列演算が可能となる。

記憶素子２００は、書込みアドレスカウンタ２１４と、書込みアドレスポインタ２１５と、ルックアップテーブル２１６とを含んでいる。

書込みアドレスカウンタ２１４は、２０ビット書込みアドレス信号を生成する。

書込みアドレスポインタ２１５は、書込みアドレスカウンタ２１４から出力される桁上げ信号に応じてカウントアップして、３ビット信号をそこから出力する。

ルックアップテーブル２１６は、ポインタ２１５から出力される３ビット信号と、書込みアドレスカウンタ２１４から生成される書込みアドレス信号のうちの上位２ビット信号（ＭＳＢ（最上位ビット）、およびＭＳＢから２つめのビット）とを、３ビット出力に変換する。

この場合、カウンタ２１４から生成される２０ビット書込みアドレス信号の上位２ビット信号が、ルックアップテーブル２１６から出力される３ビット信号に置換されて、記憶ユニット２１１のための書込みアドレス信号ＷＡＤが作成もしくは形成される。

この場合、書込みを行うべき一対のメモリブロックは、書込みアドレス信号ＷＡＤの上位３ビット（ＭＳＢと、ＭＳＢから２つめのビットと、ＭＳＢから３つめのビット）に基づいて選択される。

記憶素子２００は、読出しアドレスカウンタ２１７と、読出しアドレスポインタ２１８と、ルックアップテーブル２１９とを有している。

読出しアドレスカウンタ２１７は、２０ビット読出しアドレス信号を生成する。

読出しアドレスポインタ２１８は、読出しアドレスカウンタ２１７から出力される桁上げ信号に応じてカウントアップして、３ビット信号をそこから出力する。

ルックアップテーブル２１９は、ポインタ２１８から出力される３ビット信号と、読出しアドレスカウンタ２１７から生成される読出しアドレス信号の上位２ビット信号（ＭＳＢ（最上位ビット）、およびＭＳＢから２つめのビット）とを、３ビット出力に変換する。

この場合、カウンタ２１７から生成される読出しアドレス信号の上位２ビット信号が、ルックアップテーブル２１９から出力される３ビット信号に置き換えられて、記憶ユニット２１１のための読出しアドレス信号ＲＡＤが形成される。

この場合、読出しを行うべき一対のメモリブロックは、読出しアドレス信号ＲＡＤの上記３ビット（ＭＳＢと、ＭＳＢから２つめのビットと、ＭＳＢから３つめのビット）に基づいて選択される。

記憶素子２００はさらに、ＩＩＲ読出しアドレスカウンタ３１７と、ＩＩＲ読出しアドレスポインタ３１８と、ＩＩＲルックアップテーブル３１９とを有している。

ＩＩＲ読出しアドレスカウンタ３１７は、２０ビット読出しアドレス信号を生成する。

ＩＩＲ読出しアドレスポインタ３１８は、ＩＩＲ読出しアドレスカウンタ３１７から出力される桁上げ信号に応じてカウントアップして、３ビット信号をそこから出力する。

ＩＩＲルックアップテーブル３１９は、ポインタ３１８から出力される３ビット信号と、読出しアドレスカウンタ３１７から生成される読出しアドレス信号の上位２ビット信号（ＭＳＢ（最上位ビット）、およびＭＳＢから２つめのビット）とを変換する。

これらは、前に述べたところと同様に動作して、ＩＩＲ（無限インパルス応答）フィルタ回路３００が記憶ユニット２１１にアクセスすることを可能にする。

ＩＩＲフィルタ回路３００はメモリブロック２１１へのアクセスを逐次獲得して、入力ビデオデータと、この入力ビデオデータを１フィールドまたは１フレームだけ遅延させることにより作成されるビデオデータとを獲得し、それにより、ノイズ低減処理を遂行する。

さらにこのＩＩＲフィルタ回路は、上述の入力ビデオデータの代わりに、ノイズを除去したビデオデータを各メモリブロックの中に書込む。

図６は、ルックアップテーブル２１６、２１９および３１９を示す。左の３列は、ポインタ２１５、２１８および３１８から来る３ビット入力からの入力を示す。中央の２列は、カウンタ２１４、２１７および３１７からの２ビット入力を示す。右の３列は、ルックアップテーブル２１６、２１９および３１９からの３ビット出力を示す。

図６は、従来通りの公知のＩＩＲ型ノイズ低減回路３００の構成を示す。

ノイズ低減回路３００は、係数乗算器３２０と、係数乗算器３３０と、加算器３４０と、係数乗算器３５０と、減算器３６０と、係数出力回路３７０とを含む。

係数乗算器３２０は、入力ビデオデータＶｉｎに係数ｋを乗ずる。

係数乗算器３３０は、メモリブロック２１１から出力される、１フィールドまたは１フレームだけ前に位置するビデオデータＶｄｏに、係数１−ｋを乗ずる。

加算器３４０および係数乗算器３５０は、係数乗算器３２０と係数乗算器３３０との出力ビデオデータを加算して平均することにより、ノイズが除去された出力ビデオデータＶｏｕｔを得る。減算器３６０および係数出力回路３７０は、入力ビデオデータＶｉｎとメモリブロック２１１から出力されるビデオデータＶｄｏとの間の減算をして、その減算を表す信号による動きに相当する係数ｋ（０＜ｋ＜１）を得るためのものである。

この出力ビデオデータは、ノイズを除去されたビデオデータとして出力されて、記憶ユニット２１１の中に記憶されることとなる。

再び図５を参照するに、ＩＩＲフィルタ回路３００は、ノイズを除去された出力ビデオデータＶｏｕｔを得るためにノイズ低減処理を遂行する。

この場合、ＩＩＲフィルタ回路３００がメモリを有することを必要としない。

すなわち、ＩＩＲフィルタ回路３００は、記憶ユニット２１１を構成している複数のメモリブロックへのアクセスを獲得することによって、入力ビデオデータＶｉｎと、１フィールドだけ前に位置する出力ビデオデータＶｄｏとを得る。ちなみに、ＩＩＲフィルタ回路３００によるノイズ低減処理は、ノイズを除去されていないビデオデータの読出しの前になされる。

次に、図７（Ａ）および図７（Ｂ）を参照しつつ記憶素子２００の動作を説明する。

図７（Ａ）は、画像上のアドレスを示している。

図７（Ａ）における各実線は、画像上の書込みアドレスの変化を示しており、図７（Ａ）における各破線は、画像上の読出しアドレスの変化を示している。

この書込みアドレスはカウンタ２１４から生成される書込みアドレス信号に対応し、破線で示されている読出しアドレスは、カウンタ２１７から生成される読出しアドレス信号に対応する。

また、カウンタ３１７は、図７（Ｂ）に示されている各斜線のような読出しアドレス信号ＩＩＲを生成する。

図７（Ａ）および図７（Ｂ）において、１Ｗ、２Ｗおよび３Ｗ、…はそれぞれ、書込みに関する１フィールド分または１フレーム分のビデオデータを示している。

そして、１Ｒ、２Ｒおよび３Ｒ、…はそれぞれ、読出しに関する１フィールド分または１フレーム分のビデオデータを示しており、前述のビデオデータ１Ｗ（１Ｃ）、２Ｗ（２Ｃ）および３Ｗ（３Ｃ）…に対応している。ＩＣ、２Ｃおよび３Ｃもまた、それぞれ、読出しに関する１フィールド分または１フレーム分のビデオデータを示しており、前述のビデオデータ１Ｗ、２Ｗおよび３Ｗに対応している。

この場合、書込みアドレス信号ＷＡＤの上位３ビット信号は、ビデオデータ１Ｗについて「０００」→「００１」→「０１０」→…のように変化する。

そして、ビデオデータ１Ｗは、メモリブロック２１２ａおよび２１２ｂの対、メモリブロック２１２ｃおよび２１２ｄの対、等々の中に、ノイズ低減処理無しに逐次書込まれる。

これは、記憶ユニット２１１の中に、前のビデオデータが存在しないからである。

さらに、読出しアドレス信号ＲＡＤの上位３ビット信号は、ビデオデータ１Ｃに関して「０００」→「００１」→「０１０」のように変化する。

そしてビデオデータ１Ｃは、ＩＩＲフィルタ回路３００に供給するために、メモリブロック２１２ａおよび２１２ｂの対と、メモリブロック２１２ｃおよび２１２ｄの対と、メモリブロック２１２ｅおよび２１２ｆの対とから順次読出される。

その後、ＩＩＲフィルタ回路３００において、ビデオデータ１Ｗに続く入力ビデオデータ２Ｗに対して、記憶ユニット２１１からのビデオデータ１Ｃを使用してノイズ低減処理が行われ、ノイズを除去されたビデオデータ２ＷがＩＩＲフィルタ回路３００から出力される。

この場合、記憶ユニット２１１の中に書込まれているビデオデータは、ＩＩＲフィルタ回路３００によってノイズを除去されたビデオデータ（出力ビデオデータＶｏｕｔ）に置き換えられる。

同時に、書込みアドレス信号ＷＡＤの上位３ビッド信号は、ビデオデータ１Ｗに続くノイズを除去されたビデオデータ２Ｗに関して、「０１１」→「１００」→「０００」のように変化する。

ノイズを除去されたビデオデータ２Ｗは、メモリブロック２１２ｇおよび２１２ｈの対と、メモリブロック２１２ｉおよび２１２ｊの対と、メモリブロック２１２ａおよび２１２ｂの対との中に順次書込まれる。

さらに、読出しアドレス信号ＲＡＤの上位３ビット信号はビデオデータ１Ｒに関して「０００」→「００１」→「０１０」のように変化し、ビデオデータ１Ｒはメモリブロック２１２ａおよび２１２ｂの対と、メモリブロック２１２ｃおよび２１２ｄの対と、メモリブロック２１２ｅおよび２１２ｆの対とから連続的に読出されて、記号素子２００から出力される。

次に、読出しアドレス信号ＩＩＲの上位３ビット信号は、ノイズを除去されたビデオデータ２Ｃに関して「０１１」→「１００」→「０００」のように変化する。

そして、ノイズを除去されたビデオデータ２Ｃは、ＩＩＲフィルタ回路３００に供給するために、メモリブロック２１２ｇおよび２１２ｈの対と、メモリブロック２１２ｉおよび２１２ｊの対と、２１２ａおよび２１２ｂとから順次読出される。

それから、ＩＩＲフィルタ回路３００において、ビデオデータに続く入力ビデオデータ３Ｗに対して、記憶ユニット２１１からのビデオデータ２Ｃを使用してノイズ低減処理が行われ、ノイズを除去されたビデオデータ３ＷがＩＩＲフィルタ回路３００から出力される。

この場合、記憶ユニット２１１の中に書込まれているビデオデータは、ＩＩＲフィルタ回路３００によってノイズを除去されたビデオデータ（出力ビデオデータＶｏｕｔ）に置き換えられる。

同時に、書込みアドレス信号ＷＡＤの上位３ビット信号は、ノイズを除去されたビデオデータ２Ｒに関して、「０１１」→「１００」→「０００」のように変化する。

そして、ノイズを除去されたビデオデータ２Ｒは、メモリブロック２１２ｇおよび２１２ｈの対と、メモリブロック２１２ｉおよび２１２ｊの対と、メモリブロック２１２ａおよび２１２ｂの対とから連続的に読出されて、記憶素子２００から出力される。

上述したところと同じようにして書込み動作と読出し動作とが行われ、かつ、データ入力側（直列入力側）から正規のビデオデータが供給されると、データ出力側（直列出力側）にはノイズを除去されたビデオデータが得られる。

データ出力側に得られるビデオデータは、ノイズ低減処理に支配されたものとなる。

上述した第２実施例においては、同じメモリブロックの対において書込みと読出しとが同時に行われることが無いように書込みと読出しとの開始アドレスが逐次シフトされて、書込みおよび読出しのための２ポート動作が実現される。

このように本実施例は大きなバッファメモリを使用せず、第１実施例と同じようにしてチップの面積が増大するのを抑制することができる。

さらに、ＩＩＲフィルタ３００は、書込みと読出しの動作に関わっていないメモリブロックへのアクセスを獲得することにより、ノイズ低減信号処理を遂行する。

これにより、アクセスされていない非活動メモリ領域を効果的に利用することができる。

上述の第２実施例にはノイズ低減処理を行うためのＩＩＲフィルタ回路３００が設けられているけれども、書込みおよび読出しの動作に関わっていないメモリブロックへのアクセスを獲得するＩＩＲを設けて、予め設定したビデオデータを得、それによって他の処理を行うようにしてもよい。

例えば、ＮＴＳＣビデオデータを高精細度テレビジョン画像データに変換するための解像度創造プロセス（日本特許出願平６−２０５９３４を参照）、飛び越しビデオデータを非飛び越しビデオデータに変換するための進行型変換プロセス、ＭＰＥＧ（動画圧縮符号化方式）のための動作ベクトル検出プロセス等々を、他の処理として適用することができる。

本発明によれば、記憶ユニットは、それぞれ個別のメモリとして機能するＮ個のメモリブロックを含んでいる。

Ｍ（Ｍ＜Ｎ）個のデータをユニットとして伴うメモリブロック内のデータが順次記憶ユニットの中に書込まれてそこから連続的に読出されると、上述の各ユニットの書込みと読出しとの開始アドレスがユニットとしてのメモリブロックでシフトされるので、同一のメモリブロックで書込みと読出しとが同時に行われることは無い。

これにより、書込みと読出しとの２ポート動作を実行しうる一方、チップの面積の増大は抑制される。

さらに、本発明によれば、バッファメモリ無しで、書込みと読出しとのための２ポート動作を遂行することができる。

こうして、寸法の小さなチップでそれを実現することができる。

その上、本発明によれば、それぞれ独立のメモリとして機能する複数のメモリブロックと、書込みと読出しとの動作から自由なメモリブロックへのアクセスを獲得してそれにより信号処理を行うための演算回路とを含む記憶ユニットが提供される。

こうして、アクセスされていない双方向領域を効果的に利用できるという利得がもたらされる。

本発明についてここに充分に説明したが、ここに述べた本発明の精神と範囲とから離脱することなく多くの変更と修正とをそれに加えることができることは当業者にとっては自明であろう。

本発明の一層完璧な理解に資するため、以下の記載と添付図面とについて述べる。
図１は、従来通りの画像メモリの構成の一例を示すブロック図である。 図２は、従来通りの画像メモリを用いて達成されるフリッカ無し信号処理に際してアドレス変化を示す図である。 図３は、第１実施例として使用される半導体記憶素子の構成を示すブロック図である。 図４（Ａ）および図４（Ｂ）は、第１実施例を説明するための、フリッカ無し信号処理時のアドレス変化を示す図である。 図５は、第２実施例として使用される半導体記憶素子の構成を示すブロック図である。 図６は、ルックアップテーブル（ＬＵＴ）を示す表である。 図７（Ａ）および図７（Ｂ）は、第２実施例を説明するための、ＩＩＲフィルタ処理時のアドレス変化を示す図である。 図８は、ＩＩＲフィルタのブロック図である。

符号の説明

１０……半導体記憶素子、１１……記憶ユニット、１２ａ−１２ｈ……メモリブロック、１３ａ−１３ｄ……セレクタ、１４……書き込みアドレスカウンタ、１５……書き込みアドレスポインタ、１６、１９……差分素子、１７……読み出しアドレスカウンタ、１８……読み出しアドレスポインタ。

Claims (8)

1. それぞれ個別に機能することの出来るＮ個のメモリブロックを含む記憶ユニットと、
   継続的な画像データを上記記憶ユニットの中に順々に書き込むための書込みアドレス信号を生成する書込みアドレスジェネレータと、
   上記記憶ユニットから上記画像データを読出すための読出しアドレス信号を生成する読出しアドレスジェネレータと、
   Ｍ個のブロック（Ｍ＜Ｎ）の１つに等しいサイズを有している各画像データの書込みおよび読出しの各開始アドレスを上記メモリブロック単位でシフトさせて、書込み動作と読出し動作とが同じメモリブロックに対して同時に行われることの無いように上記書込みアドレス信号と上記読出アドレス信号とを制御し、読出しアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを読み出すべきメモリブロックを選択するための予定数の改訂済みビットで置き換えると共に、書込みアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを書込むべきメモリブロックを選択するための予定数の改訂済みビットで置き換えるコントローラと
   を有する記憶素子。
2. 各画像データは、
   １フィールドまたは１フレームのための画像データを表現する
   請求項１に記載の記憶素子。
3. 上記記憶ユニットの中に書込まれている１フィールドまたは１フレームのための画像データは、書込むときの速度の２倍の速度で連続的に２回読み出される
   請求項２に記載の記憶素子。
4. 上記記憶ユニットの中に書き込まれている１フィールドまたは１フレームの画像データは、フリッカ無し信号処理を行うために、書込み速度の２倍の速度で連続的に２回読み出される
   請求項３に記載の記憶素子。
5. 上記書込み及び読出しの動作に関わっていない上記記憶ユニット内のメモリブロックへのアクセスを獲得することによって、或る一定の信号処理を遂行する演算回路
   請求項２に記載の記憶素子。
6. 上記演算回路は、ノイズ低減処理を遂行する
   請求項５に記載の記憶素子。
7. 上記演算回路は、
   入力端子から現在の画像データを受け取ると共に、上記書込み及び上記読出動作に関わっていない上記メモリブロックから前の画像データを受け取り、上記前の画像データを使用することによって上記現在の画像データに対して上記ノイズ低減処理を遂行して、ノイズの減った現在の画像データを生成する
   請求項６に記載の記憶素子。
8. それぞれ個別に機能することの出来るＮ個のメモリブロックを含む記憶ユニットの中に継続的な画像データを順々に書き込むための書込みアドレス信号を生成するステップと、
   上記記憶ユニットから上記画像データを読み出すための読出しアドレス信号を生成するステップと、
   Ｍ個のブロック（Ｍ＜Ｎ）の１つに等しいサイズを有している各画像データの書込みおよび読出しの各開始アドレスを上記メモリブロック単位でシフトさせて、書込み動作と読出し動作とが同じメモリブロックに対して同時に行われることの無いように上記書込みアドレス信号と上記読出アドレス信号とを制御し、読出しアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを読み出すべきメモリブロックを選択するための予定数の改訂済みビットで置き換えると共に、書込みアドレス信号の最上位ビットから数えて予定の数だけのビットを、画像データを書込むべきメモリブロックを選択するための予定数の改訂済みビットで置き換えるステップと
   を有する記憶方法。

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