KR100602399B1 - 메모리 장치 및 방법 - Google Patents

메모리 장치 및 방법 Download PDF

Info

Publication number
KR100602399B1
KR100602399B1 KR1019997009453A KR19997009453A KR100602399B1 KR 100602399 B1 KR100602399 B1 KR 100602399B1 KR 1019997009453 A KR1019997009453 A KR 1019997009453A KR 19997009453 A KR19997009453 A KR 19997009453A KR 100602399 B1 KR100602399 B1 KR 100602399B1
Authority
KR
South Korea
Prior art keywords
image data
memory
read
write
address signal
Prior art date
Application number
KR1019997009453A
Other languages
English (en)
Other versions
KR20010006367A (ko
Inventor
오쿠무라아키히로
콘도테츠지로
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20010006367A publication Critical patent/KR20010006367A/ko
Application granted granted Critical
Publication of KR100602399B1 publication Critical patent/KR100602399B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/012—Conversion between an interlaced and a progressive signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Graphics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Picture Signal Circuits (AREA)
  • Television Signal Processing For Recording (AREA)
  • Dram (AREA)
  • Controls And Circuits For Display Device (AREA)

Abstract

연속적으로 순차 화상 데이터를 저장하고 상기 저장된 화상 데이터를 출력하는 메모리 장치가 제공된다. 상기 메모리 장치는 각각 개별적으로 서빙 할 수 있는 N 개의 메모리 블럭들을 포함하는 메모리 유닛, 상기 메모리 유닛에 기록하기 위한 기록 어드레스 신호를 발생시키는 기록 어드레스 발생기 및 상기 메모리 유닛으로부터 판독하기 위한 판독 어드레스 신호를 발생시키는 판독 어드레스 발생기를 포함한다. 상기 메모리 유닛은 M 블럭들 중 하나와 동일한 크기(M<N)를 가지는 각 화상 데이터에 대한 기록 및 판독을 위한 각 시작 어드레스가 상기 메모리 블럭의 유닛으로 이동되고 상기 기록 및 판독 동작들이 동일한 메모리 블럭에서 동시에 수행되지 않도록 상기 기록 어드레스 신호 및 판독 어드레스 신호를 제어하는 제어기를 포함한다.
메모리 장치, 화상 데이터, 기록 어드레스 발생기, 판독 어드레스 발생기, 동기 2-포트 동작, 반도체 메모리 장치

Description

메모리 장치 및 방법{Memory device and method}
본 발명은 화상 메모리로서의 응용에 적합한 메모리 장치에 관한 것이다. 특히, 칩 영역의 증가를 억제하면서 기록 및 판독을 위한 2-포트 동작들의 구현을 가능하게 하는 반도체 메모리 장치에 관한 것이다.
도 1은 종래의 화상 메모리(100)의 구성의 일예를 도시한다. 본 화상 메모리 (100)는 DRAM(Dynamic Random Access Memory)(101), SRAM(Static Random Access Memory)(102A, 102B)을 가지며, 각각은 데이터 입력측(직렬 입력측)에 배치된 버퍼 메모리로서 사용된다. 메모리(100)는 기록 어드레스 신호(write address signal)의 Y 방향 성분에 기초하여 SRAM들(104A, 104B)에 대한 기록 어드레스를 선택하기 위한 직렬 Y 디코더(103), 데이터 출력측(직렬-출력측)에 배치된 버퍼 메모리로서 각각 사용되는 SRAM들(104A, 104B), 및 판독 어드레스 신호(read address signal)의 Y-방향 성분에 기초하여 SRAM들(104A, 104B)에 대한 판독 어드레스를 선택하기 위한 직렬 Y 디코더(105)를 가진다.
이제, 데이터 입력측의 SRAM들(102A, 102B)은 데이터의 기록이 순차적으로 행해질 수 있도록 DRAM(101)의 어레이의 2 등분으로서 배치되고 대안적으로는 전송 동작을 수행한다. 유사하게, 데이터 출력측상의 SRAM들(104A, 104B)은 데이터의 판독이 순차적으로 행해질 수 있도록 DRAM(101)의 어레이의 2 등분으로서 배치되고 대안적으로는 전송 동작을 실시한다.
또한, 화상 메모리(100)는 DRAM(101)에 대한 기록 및 판독에 관련된 X 방향 어드레스(전송 어드레스)를 선택하기 위한 X 디코더(106), 기록 어드레스 신호를 발생시키기 위한 기록 어드레스 카운터(write address counter; 107), 판독 어드레스 신호를 발생시키기 위한 판독 어드레스 카운터(read address counter; 108), 및 기록 및 판독 전송 명령들이 서로 근접할게 될 때 기록 전송을 지연시키기 위한 중재 회로(arbitration circuit)로서 사용되는 아비터(109; arbiter)를 포함한다. 이 경우에, 기록 전송 자체는 다음의 SRAM(버퍼 메모리)로의 데이터의 기록이 완료될 때까지 수행될 수 있고, 기록 전송을 수행하기에 충분한 리드 타임(lead-time)이 있다.
예를 들면, 도 1에 도시된 화상 메모리(100)는 스크린의 플리커(screen's flicker)(깜박거림(dazzling))를 방지하기 위해 예를 들면, 2개의 스크린 수로 플리커-프리 신호 처리(flicker-free signal process)를 수행하는데 사용된다. 도 2는 상기 플리커-프리 신호 처리에서 기록 및 판독 어드레스 변화들을 도시한다. 이 경우에, 하나의 필드 또는 프레임을 구성하는 각각의 비디오 데이터(1W, 2W 등)는 화상 메모리(100)에 연속적으로 기록된다. 또한, 각각의 비디오 데이터(1R, 2R 등)는 기록시의 속도의 2 배의 속도로 상기 화상 메모리(100)로부터 연속적으로 2 회 판독된다.
도 1에 도시한 화상 메모리(100)에 따라, 버퍼 메모리들(102A, 102B, 104A, 104B)이 제공되므로, 기록 및 판독을 위한 2-포트 동작들은 기록 및 판독 전송 명령들이 서로 연결될 때에도 문제없이 수행될 수 있다. 그러나, 버퍼 메모리들(102A, 102B, 104A, 104B)의 크기가 크기 때문에, 화상 메모리(100)의 칩 영역이 증가할 것이므로 불편하다.
최근에는, 워드 및 비트 라인들의 회로 길이의 제한들로부터, 각각 별개의 메모리들의 역할을 하는 복수의 메모리 블럭들(MAT 분할)로 분할되도록 구성된 메가비트 메모리가 구성되는 많은 경우들이 있을 수 있다. 이 경우, 판독 및 기록 동작이 미리 결정된 메모리 블럭들로 수행될 때, 액세스되지 않은 메모리 블럭들은 비활성 상태로 된다.
본 발명은 상기한 환경들의 관점에서 이루어진 것으로, 본 발명의 목적은 칩 영역을 증가시키지 않고 기록 및 판독을 위한 2-포트 동작들을 구현할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 버퍼 메모리를 사용하지 않고 기록 및 판독을 위한 동기 2-포트 동작(synchronous two-port operation)을 구현할 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 액세스되지 않은 비활성 영역들을 효과적으로 이용할 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적들을 달성하기 위해, 본 발명의 일 양태에 따라, 연속적으로 순차적인 화상 데이터를 저장하고 상기 저장된 화상 데이터를 출력하기 위한 메모리 장치가 제공된다. 상기 메모리 장치는 각각 개별적으로 서빙할 수 있는 N 개의 메모리 블럭들을 포함하는 메모리 유닛, 상기 메모리 유닛에 판독을 기록하기 위하여 기록 어드레스 신호를 발생시키는 기록 어드레스 발생기(write address generator), 및 상기 메모리 유닛으로부터 판독하기 위해 판독 어드레스 신호를 발생시키는 판독 어드레스 발생기(read address generator)를 포함한다. 상기 메모리 유닛은 M 개의 블럭들(M<N)의 크기와 동일한 크기를 가진 각 화상 데이터에 대한 기록 및 판독을 위해 각 시작 어드레스가 상기 메모리 블럭의 단위로서 이동되고, 상기 기록 및 판독 동작은 동일한 메모리 블럭에 대해 동시에 수행되지 않도록 상기 기록 어드레스 신호 및 판독 어드레스 신호를 제어하는 제어기를 더 포함한다.
또한, 각 화상 데이터는 하나의 필드 또는 하나의 프레임에 대한 화상 데이터를 나타낸다. 상기 메모리 유닛에 기록된 하나의 필드 또는 하나의 프레임에 대한 화상 데이터는 기록시의 속도의 2 배의 속도로 연속적으로 2 회 판독된다. 상기 메모리 유닛에 기록된 하나의 필드 또는 하나의 프레임에 대한 화상 데이터는 플리커-프리 신호 처리(flicker-free signal processing)를 수행하기 위해 기록시의 속도의 2 배의 속도로 연속적으로 2 회 판독된다.
상기 메모리 장치는 기록 및 판독 동작이 없는 메모리 유닛의 메모리 블럭에 대해 액세스를 획득함으로써, 특정 신호 처리를 수행하는 연산 회로(arithmetic circuit)를 더 포함한다. 상기 연산 회로는 노이즈 감소 처리를 수행하며, 입력 단자로부터의 현재 화상 데이터 및 기록 및 판독 동작이 없는 메모리 블럭으로부터의 이전 화상 데이터를 수신한다. 상기 연산 회로는 노이즈가 감소된 현재의 화상 데이터를 생성하기 위해 이전의 화상 데이터를 이용함으로써 현재 화상 데이터에 대해 상기 노이즈 감소 처리를 수행한다.
상기 제어기는 또한, 판독 어드레스 신호의 최상위 비트로부터의 미리 결정된 수의 비트들을 상기 화상 데이터를 판독하기 위해 메모리 블럭을 선택하기 위한 미리 결정된 수의 변경된 비트들로 대체하고, 기록 어드레스 신호의 최상위 비트로부터의 미리 결정된 수의 비트들을 상기 화상 데이터를 기록하기 위해 메모리 블럭을 선택하기 위한 미리 결정된 수의 변경된 비트들로 대체한다.
도 1은 종래의 화상 메모리의 구성의 일례를 도시하는 블럭도.
도 2는 종래의 화상 메모리를 사용하여 실행되는 플리커-프리 신호 처리시 어드레스 변화를 도시하는 도면.
도 3은 제 1 실시예에서 사용된 반도체 메모리 장치의 구성을 도시하는 블럭도.
도 4a 및 4b는 제 1 실시예를 설명하기 위한 플리커-프리 신호 처리 시의 어드레스 변화들을 설명하는 도면.
도 5a는 제 2 실시예로서 사용된 반도체 메모리 장치의 구성을 도시하는 블럭도.
도 5b는 룩업 테이블을 도시하는 표.
도 6은 IIR 필터의 블럭도.
도 7a 및 7b는 제 2 실시예를 설명하기 위한 IIR 필터 처리시의 어드레스 변화들을 도시하는 도면들.
본 발명의 더 완전한 이해를 위해, 다음의 설명 및 첨부하는 도면들을 참조한다.
이하, 본 발명의 제 1 실시예는 첨부 도면들을 참조하여 설명할 것이다. 도 3은 제 1 실시예로서 사용된 반도체 메모리 장치(10)의 구성을 도시한다. 제 1 실시예로서, 반도체 메모리 장치(10)는 버퍼 메모리를 사용할 필요없이 동기 2-포트 동작들을 구현하는 장치이며, 2 개의 스크린 수로 스크린 플리커를 방지하기 위한 플리커-프리 신호 처리를 실행하도록 의도된다.
메모리 장치(10)는 각각 별개의 메모리들로서 기능하는 8 개의 메모리 블럭들(DRAM 어레이)(12a 내지 12h)을 포함하는 메모리 유닛(11)을 구비한다. 메모리 블럭들(12a 내지 12h)은 128K DRAM들, DRAM들의 X 방향들의 어드레스들을 선택하기 위한 X 디코더들 및 DRAM들의 Y 방향들의 어드레스들을 선택하기 위한 Y 디코더들을 가지도록 구성된다. 이 경우, 필드 또는 프레임당 비디오 데이터는 각 메모리 블럭 내의 6개의 메모리 블록분의 데이터와 동일하게 된다.
또한, 메모리 장치(10)는 기록 및 판독 오브젝트들로서의 메모리 블럭들(12a 내지 12h)을 선택하기 위한 4개의 선택기들(13a 내지 13d)을 포함한다. 이 경우, 선택기들(13a 내지 13d)은 2개의 메모리 블럭들을 쌍으로서 선택하기 위해 구성된다. 선택기(13a)는 메모리 블럭들(12a, 12b)을 쌍으로 선택하며, 선택기(13b)는 메모리 블럭들(12c, 12d)을 쌍으로 선택하고, 선택기(13c)는 메모리 블럭들(12e, 12f)을 쌍으로 선택하고, 선택기(13d)는 메모리 블럭들(12g, 12h)을 쌍으로 선택한다. 따라서, 각각의 선택기들(13a 내지 13d)에 의한 쌍으로의 상기 각각의 2 개의 메모리 블럭들의 선택은 뱅크 스위칭(bank switching)에 따라 연속적인 일련의 동작을 가능하게 한다.
메모리 장치(10)는 20-비트 기록 어드레스 신호를 발생시키는 기록 어드레스 카운터(14), 기록 어드레스 카운터(14)에서 출력된 캐리 신호(carry signal)에 응답하여 카운트 업하고 2-비트 신호를 출력하는 기록 어드레스 포인터(15), 및 기록 어드레스 카운터(14)로부터 발생된 기록 어드레스 신호의 상위 2-비트 신호(MSB(most significant bit) 및 MSB로부터의 제 2 비트)로부터의 상기 포인터(15)로부터 출력된 2-비트 신호를 감산하기 위한 차동 장치(differential device; 16)를 포함한다.
이 경우, 카운터(14)로부터 발생된 20-비트 기록 어드레스 신호의 상기 상위 2-비트 신호는 차동 장치(16)로부터 출력된 2-비트 신호로 대체되어, 메모리 유닛(11)에 대한 기록 어드레스 신호(WAD)가 생성 또는 형성된다. 이 경우, 기록을 수행하기 위한 한 쌍의 메모리 블럭들은 기록 어드레스 신호(WAD)의 상위 2-비트(MSB 및 MSB로부터의 2 비트)에 기초하여 선택된다.
메모리 장치(10)는 20-비트 판독 어드레스 신호를 발생시키는 판독 어드레스 카운터(17), 판독 어드레스 카운터(17)로부터 출력된 캐리 신호에 따라 카운트 업하여 상기 카운터로부터 2-비트 신호를 출력하는 판독 어드레스 포인터(18), 및 판독 어드레스 카운터(17)로부터 발생된 판독 어드레스 신호의 상위 2-비트(MSB(most significant bit) 및 MSB 로부터의 제 2 비트)로부터 신호 포인터(18)로부터 출력된 2-비트 신호를 감산하는 차동 장치(19)를 구비한다.
이 경우, 카운터(17)에서 발생된 판독 어드레스 신호의 상위 2-비트 신호는 메모리 유닛(11)에 대한 판독 어드레스 신호(RAD)가 형성되도록 차동 장치(19)로부터 출력된 2-비트 신호로 대체된다. 이 경우에, 판독을 수행하기 위한 한 쌍의 메모리 블럭들은 판독 어드레스 신호(RAD)의 상위 2-비트(MSB 및 MSB로부터의 제 2 비트)에 기초하여 선택된다.
카운트 속도, 즉, 카운터(17)의 판독 속도는 2 배의 카운터 속도, 즉, 2 개의 스크린 수로 플리커-프리 신호 처리를 수행하기 위해 카운터(14)의 기록 속도로 설정된다. 후술될 판독 어드레스 신호(RAD)의 상위 2-비트 신호, 즉, 차동 장치(19)로부터 출력된 2-비트 신호에 1을 더함으로 얻어진 2-비트 신호가 기록 어드레스 신호(WAD)의 상위 2-비트 신호, 즉, 차동 장치(16)로부터 출력된 2-비트 신호와 동일하지 않을 때에만, 포인터(18)는 카운터(17)로부터 출력된 캐리 신호에 따라 카운트 업된다. 따라서, 판독 시작 어드레스(read start address)는 2회 판독시마다 변화되고, 동일한 하나의 필드 또는 프레임에 대한 비디오 데이터는 연속적으로 판독될 수 있다.
메모리 장치(10)의 동작을 도 4a 및 4b를 참조하여 다음에 설명할 것이다. 도 4a는 화상 상의 어드레스를 도시한다. 도 4a에서의 각 실선은 화상 상의 기록 어드레스의 변화를 나타내고, 도 4a의 각 점선은 화상 상의 판독 어드레스의 변화를 나타낸다. 즉, 기록 어드레스는 카운터(14)로부터 발생된 기록 어드레스 신호에 대응하며, 판독 어드레스는 카운터(17)로부터 발생한 판독 어드레스 신호에 대응한다. 도 4a 및 4b 에서, 1W, 2W 및 3W는 각각 기록에 관계되는 하나의 필드 또는 프레임에 대한 비디오 데이터를 나타내고, 1R, 2R 및 3R은 판독에 관계되는 하나의 필드 또는 프레임에 대한 비디오 데이터를 나타내며 상기 비디오 데이터 1W, 2W 및 3W 에 각각 대응한다.
화상 상의 기록 어드레스 및 판독 어드레스가 다음과 같이 사용될 때, 이들의 상위 2-비트 신호는 [00]-> [01]-> [10]-> [00]-> [01]->... 처럼 각각 변하며, 메모리 블럭들의 쌍(12a, 12b), (12c, 12d) 및 (12e, 12f)만이 기록 및 판독용으로 사용된다. 기록 및 판독이 Q의 범위내에서 동일한 메모리 블럭들의 쌍으로 동시에 수행되기 때문에, 기록 및 판독을 위한 상기 2-포트 동작은 실현될 수 없다.
본 발명에 있어서, 메모리에서의 기록 및 판독 어드레스는 도 4b에 도시된 바와 같이 채택된다. 도 4b는 메모리상의 기록 및 판독을 위한 어드레스를 도시한다. 도 4b의 각 실선은 메모리에서의 기록 어드레스의 변화를 나타내고, 점선은 메모리에서의 판독 어드레스의 변화를 나타낸다. 기록 어드레스는 기록 어드레스 신호(WAD)에 대응하고 판독 어드레스는 도 3에 도시된 판독 어드레스 신호(RAD)에 대응한다. 이 경우, 기록 어드레스 신호(WAD)의 상위 2-비트 신호는 상기 비디오 데이터(1W)와 관련하여 [00]->[01]->[10]의 경우에서와 같이 변하고, 상기 비디오 데이터(1W)는 메모리 블럭의 쌍들(12a 내지 12b), (12c, 12d) 및 (12e, 12f)에 순차적으로 기록된다. 또한, 판독 어드레스 신호(RAD)의 상위 2-비트 신호는 상기 비디오 데이터(1R)에 관련하여 [00]-> [01]-> [10]-> [00]-> [01]-> [10]의 경우에서와 같이 변하고, 상기 비디오 데이터(1R)는 메모리 블럭의 쌍들(12a ,12b), (12c, 12d) 및 (12e, 12f)로부터 기록시의 속도의 2 배의 속도로 순차적으로 2회 판독된다.
다음에, 기록 어드레스 신호(WAD)의 상위 2-비트 신호는 비디오 데이터(1W) 에 후속하는 비디오 데이터(2W)에 관련하여 [11]-> [00]-> [01]의 경우에서와 같이 변하고, 상기 비디오 데이터(2W)는 메모리 블럭들(12g 내지 12h), (12a, 12b) 및 (12c, 12d)의 쌍들에 순차적으로 기록된다. 또한, 판독 어드레스 신호(RAD)의 상위 2-비트 신호는 비디오 신호(2R)에 관련하여 [11]-> [00]-> [01]-> [11]-> [00]-> [01]의 경우에서와 같이 변하고, 상기 비디오 데이터(2R)는 메모리 블럭들의 쌍들(12g 내지 12h), (12a, 12b) 및 (12c, 12d)로부터 연속하여 2 회 판독된다.
기록 및 판독 동작들이 상술된 것과 동일한 방식으로 수행될 때, 상기 일반적인 비디오 데이터는 데이터 입력 측(직렬-입력 측)으로부터 공급되어, 본 스크린의 플리커를 방지하기 위해 스크린의 수를 2배로 설정한 비디오 데이터는 데이터 출력측(직렬-출력 측)에서 획득된다.
위에서 설명된 제 1 실시예에서, 기록 및 판독 시작 어드레스들은 기록 및 판독이 동일한 메모리 블럭들의 쌍으로 동시에 수행되는 것을 방지하기 위해 순차적으로 이동되어, 기록 및 판독에 대한 2-포트 동작이 실현된다. 따라서, 본 실시예는 대용량 버퍼 메모리(large buffer memory)를 사용하지 않고 칩 영역의 증가를 억제할 수 있다.
도 5a는 본 발명의 제 2 실시예로서 사용된 반도체 메모리 장치(200)를 도시한다. 상기 메모리 장치(200)는 버퍼 메모리의 사용해야 하지 않고 동기 2-포트 동작들이 구현되는 것이다. 특히, 상기 메모리 장치(200)는 기록 및 판독 동작들이 없는 메모리 블럭에 액세싱하여 노이즈-감소 신호 처리를 수행한다.
제 2 실시예로서, 본 반도체 메모리 장치(200)는 버퍼 메모리를 사용해야 하지 않고 동기 2-포트 동작을 수행하는 것이고, 액세스되지 않은 비활성 영역들을 이용하여 노이즈-감소 신호 처리를 실행하도록 의도되어 있다.
메모리 장치(200)는 각각 별개의 메모리들의 역할을 하는 10 개의 메모리 블럭들(DRAM 어레이들)(212a 내지 212j)로 구성된 메모리 유닛(211)을 가지고 있다. 상기 메모리 블럭들(212a 내지 212j)은 128K DRAM들, DRAM들의 X 방향들의 어드레스들을 선택하기 위한 X 디코더들, 및 DRAM의 Y 방향의 어드레스들을 선택하기 위한 Y 디코더들을 갖도록 구성된다. 이 경우에, 필드 또는 프레임당 비디오 데이터는 각 메모리 블럭의 6개의 데이터와 동일하게 된다.
또한, 메모리 장치(200)는 기록 또는 판독 객체들로서 메모리 블럭들(212a 내지 212j)을 선택하기 위한 5개의 선택기들(213a 내지 213e)을 포함한다. 이 경우, 상기 선택기들(213a 내지 213e)은 두 개의 메모리 블럭쌍들을 선택하도록 구성된다. 선택기(213a)는 메모리 블럭(212a, 212b)을 쌍으로 선택한다. 따라서,각각의 선택기(213a 내지 213e)에 의한 각 쌍에서 두 개의 메모리 블럭들의 선택은 뱅크 스위칭에 따라 연속적인 일련의 동작을 허용하게 한다.
메모리 장치(200)는 20-비트 기록 어드레스 신호를 발생시키는 기록 어드레스 카운터(214), 상기 기록 어드레스 카운터(214)로부터 출력된 캐리 신호에 응답하여 카운트 업하여 3-비트 신호를 출력하는 기록 어드레스 포인터(215), 및 포인터(215)로부터 출력된 3-비트 신호 및 기록 어드레스 카운터(214)로부터 발생된 기록 어드레스 신호의 상위 2-비트 신호(MSB(most significant bit) 및 MSB로부터의 제 2 비트)를 3-비트 출력으로 전환하는 룩업 테이블(216)을 포함한다.
이 경우, 카운터(214)로부터 발생된 20-비트 기록 어드레스 신호의 상위 2-비트 신호는 룩업 테이블(216)로부터 출력된 3-비트 신호로 대체되어, 메모리 유닛(211)용 기록 어드레스 신호(WAD)를 생성하거나 형성한다. 이 경우들에서, 기록을 수행하기 위한 한 쌍의 메모리 블럭들은 기록 어드레스 신호(WAD)의 상위 3-비트(MSB, MSB로부터의 제 2 비트 및 제 3 비트)에 기초하여 선택된다.
메모리 장치(200)는 20-비트 판독 어드레스 신호를 발생시키는 판독 어드레스 카운터(217), 상기 판독 어드레스 카운터(217)로부터 출력된 캐리 신호에 따라 카운팅되어 3-비트 신호를 출력하는 판독 어드레스 포인터(218), 및 포인터(218)로부터 출력된 3-비트 신호 및 판독 어드레스 카운터(217)로부터 생성된 판독 어드레스 신호의 상위 2-비트 신호(MSB;most significant bit 및 MSB로부터의 제 2 비트)를 3-비트 출력으로 전환하는 룩업 테이블(219)을 구비한다.
이 경우, 카운터(217)로부터 발생된 판독 어드레스 신호의 상위 2-비트 신호는 메모리 유닛(211)을 위한 판독 어드레스 신호(RAD)가 형성되도록 룩업 테이블(219)로부터 출력된 3-비트 신호로 대체된다. 이 경우, 판독을 수행하기 위한 한 쌍의 메모리 블럭들은 판독 어드레스 신호(RAD)의 상위 3-비트(MSB, 및 MSB 로부터의 제 3 비트)에 기초하여 선택된다.
메모리 장치(200)는 20-비트 어드레스 신호를 발생시키는 IIR 판독 어드레스 카운터(317), 상기 IIR 판독 어드레스 카운터(317)로부터 출력된 캐리 신호에 따라 카운트 업하여 3-비트 신호를 출력하는 IIR 판독 어드레스 포인터(318), 및 포인터(318)로부터 출력된 3-비트 신호 및 판독 어드레스 카운터(317)로부터 생성된 판독 어드레스 신호의 상위 2-비트 신호를 3-비트 출력으로 변환하는 IRR 룩업 테이블(319)을 구비한다. 상술된 이러한 동작으로, IIR 필터 회로(300)가 메모리 유닛(211)에 액세스하도록 허용한다.
IIR 필터 회로(300)는 입력 비디오 데이터, 1개 필드 또는 프레임에 의한 입력 비디오 데이터를 지연시켜 생성된 비디오 데이터를 획득하기 위해 메모리 블럭(211)에 액세싱을 연속적으로 수행하여 노이즈 감소 처리(noise reduction process)를 수행한다. 또한, IIR 필터 회로는 상기 입력 비디오 데이터의 위치에 있는 각각의 메모리 블럭에서 노이즈-소거된 비디오 데이터를 기록한다.
도 5b는 룩업 테이블들(216, 219, 319)을 도시한다. 가장 왼쪽 3 열들은 포인터들(215, 218, 318)로부터의 3-비트 입력을 나타낸다. 중간 2 열들은 카운터들(214, 217, 317)로부터의 2-비트 입력을 나타낸다. 오른쪽 3 열들은 룩업 테이블들(216, 219, 319)로부터의 3-비트 출력을 나타낸다.
도 6은 종래의 공지된 IIR-타입의 노이즈-감소 회로(300)의 구성을 나타낸다. 상기 노이즈 감소 회로(300)는 입력 비디오 데이터 (Vin)에 계수(k)를 곱하는 계수 곱셈기(320), 상기 메모리 블럭(211)으로부터 출력된 하나의 필드 또는 프레임에 이전에 위치한 비디오 데이터에 계수(1-k)를 곱하는 계수 곱셈기(coefficient multiplier; 330), 노이즈-소거된 출력 비디오 데이터(Vout)를 획득하기 위해 계수 곱셈기들(320, 330)의 출력 비디오 데이터를 더하고 평균화하는 덧셈기(adder; 340) 및 계수 곱셈기(350), 및 입력 비디오 데이터(Vin)와 메모리 블럭(211)으로부터 출력된 비디오 데이터(Vdo)의 차를 형성하고 상기 형성된 차의 지시 신호에 따른 이동에 대응하는 계수(k)(0 < k < 1)를 획득하는 뺄셈기(360) 및 계수 출력 회로(coefficient output circuit; 370)를 포함한다. 상기 출력 비디오 데이터는 노이즈-소거된 비디오 데이터로 출력되어 메모리 유닛(211)에 저장된다.
도 5a를 다시 참조하면, IIR 필터 회로(300)는 노이즈 제거된 출력 비디오 데이터(Vout)를 얻기 위해 노이즈-감소 처리를 수행한다. 이 경우, 상기 IIR 필터 회로(300)는 메모리를 구비할 필요가 없다. 즉, IIR 필터 회로(300)는 1개 필드에 의해 이전에 위치한 입력 비디오 데이터(Vin) 및 출력 비디오 데이터(Vdo)를 얻기 위해, 상기 메모리 유닛(211)을 구성하는 메모리 블럭들에 대해 액세스를 획득한다. 부가적으로 말하면, IIR 필터 회로(300)에 의한 노이즈 감소 처리는 노이즈가 제거되지 않은 비디오 데이터를 판독하기 전에 수행된다.
메모리 장치(200)의 동작은 도 7a 및 7b를 참조하여 다음에 설명할 것이다. 도 7a는 화상 상의 어드레스를 도시한다. 도 7a 의 각 실선은 화상에서의 기록 어드레스의 변화를 나타내고, 도 7a의 점선은 판독 어드레스의 변화를 나타낸다. 상기 기록 어드레스는 카운터(214)로부터 발생된 기록 어드레스 신호에 대응하며, 점선으로 도시된 상기 판독 어드레스는 카운터(217)로부터 발생된 판독 어드레스 신호에 대응한다. 또한, 도 7b에 도시된 바와 같이, 카운터(317)는 각 해치선(hatched line)으로 표시된 판독 어드레스 신호(IIR)를 발생한다. 도 7a 및 7b에서, 1W, 2W 및 3W는 기록에 관계되는 하나의 필드 또는 프레임에 대한 비디오 데이터를 각각 나타내고, 1R, 2R 및 3R은 판독에 관계되는 1개 필드 또는 프레임에 대한 비디오 데이터를 나타내며, 상기 비디오 데이터(1W(1C), 2W(2C), 3W(3C))에 각각 대응한다. 또한, 1C, 2C 및 3C는 기록에 관계되는 하나의 필드 또는 프레임에 대한 비디오 데이터를 나타내며 상기 비디오 데이터(1W, 2W, 3W)에 각각 대응한다.
이 경우, 기록 어드레스 신호(WAD)의 상위 3-비트 신호는 상기 비디오 데이터(1W)와 관련하여 [000]-> [001]-> [010]-> ..., 의 경우에서와 같이 변하고, 상기 비디오 데이터(1W)는 메모리 유닛들(211)에 이전의 비디오 데이터가 존개하지 않기 때문에, 노이즈 감소 처리없이 한 쌍의 메모리 블록들(212a, 212b; 212c, 212d) 등에 순차적으로 기록된다. 또한, 판독 어드레스 신호(RAD)의 상위 3-비트 신호는 비디오 데이터(1C)와 관련하여 [000]-> [001]-> [010]의 경우에서와 같이 변하고, 상기 비디오 데이터(1C)는 한쌍의 메모리 블록들(212a, 212b; 212c, 212d; 212e, 212f)로부터 IIR 필터 회로(300)에 제공되기 위해 순차적으로 판독된다.
다음에, IIR 필터 회로(300)에서. 노이즈 감소 처리는 메모리 유닛(211)로부터 비디오 데이터(1C)를 사용하여 비디오 데이터(1W)에 후속하는 입력 비디오 데이터(2W)로 수행되고 노이즈-소거된 비디오 데이터(2W)는 IIR 필터 회로(300)로부터 출력되다. 이 경우, 메모리 유닛(211)에 기록된 비디오 데이터는 IIR 필터 회로(300)에 의해 노이즈-소거된 비디오 데이터로 대체된다. 동시에, 기록 어드레스 신호(WAD)의 상위 3-비트 신호는 비디오 데이터(1W)에 후속하는 노이즈-소거된 비디오 데이터(2W)와 관련하여 [011]-> [100]-> [000]의 경우에서와 같이 변한다. 노이즈-소거된 비디오 데이터(2W)는 한 쌍의 메모리 블록들(212g, 212h; 212i, 212j; 212a, 212b)의 쌍들에 순차적으로 기록된다.
또한, 판독 어드레스 신호(RAD)의 상위 3-비트는 상기 비디오 데이터(1R)와 관련하여[000]-> [001]-> [010]의 경우에서와 같이 변하고, 상기 비디오 데이터 (1R)은 한쌍의 메모리 블럭들(212a, 212b; 212c, 212d; 212e, 212f)로부터 연속적으로 판독된다.
다음에, 판독 어드레스 신호(IIR)의 상위 3-비트 신호는 상기 노이즈-감소된 비디오 데이터 2C와 관련하여 [011]-> [100]-> [000]의 경우처럼 변하고, 노이즈-감소된 비디오 데이터 2C는 한쌍의 메모리 블럭들 (212g, 212h; 212i, 212j; 212a, 212b)로부터 IIR 필터 회로에 제공되기 위해 순차적으로 판독된다.
다음에, IIR 필터 회로(300)에서, 노이즈 감소 처리는 메모리 유닛(211)으로부터의 비디오 데이터 2C를 사용하여 비디오 데이터에 후속하는 입력 비디오 데이터 3W에 수행되고, 노이즈-소거된 비디오 데이터 3W는 IIR필터 회로(300)로부터 출력된다. 이 경우, 메모리 유닛에 기록된 비디오 데이터는 IIR 필터 회로(300)에 의해 노이즈-소거된 비디오 데이터(출력 비디오 데이터 Vout)로 대체된다. 동시에 기록 어드레스 신호(WAD)의 상위 3-비트 신호는 노이즈-소거된 비디오 데이터(2R)와 관련하여 [011]-> [100]-> [000]의 경우처럼 변하고, 노이즈-소거된 비디오 데이터 (2R)는 한 쌍의 메모리 블럭들(212g, 212h; 212i, 212j; 212a, 212b)로부터 메모리 장치(200)로부터의 출력까지 연속적으로 판독된다.
기록 및 판독 동작이 상술된 것과 동일한 방식으로 수행되고 상기 비디오 데이터가 상기 데이터 입력 측(직렬-입력 측)으로부터 공급될 때, 노이즈-소거된 비디오 데이터는 상기 데이터 출력 측(직렬-출력 측)에서 얻어진다. 데이터 출력 측에서 얻어진 비디오 데이터는 노이즈-감소 처리가 된 것이다.
상술된 바와 같이 제 2 실시예에서는, 기록 및 판독 시작 어드레스들은 기록 및 판독이 동일한 메모리 블록들의 쌍으로 동시에 수행되지 않고, 기록 및 판독을 위한 2-포트 동작이 실현되도록 연속하여 이동된다. 따라서, 본 실시예는 제 1 실시예에서와 유사한 방식으로 대용량의 버퍼 메모리를 사용할 필요가 없고, 칩 영역의 증가를 억제시킬 수 있다. 또한, IIR 필터 (300)는 노이즈-감소 신호 처리를 수행하기 위해 기록 및 판독 동작에 영향을 받지 않는 메모리 블록들에 대한 액세스를 획득한다. 따라서, 넌-엑세스 비활성 메모리 영역들이 효과적으로 사용될 수 있다.
노이즈-감소 처리를 수행하는 IIR 필터 회로(300)가 상술된 제 2 실시예에 제공될지라도, IIR을 제공하여, 미리 결정된 비디오 데이터를 얻기 위해 기록 및 판독 동작들에 영향을 받지 않는 메모리 블록들에 엑세스함으로써, 다른 처리들을 수행할 수 있게 한다. 예를 들면, NTSC 비디오 데이터를 고해상도 텔러비전 데이터(high definition television data)로 전환하기 위한 해상도 생성 처리(resolution creating process)(일본 특허 출원 평 6-205934 참조), 인터레이스 비디오 데이터(interlaced video data)를 넌-인터레이스 비디오 데이터(non-interlaced video data)로 전환하는 점진적인 전환 처리, MPEG(Moving Picture Experts Group)를 위한 움직임 벡터 검출 처리(motion vector detecting process) 등이 다른 처리 과정으로 적용될 수 있다.
본 발명에 따라, 메모리 유닛은 각각 분리된 메모리들로서 서빙하는 N개의 메모리 블록들을 포함한다. 메모리 블록들에 있는 유닛들로 M(M<N)개 데이터를 가진 데이터가 메모리 유닛에 순차적으로 기록되고 그것으로부터 연속적으로 판독될 때, 기록 및 판독 시작 어드레스들은 기록 및 판독이 동일한 메모리 블록에서 동시에 수행되지 않도록 메모리 블록들을 가진 상술된 모든 유닛들마다 유닛들로서 이동된다. 따라서, 기록 및 판독을 위한 2-포트 동작들이 칩 영역에서의 증가가 억제되는 동안 수행될 수 있다.
또한, 본 발명에 따라, 기록 및 판독을 위한 2-포트 동작들이 버퍼 메모리들이 없이 수행될 수 있다. 따라서, 소형 칩의 실현이 가능하게 된다.
또한, 본 발명에 따라, 메모리 유닛은 각각 분리된 메모리들로서 서빙하는 복수의 메모리 블록들을 포함하며, 그에 의해 신호 처리를 수행하기 위해 기록 및 판독 동작으로부터 자유로이 메모리 블록들에 액세싱하기 위한 연산 회로(arithmetic circuit)가 제공된다. 따라서, 액세스되지 않은 비활성 영역들이 효과적으로 사용된다는 점에서 이익이 된다.
지금까지, 본 발명에 대해서 자세히 설명하였지만, 당업자에 의해 본 발명의 정신 및 범위에 이탈함이 없이 많은 변경들 및 변형들이 만들어질 수 있는 것이 명백할 것이다.
삭제

Claims (16)

  1. 연속적으로 순차 화상 데이터를 저장하고 상기 저장된 화상 데이터를 출력하기 위한 메모리 장치에 있어서,
    각각 개별적으로 서빙(serving)할 수 있는 N 개의 메모리 블럭들을 포함하는 메모리 유닛;
    상기 메모리 유닛에 기록하기 위해 기록 어드레스 신호를 발생시키는 기록 어드레스 발생기;
    상기 메모리 유닛으로부터 판독하기 위해 판독 어드레스 신호를 발생시키는 판독 어드레스 발생기; 및
    각각의 화상 데이터에 대한 기록 및 판독을 위한 각 시작 어드레스가 상기 메모리 블럭의 단위로 이동(shift)되고 상기 기록 및 판독 동작이 동일한 메모리 블럭에 대해 동시에 수행되지 않도록, 상기 기록 어드레스 신호 및 판독 어드레스 신호를 제어하는 제어기로서, 각각의 화상 데이터는 M 개의 블럭들(M<N)의 크기와 동일한 크기를 가진, 상기 제어기를 포함하는, 메모리 장치.
  2. 제 1 항에 있어서,
    각 화상 데이터는 하나의 필드 또는 하나의 프레임에 대한 화상 데이터를 나타내는, 메모리 장치.
  3. 제 2 항에 있어서,
    상기 메모리 유닛에 기록된 하나의 필드 또는 하나의 프레임에 대한 상기 화상 데이터가 기록시의 속도의 2 배의 속도로 연속적으로 2회 판독되는, 메모리 장치.
  4. 제 3 항에 있어서,
    상기 메모리 유닛에 기록된 하나의 필드 또는 하나의 프레임에 대한 상기 화상 데이터가 플리커-프리 신호 처리(flicker-free signal processing)를 수행하기 위해 기록시의 속도의 2 배의 속도로 연속적으로 2 회 판독되는, 메모리 장치.
  5. 제 2 항에 있어서,
    상기 기록 및 판독 동작이 없는 상기 메모리 유닛의 메모리 블럭에 대해 액세스를 획득함으로써 특정 신호 처리를 수행하는 연산 회로(arithmetic circuit)를 더 포함하는 메모리 장치.
  6. 제 5 항에 있어서,
    상기 연산 회로는 노이즈 감소 처리를 수행하는, 메모리 장치.
  7. 제 6 항에 있어서,
    상기 연산 회로는 입력 단자로부터의 현재 화상 데이터 및 상기 기록 및 판독 동작이 없는 상기 메모리 블럭으로부터의 이전 화상 데이터를 수신하고, 노이즈 감소된 현재의 화상 데이터를 생성하기 위해 상기 이전 화상 데이터를 이용함으로써 상기 현재 화상 데이터에 대해 상기 노이즈 감소 처리를 수행하는, 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제어기는 판독 어드레스 신호의 최상위 비트로부터의 미리 결정된 수의 비트들을 상기 화상 데이터를 판독하기 위해 메모리 블럭을 선택하기 위한 미리 결정된 수의 변경된 비트들로 대체하고, 상기 기록 어드레스 신호의 최상위 비트로부터의 미리 결정된 수의 비트들을 상기 화상 데이터를 기록하기 위해 메모리 블럭을 선택하기 위한 미리 결정된 수의 변경된 비트들로 대체하는, 메모리 장치.
  9. 메모리 장치 내에 순차 화상 데이터를 연속적으로 저장하고 상기 메모리 장치로부터 상기 저장된 화상 데이터를 출력하는 방법에 있어서,
    각각 개별적으로 서빙할 수 있는 N 개의 메모리 블럭들을 포함하는 메모리 유닛에 기록하기 위해 기록 어드레스 신호를 발생시키는 단계;
    상기 메모리 유닛으로부터 판독하기 위해 판독 어드레스 신호를 발생시키는 단계; 및
    각 화상 데이터에 대한 기록 및 판독을 위한 각 시작 어드레스가 상기 메모리 블럭의 단위로 이동되고, 상기 기록 및 판독 동작이 동일한 메모리 블럭에 대해 동시에 수행되지 않도록 상기 기록 어드레스 신호 및 상기 판독 어드레스 신호를 제어하는 단계로서, 각각의 화상 데이터는 M 개의 블럭들(M<N)의 크기와 동일한 크기를 가진, 상기 제어 단계를 포함하는, 화상 데이터 출력 방법.
  10. 제 9 항에 있어서,
    각각의 화상 데이터는 하나의 필드 또는 하나의 프레임에 대한 화상 데이터를 나타내는, 화상 데이터 출력 방법.
  11. 제 10 항에 있어서,
    상기 메모리 유닛에 기록된 하나의 필드 또는 하나의 프레임에 대한 화상 데이터가 기록시의 속도의 2 배의 속도로 연속적으로 2 회 판독되는, 화상 데이터 출력 방법.
  12. 제 11 항에 있어서,
    상기 메모리 유닛에 기록된 하나의 필드 또는 하나의 프레임에 대한 상기 화상 데이터가 플리커-프리 신호 처리를 수행하기 위해 기록시의 속도의 2 배의 속도로 연속적으로 2 회 판독되는, 화상 데이터 출력 방법.
  13. 제 10 항에 있어서,
    상기 기록 및 판독 동작이 없는 상기 메모리 유닛 내의 메모리 블럭에 대해 액세스를 획득함으로써 특정 신호 처리를 수행하는 단계를 더 포함하는, 화상 데이터 출력 방법.
  14. 제 13 항에 있어서,
    상기 수행 단계는 노이즈 감소 처리를 수행하는, 화상 데이터 출력 방법.
  15. 제 14 항에 있어서,
    상기 수행 단계는 노이즈 감소된 현재 화상 데이터를 생성하기 위해 상기 기록 및 판독 동작이 없는 상기 메모리 블럭으로부터의 이전 화상 데이터를 이용함으로써 입력 단자로부터의 현재 화상 데이터에 대해 상기 노이즈 감소 처리를 수행하는, 화상 데이터 출력 방법.
  16. 제 9 항에 있어서,
    상기 제어 단계는 상기 판독 어드레스 신호의 최상위 비트로부터의 미리 결정된 수의 비트들을 상기 화상 데이터를 판독하기 위해 메모리 블럭을 선택하기 위한 미리 결정된 수의 변경된 비트들로 대체하고, 상기 기록 어드레스 신호의 최상위 비트로부터의 미리 결정된 수의 비트들을 상기 화상 데이터를 기록하기 위해 메모리 블럭을 선택하기 위한 미리 결정된 수의 변경된 비트들로 대체하는, 화상 데이터 출력 방법.
KR1019997009453A 1998-02-16 1999-02-16 메모리 장치 및 방법 KR100602399B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP98-32913 1998-02-16
JP3291398 1998-02-16
PCT/JP1999/000662 WO1999041751A1 (en) 1998-02-16 1999-02-16 Memory device and method

Publications (2)

Publication Number Publication Date
KR20010006367A KR20010006367A (ko) 2001-01-26
KR100602399B1 true KR100602399B1 (ko) 2006-07-20

Family

ID=12372146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997009453A KR100602399B1 (ko) 1998-02-16 1999-02-16 메모리 장치 및 방법

Country Status (7)

Country Link
US (1) US6486885B2 (ko)
EP (1) EP0976133B1 (ko)
JP (2) JP4434322B2 (ko)
KR (1) KR100602399B1 (ko)
CN (1) CN1123891C (ko)
DE (1) DE69916377T2 (ko)
WO (1) WO1999041751A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4462823B2 (ja) * 2002-11-20 2010-05-12 ソニー株式会社 画像信号の処理装置および処理方法、それに使用される係数データの生成装置および生成方法、並びに各方法を実行するためのプログラム
US10102892B1 (en) * 2017-06-01 2018-10-16 Intel Corporation RAM-based shift register with embedded addressing

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2582423A1 (fr) * 1985-05-22 1986-11-28 Grenoble Inst Nal Polytechni Memoire tampon a interposer entre deux systemes synchrones a vitesses differentes
JPS6211977A (ja) * 1985-07-10 1987-01-20 Toshiba Corp 画像メモリ
JPH01114272A (ja) * 1987-10-28 1989-05-02 Daikin Ind Ltd フレームメモリアクセス方法
JPH0642196B2 (ja) * 1988-06-09 1994-06-01 株式会社東芝 倍密度走査用ラインメモリ
JPH0681276B2 (ja) * 1988-10-19 1994-10-12 松下電器産業株式会社 画像メモリ装置
JPH05289934A (ja) * 1992-04-15 1993-11-05 Sharp Corp 画像メモリー装置
JP3579461B2 (ja) 1993-10-15 2004-10-20 株式会社ルネサステクノロジ データ処理システム及びデータ処理装置
JP3253481B2 (ja) 1995-03-28 2002-02-04 シャープ株式会社 メモリインターフェイス回路
JP3630249B2 (ja) * 1995-04-07 2005-03-16 ソニー株式会社 映像信号変換装置
JP2956527B2 (ja) * 1995-04-28 1999-10-04 松下電器産業株式会社 画像メモリ機能付き映像装置
JPH09114970A (ja) * 1995-10-17 1997-05-02 Fuji Photo Film Co Ltd 画像データ記憶装置
US5710604A (en) * 1996-02-09 1998-01-20 Texas Instruments Incorporated Video memory device for color-sequential-type displays
JP3322613B2 (ja) 1997-08-27 2002-09-09 シャープ株式会社 映像信号変換器

Also Published As

Publication number Publication date
JP5151786B2 (ja) 2013-02-27
JP4434322B2 (ja) 2010-03-17
JP2008262707A (ja) 2008-10-30
DE69916377D1 (de) 2004-05-19
WO1999041751A1 (en) 1999-08-19
CN1123891C (zh) 2003-10-08
JP2001520782A (ja) 2001-10-30
CN1256784A (zh) 2000-06-14
KR20010006367A (ko) 2001-01-26
EP0976133A1 (en) 2000-02-02
US6486885B2 (en) 2002-11-26
EP0976133B1 (en) 2004-04-14
DE69916377T2 (de) 2005-05-04
US20020054045A1 (en) 2002-05-09

Similar Documents

Publication Publication Date Title
JP3278756B2 (ja) 画像処理方法及び装置
KR19990014285A (ko) 기억 장치 및 액세스 방법
EP0469761A2 (en) Digital shift register using random access memory
US8345167B2 (en) Methods of storing and accessing pictures
JPH0681304B2 (ja) 方式変換装置
KR100602399B1 (ko) 메모리 장치 및 방법
US6442297B1 (en) Storage apparatus and writing and/or reading methods for use in hierarchical coding
KR100610519B1 (ko) 영상 처리 장치, 특수 효과 장치 및 영상 처리 방법
KR19990014284A (ko) 기억 장치 및 액세스 방법
EP1353510A2 (en) Image processing apparatus and image processing method
JPH03292551A (ja) メモリ・アクセス装置
KR0166853B1 (ko) 디지탈 영상신호 처리용 메모리 시스템
KR100188027B1 (ko) 어드레스 발생회로
JPH0773100A (ja) 画像メモリ
KR100188678B1 (ko) 매크로 블록 컨버터 및 그에 적합한 어드레싱 방법
JPH06215559A (ja) ページメモリアクセス方式
JPH05303900A (ja) 信号処理装置
JP2000285015A (ja) 記憶装置
JPH02289092A (ja) 画像処理用メモリ装置
JPH08147269A (ja) 直交変換装置
JPH04149889A (ja) デュアルポートメモリ
JPH0817487B2 (ja) 画像メモリの制御方法
JPH05197358A (ja) 画像メモリの制御回路
KR19990016309U (ko) 실시간 입출력이 가능한 메모리장치
JPH0760457B2 (ja) 半導体メモリおよびそれを複数個用いたメモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120702

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee