CN1256784A - 存储装置和方法 - Google Patents

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Abstract

提供了一种用于相继存储顺序图像数据、并输出所存储的图像数据的存储装置。该存储装置包括存储单元,包括N个存储器块,每个存储器块可单独使用;写地址发生器,用于产生要向存储单元写入的写地址信号;及读地址发生器,用于产生要从存储单元读取的读地址信号。该存储装置还包括控制器,用于控制写地址信号和读地址信号,使得以存储器块为单位对每个图像数据的每个写和读的开始地址进行移位,并且不对相同的存储器块同时执行写和读操作,每个图像数据的尺寸等效于M个块中的一个(M< N)。

Description

存储装置和方法
技术领域
本发明涉及一种适用于如图像存储器应用的存储装置。具体地本发明涉及一种半导体存储装置，可实现读和写两部分操作，同时又限制芯片尺寸的增大。
背景技术
图1表示的是传统图像存储器100的结构示例。该图像存储器100具有DRAM(动态随机存取存储器)101、SRAM(静态随机存取存储器)102A和102B，它们均作为缓冲存储器设置在数据输入侧(串行输入侧)。存储器100还具有：串行Y解码器103，用于根据写地址信号的Y方向分量，来选择SRAM102A和102B的写地址；SRAM 104A和104B，它们均作为缓冲存储器设置在数据输出侧(串行输出侧)；以及串行Y解码器105，用于根据读地址信号的Y方向分量，来选择SRAM 104A和104B的读地址。
位于数据输入侧的SRAM 102A和102B设置为DRAM 101的阵列的半部，并交替地执行传送操作，从而可顺序地写入数据。类似地，位于数据输出侧的SRAM 104A和104B设置为DRAM 101的阵列的半部，并交替地执行传送操作，从而可顺序地读取数据。
另外，图像存储器100还包括：X解码器106，用于选择与DRAM 101的写和读有关的X方向地址(传送地址)；写地址计数器107，用于产生写地址信号；读地址计数器108，用于产生读地址信号；以及判优器(arbiter)109，用作判优电路，用于当写和读传送指令彼此相近时延迟写传送。在这种情况下，可执行写传送本身，直至完成将数据写入后面的SRAM(缓冲存储器)，并且，有足够的超前时间来执行写传送。
例如，使用图1所述的图像存储器100来执行无闪烁信号处理，将屏幕数设为例如2来防止屏幕闪烁(眩目)。图2表示在无闪烁信号处理中写和读地址变化。在这种情况下，构成一场或帧的各视频数据(1W、2W等)被顺序写入到图像存储器100。另外，各视频数据(1R、2R等)被连续地从图像存储器100以2倍于写入速度的速度连续读取两次。
根据图1所示的图像存储器100，由于其中设置了缓冲存储器102A、102B、104A和104B，因此，可执行读和写两部分操作而不存在任何问题，即使在写和读传送指令彼此紧挨着时也是如此。但是，由于缓冲存储器102A、102B、104A和104B的尺寸较大，这会要求图像存储器100的芯片尺寸增大，因此是不方便的。
近年来，出于字和比特线的电路长度的限制，存在许多情况，其中兆比特级存储器被构成为分成被分别用作单独的存储器的多个存储器块(MAT分割)。在这种情况下，当对预定的存储器块进行读和写操作时，未被访问的存储器块被置于待用状态。
发明公开
鉴于上述情况而提出了本发明，本发明的一个目的是提供一种可在不增加芯片尺寸的情况下实现读和写两部分操作的存储装置。
本发明的另一目的是提供一种在使用缓冲存储器的情况下实现读和写两部分同步操作的存储装置。
本发明的又一目的是提供一种可有效使用未被存取的待用区域的半导体存储装置。
为了实现上述各目的，根据本发明的一个方面，提供了一种用于连续地存储顺序图像数据并输出所存储的图像数据的存储装置。该存储装置包括：存储单元，包括N个存储器块，每个存储器块可单独使用；写地址发生器，用于产生要向存储单元写入的写地址信号；以及读地址发生器，用于产生要从存储单元读取的读地址信号。该存储装置还包括控制器，用于控制写地址信号和读地址信号，从而以存储器块为单位对每个图像数据的每个写和读的开始地址进行移位，并且不对相同的存储器块同时执行写和读操作，每个图像数据的尺寸等效于M个块中的一个(M＜N)。
另外，每个图像数据表示一场或一帧的图像数据。此外，写入到存储单元中的一场或一帧的图像数据以两倍于写入速度的速度连续读出两次。写入到存储单元中的一场或一帧的图像数据以两倍于写入速度的速度连续读出两次，以执行无闪烁信号处理。
该存储装置还包括：算术电路，用于通过对不执行写和读操作的存储单元中的存储器块进行访问来执行一定信号处理。该算术电路执行降噪处理，并接收来自输入端的当前图像数据以及来自不执行写和读操作的存储器块的先前图像数据。该算术电路采用先前图像数据来对当前图像数据执行降噪处理，以产生降低了噪声的当前图像数据。
该控制器还用预定数目的修改的比特来替代从读地址信号的最高有效位开始的预定数目的比特，用于选择存储器块以读出图像数据，并且用预定数目的修改的比特来替代从写地址信号的最高有效位开始的预定数目的比特，用于选择存储器块以写入图像数据。
附图简述
为了更完整地理解本发明，将参照附图对本发明进行详述，附图中：
图1是表示传统图像存储器的结构的一示例的框图；
图2是表示在使用传统图像存储器执行无闪烁信号处理时地址变化的示意图；
图3是表示作为第一实施例的半导体存储装置的结构的框图；
图4A和4B是表示用于解释第一实施例的无闪烁信号处理时地址变化的示意图；
图5A是表示作为第二实施例的半导体存储装置的结构的框图；
图5B是表示查询表的表格；
图6是表示IIR滤波器的框图；以及
图7A和7B是表示用于解释第二实施例的IIR滤波器处理时地址变化的示意图。
实现本发明的最佳模式
下面将参照附图描述本发明的第一实施例。图3表示的是作为第一实施例的半导体存储装置10的结构。在第一实施例中，本发明的半导体存储装置10用来实现同步的两部分操作，而不必使用缓冲存储器，并且还可用来执行将屏幕数设为2来防止屏幕闪烁的无闪烁信号处理。
存储装置10具有存储单元11，存储单元11包括8个存储器块(DRAM阵列)12a至12h，它们分别被用作分离的存储器。存储器块12a至12h的结构如下，它们分别具有128K DRAM、用于选择DRAM在X方向上的地址的X解码器、及用于选择DRAM在Y方向上的地址的Y解码器。在这种情况下，每场或帧的视频数据等效于每个存储器块中的6个数据。
另外，存储装置10还包括4个选择器13a至13d，用于选择存储器块12a至12h，作为写入和读取对象。在这种情况下，选择器13a至13d成对地选择两个存储器块。选择器13a选择存储器块12a和12b作为一对，选择器13b选择存储器块12c和12d作为一对，选择器13c选择存储器块12e和12f作为一对，选择器13d选择存储器块12g和12h作为一对。因此，由每个选择器13a至13d对每对两个存储器块进行选择，使得根据存储组(bank)切换来进行连续串行操作。
存储装置10包括：写地址计数器14，用于产生20比特写地址信号；写地址指针15，用于响应于从写地址计数器14输出的进位信号进行计数，并由此输出2比特信号；以及差分装置16，用于从由写地址计数器14产生的写地址信号的高阶2比特信号(MSB(最高有效位)和从MSB开始的第二比特)中减去由指针15输出的2比特信号。
在这种情况下，由计数器14产生的20比特写地址信号的高阶2比特信号被由差分装置16产生的2比特信号替代，从而产生或形成存储单元11的写地址信号WAD。此时，根据写地址信号WAD的高阶2比特(MSB和从MSB开始的第二比特)来选择进行写入的一对存储器块。
存储装置10具有：读地址计数器17，用于产生20比特读地址信号；读地址指针18，用于根据从读地址计数器17输出的进位信号来计数，并由此输出2比特信号；以及差分装置19，用于从由读地址计数器17产生的读地址信号的高阶2比特信号(MSB(最高有效位)和从MSB开始的第二比特)中减去由指针18输出的2比特信号。
在这种情况下，由计数器17产生的读地址信号的高阶2比特信号被由差分装置输出的2比特信号替代，从而产生用于存储单元11的读地址信号RAD。此时，根据读地址信号RAD的高阶2比特(MSB和从MSB开始的第二比特)来选择进行读取的一对存储器块。
计数器17的计数速度-即读取速度-被设置为计数器14的计数速度-即写速度-的两倍，以便执行屏幕数目为2的无闪烁信号处理。仅当读地址信号RAD的高阶2比特信号(如后所述)-即通过向由差分装置19输出的2比特信号加1而得到的2比特信号-不等于写地址信号WAD的高阶2比特信号-即由差分装置16输出的2比特信号-时，才根据由计数器17输出的进位信号来对指针18进行计数。由此，每执行两次读取动作便改变读开始地址，并且可连续读取相同的一场或帧的视频数据。
下面将参照附图4A和4B来描述存储装置10的操作。图4A表示图像的地址。图4A中的每条实线表示的是图像的写地址的变化，而图4A中的虚线表示的图像的读地址的变化。亦即，写地址对应于由计数器14产生的写地址信号，而读地址对应于由计数器17产生的读地址信号。在图4A和4B中，1W、2W和3W分别表示与写入有关的一场或帧的视频数据，而1R、2R和3R分别表示与读取有关的一场或帧的视频数据，并且分别对应于上述视频数据1W、2W和3W…。
当图像的读地址和写地址原样使用时，它们的高阶2比特信号分别如下改变，「00」→「01」→「10」→「00」→「01」→…，并且仅有存储器块对12a和12b、存储器块对12c和12d、存储器块对12e和12f被用于进行写和取。由于在Q范围内采用相同的存储器块来同时执行写和读，因此不能实现写和读两部分操作。
本发明中，存储器的用于写和读的地址如图4B所示。图4B表示的是存储器的用于写和读的地址。图4B中的每条实线表示的是存储器的写地址的变化，而图4B中的每条虚线表示的是存储器的读地址的变化。写地址对应于图3中的写地址信号WAD，而读地址对应的是图3中的读地址信号RAD。在这种情况下，在视频数据1W时，写地址信号WAD的高阶2比特信号的变化情况是「00」→「01」→「10」，并且视频数据1W顺序写入存储器块对12a和12b、存储器块对12c和12d、存储器块对12e和12f。另外，在视频数据1R时，读地址信号RAD的高阶2比特信号的变化情况是「00」→「01」→「10」→「00」→「01」→「10」，并且视频数据1R以写入速度2倍的速度顺序地从存储器块对12a和12b、存储器块对12c和12d、存储器块对12e和12f读取两次。
接下来，在视频数据1W之后的视频数据2W时，写地址信号WAD的高阶2比特信号的变化情况是「11」→「00」→「01」，并且视频数据2W顺序写入存储器块对12g和12h、存储器块对12a和12b、存储器块对12c和12d。另外，在视频数据2R时，读地址信号RAD的高阶2比特信号的变化情况是「11」→「00」→「01」→「11」→「00」→「01」，并且视频数据2R以写入速度2倍的速度连续地从存储器块对12g和12h、存储器块对12a和12b、存储器块对12c和12d读取两次。
当以上述相同方式执行写和读操作，并且从数据输入侧(串行输入侧)提供正常视频数据时，在数据输出侧(串行输出侧)获得用于将屏幕数设置为2次以防止屏幕闪烁的视频数据。
在上述第一实施例中，对写和读开始地址进行相继移位，从而防止采用相同的存储器块对同时执行写和读，并且实现写和读两部分操作。由此，本实施例不使用大的缓冲存储器，并可限制芯片尺寸的增大。
图5A表示用作本发明第二实施例的半导体存储装置200。该存储装置200可实现同步的两部分操作而不必使用缓冲存储器。具体地讲，存储装置200通过访问不进行写和读操作的存储器块来执行降噪信号处理。
在第二实施例中，该半导体存储装置200不使用缓冲存储器便可实现同步的两部分操作，并利用非访问的待用区执行降噪信号处理。
存储装置200具有存储单元211，存储单元211包括10个存储器块(DRAM阵列)212a至212j，它们分别用作分离的存储器。存储器块212a至212j的结构是各具有：128K DRAM、用于选择DRAM在X方向上的地址的X解码器、以及用于选择DRAM在Y方向上的地址的Y解码器。在这种情况下，每场或帧的视频数据将等效于每个存储器块中的6个数据。
另外，存储装置200还包括5个选择器213a至213e，用于选择存储器块212a至212j作为写或读目标。此时，选择器213a至213e构成为选择两个存储器块作为一对。选择器213a选择存储器块212a和212b作为一对，等等。因此，由每个选择器213a至213e对每对两个存储器块进行选择，使得根据存储组切换来进行连续串行操作。
存储装置200包括：写地址计数器214，用于产生20比特写地址信号；写地址指针215，用于响应于由写地址计数器214输出的进位信号进行计数，并由此输出3比特信号；以及查询表216，用于将由指针215输出的3比特信号和由写地址计数器214产生的写地址信号的高阶2比特信号(MSB(最高有效位)和从MSB开始的第二比特)转换成3比特输出。
在这种情况下，由计数器214产生的20比特写地址信号的高阶2比特信号被由查询表216产生的3比特信号替代，从而产生用于存储单元211的写地址信号WAD。此时，根据写地址信号WAD的高阶3比特(MSB和从MSB起的第二和第三比特)来选择进行写入的一对存储器块。
存储装置200具有：读地址计数器217，用于产生20比特读地址信号；读地址指针218，用于根据从读地址计数器217输出的进位信号来计数，并由此输出3比特信号；以及查询表219，用于将由指针218输出的3比特信号和由读地址计数器217产生的读地址信号的高阶2比特信号(MSB(最高有效位)和从MSB开始的第二比特)转换成3比特输出。
在这种情况下，由计数器217产生的读地址信号的高阶2比特信号被由查询表219输出的3比特信号替代，从而产生用于存储单元211的读地址信号RAD。此时，根据读地址信号RAD的高阶3比特(MSB和MSB中的第二和第三比特)来选择进行读取的一对存储器块。
存储装置200还包括：IIR读地址计数器317，用于产生20比特读地址信号；IIR读地址指针318，用于根据从IIR读地址计数器317输出的进位信号来计数，并由此输出3比特信号；以及IIR查询表319，用于转换由指针318输出的3比特信号和由读地址计数器317产生的读地址信号的高阶2比特信号(MSB(最高有效位)和从MSB开始的第二比特)。这些工作如前所述，并且使得IIR(无限冲激响应)滤波器电路300能够访问存储单元211。
IIR滤波器电路300顺序地对存储器块211进行访问，以得到输入视频数据以及通过将输入视频数据延迟一场或帧产生的视频数据，从而可执行降噪处理。另外，IIR滤波器电路将消除噪声的视频数据写入每个存储器块，以替代上述输入视频数据。
图5B表示的是查询表216、219和319。最左边的3列表示的是从指针215、218和318输入的3比特。中间的的两列表示的是从计数器214、217和317输入的2比特。最右边的3列表示的是从查询表(LUT)216、219和319输出的3比特。
图6表示的是传统的已知IIR型降噪电路300的结构。降噪电路300包括：系数乘法器320，用于将输入视频数据Vin乘以系数k；系数乘法器330，用于将从存储器块211输出的一场或帧之前的视频数据Vdo乘以系数1-k；加法器340和系数乘法器350，用于对系数乘法器320和330的输出视频数据进行相加和平均，从而得到消除了噪声的输出视频数据Vout；及减法器360和系数输出电路370，用于对输入视频数据Vin和从存储器块211输出的视频数据Vdo两者进行相减运算，并根据表示其相减的信号得到对应于运动的系数k(0＜k＜1)。输出视频数据被作为消除噪声的视频数据输出，并存储在存储单元211中。
返回来参照图5A，IIR滤波器电路300执行降噪处理，以获得消除噪声的输出视频数据Vout。在这种情况下，IIR滤波器电路300不必具有存储器。亦即，IIR滤波器电路300可访问构成存储单元211的存储器块，从而获得输入视频数据Vin和超前一场的输出视频数据Vdo。顺便地讲，由IIR滤波器电路300执行的降噪处理是在读取消除了噪声的视频数据之前执行的。
下面将参照附图7A和7B来描述存储装置200的操作。图7A表示图像的地址。图7A中的每条实线表示图像的写地址的变化，而图7A中的每条虚线表示的是图像的读地址的变化。写地址对应于由计数器214产生的写地址信号，虚线所示的读地址对应于由计数器217产生的读地址信号。此外，计数器317产生读地址信号IIR，如图7B中的每条划道的线所示。图7A和7B中，1W、2W和3W…分别表示与写入有关的一场或帧的视频数据，而1R、2R和3R…分别表示与读取有关的一场或帧的视频数据，并分别对应于前述视频数据1W(1C)、2W(2C)和3W(3C)…。另外，1C、2C和3C也分别表示与读取有关的一场或帧的视频数据，并对应于前述视频数据1W、2W和3W。
在这种情况下，当视频数据1W时，写地址信号WAD的高阶3比特信号的变化情况为「000」→「001」→「010」→…，并且视频数据1W顺序写入存储器块对212a和212b、存储器块对212c和212d等而不进行降噪处理，这是因为存储单元211中不存在先前的视频数据。另外，当视频数据1C时，读地址信号RAD的高阶3比特信号的变化情况为「000」→「001」→「010」，并且视频数据1C顺序从存储器块对212a和212b、存储器块对212c和212d及存储器块对212e和212f读出，以提供给IIR滤波器电路300。
然后，在IIR滤波器电路300，采用来自存储单元211的视频数据1C，对视频数据1W之后的输入视频数据2W执行降噪处理，并将消除了噪声的视频数据2W从IIR滤波器电路300输出。在这种情况下，写入存储单元211的视频数据被已由IIR滤波器电路300消除了噪声的视频数据(输出视频数据Vout)替代。与此同时，在视频数据1W之后的消除了噪声的视频数据2W时，写地址信号WAD的高阶3比特信号的变化情况为「011」→「100」→「000」。消除了噪声的视频数据2W被顺序写入存储器块对212g和212h、存储器块对212i和212j及存储器块对212a和212b。
此外，当视频数据1R时，读地址信号RAD的高阶3比特信号的变化情况为「000」→「001」→「010」，并且视频数据1R连续地从存储器块对212a和212b、存储器块对212c和212d及存储器块对212e和212f读出，从存储装置200输出。
接下来，在消除了噪声的视频数据2C时，读地址信号RAD的高阶3比特信号的变化情况为「011」→「100」→「000」，并且消除了噪声的视频数据2C顺序从存储器块对212g和212h、存储器块对212i和212j及存储器块对212a和212b读出，以提供给IIR滤波器电路300。
然后，在IIR滤波器电路300，采用来自存储单元211的视频数据2C，对该视频数据之后的输入视频数据3W执行降噪处理，并将消除了噪声的视频数据3W从IIR滤波器电路300输出。在这种情况下，写入存储单元211的视频数据被已由IIR滤波器电路300消除了噪声的视频数据(输出视频数据Vout)替代。与此同时，在消除了噪声的视频数据2R时，写地址信号WAD的高阶3比特信号的变化情况为「011」→「100」→「000」，并且消除了噪声的视频数据2R被连续地从存储器块对212g和212h、存储器块对212i和212j及存储器块对212a和212b读出，从存储装置200输出。
当以上述相同方式执行读和写操作并且从数据输入侧(串行输入侧)提供正常视频数据时，在数据输出侧(串行输出侧)获得消除了噪声的视频数据。在数据输出侧得到的视频数据已被进行了降噪处理。
在已述第二实施例中，对写和读地址顺序移位，从而不同时对相同的存储器块对进行写和读，并且可实现写和读两部分操作。因此，本实施例不使用大的缓冲存储器，并且能够以与第一实施例相同的方式限制芯片尺寸的增大。另外，IIR滤波器300访问不执行写和读操作的存储器块，以执行降噪信号处理。因此，可有效使用未访问的待用存储器区。
尽管在上述第二实施例中提供了用于进行降噪处理的IIR滤波器电路300，但是，可提供对不执行写和读操作的存储器块进行访问的IIR，以便获得预定视频数据，从而执行其他处理。例如，可将用于将NTSC视频数据转换成高清晰度电视视频数据的分辨率产生处理(参见日本专利申请平6-205934)、用于将隔行视频数据转换成非隔行视频数据的逐行转换处理、MPEG(运动图像专家组)的运动向量检测处理等应用为其他处理。
根据本发明，存储单元包括N个存储器块，它们分别用作分离的存储器。当将存储器块中以M个数据为单位的数据顺序写入存储单元并连续由此读取时，以存储器块为单元，对上述每个单元对写和读开始地址进行移位，从而不对相同的存储器块同时进行写和读。由此，可实现写和读两部分操作，同时限制芯片尺寸的增大。
另外，根据本发明，不采用缓冲存储器便可实现写和读两部分操作。由此，可实现芯片的小尺寸。
此外，根据本发明，存储单元包括：多个存储器块，它们分别用作分离的存储器；以及提供算术电路，用于对不进行写和读操作的存储器块进行访问，从而进行信号处理。因此，所带来的好处是，可有效地利用未访问的交互区。
尽管已经全面地描述了本发明，但本领域内的技术人员应理解的是，可在不背离所提出的本发明的宗旨和范围的情况下，进行各种修改和变型。

Claims (16)

1.一种存储装置，用于相继存储顺序图像数据，并输出所存储的图像数据，该存储装置包括：
存储单元，包括N个存储器块，每个存储器块可单独使用；
写地址发生器，用于产生要向存储单元写入的写地址信号；
读地址发生器，用于产生要从存储单元读取的读地址信号；以及
控制器，用于控制写地址信号和读地址信号，从而以存储器块为单位对每个图像数据的每个写和读的开始地址进行移位，并且不对相同的存储器块同时执行写和读操作，每个图像数据的尺寸等效于M个块中的一个(M＜N)。
2.如权利要求1所述的存储装置，其中每个图像数据表示一场或一帧的图像数据。
3.如权利要求2所述的存储装置，其中写入到存储单元中的一场或一帧的图像数据以两倍于写入速度的速度连续读出两次。
4.如权利要求3所述的存储装置，其中写入到存储单元中的一场或一帧的图像数据以两倍于写入速度的速度连续读出两次，以执行无闪烁信号处理。
5.如权利要求2所述的存储装置，还包括：
算术电路，用于通过对所述存储单元中的不执行所述写和读操作的存储器块进行访问来执行一定信号处理。
6.如权利要求5所述的存储装置，其中所述算术电路执行降噪处理。
7.如权利要求6所述的存储装置，其中所述算术电路接收来自输入端的当前图像数据以及来自所述不执行所述写和读操作的存储器块的先前图像数据，采用所述先前图像数据来对所述当前图像数据执行所述降噪处理，以产生降低了噪声的当前图像数据。
8.如权利要求1所述的存储装置，其中所述控制器用预定数目的修改的比特来替代从读地址信号的最高有效位开始的预定数目的比特，用于选择存储器块以读出图像数据，并且用预定数目的修改的比特来替代从写地址信号的最高有效位开始的预定数目的比特，用于选择存储器块以写入图像数据。
9.一种用于相继存储顺序图像数据、并从存储装置输出所存储的图像数据的方法，包括如下步骤：
产生要向存储单元写入的写地址信号，所述存储单元包括N个存储器块，每个存储器块可单独使用；
产生要从存储单元读取的读地址信号；以及
控制写地址信号和读地址信号，使得以存储器块为单位对每个图像数据的每个写和读的开始地址进行移位，并且不对相同的存储器块同时执行写和读操作，每个图像数据的尺寸等效于M个块中的一个(M＜N)。
10.如权利要求9所述的方法，其中每个图像数据表示一场或一帧的图像数据。
11.如权利要求10所述的方法，其中写入到存储单元中的一场或一帧的图像数据以两倍于写入速度的速度连续读出两次。
12.如权利要求11所述的方法，其中写入到存储单元中的一场或一帧的图像数据以两倍于写入速度的速度连续读出两次，以执行无闪烁信号处理。
13.如权利要求10所述的方法，还包括如下步骤：
通过对所述存储单元中的不执行所述写和读操作的存储器块进行访问来执行一定信号处理，。
14.如权利要求13所述的方法，其中所述执行步骤执行降噪处理。
15.如权利要求14所述的方法，其中所述执行步骤采用来自所述不执行所述写和读操作的存储器块的先前图像数据来对来自输入端的当前图像数据执行所述降噪处理，以产生降低了噪声的当前图像数据。
16.如权利要求9所述的方法，其中所述控制步骤用预定数目的修改的比特来替代从读地址信号的最高有效位开始的预定数目的比特，用于选择存储器块以读出图像数据，并且用预定数目的修改的比特来替代从写地址信号的最高有效位开始的预定数目的比特，用于选择存储器块以写入图像数据。
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