JPH11346346A - 画像変換装置および画像変換方法 - Google Patents

Abstract

(57)【要約】 【課題】 インターレース／プログレッシブ変換を行
う、汎用性の高い装置を提供する。 【解決手段】 フレーム画像蓄積メモリ２Ａ乃至２Ｃ
は、少なくとも１フレームの画像の記憶が可能な記憶容
量を有している。アドレス生成回路１では、フレーム画
像蓄積メモリ２Ａ乃至２Ｃに、インターレース画像を構
成するフィールドを記憶させるときのアドレスが発生さ
れ、そのフィールドを構成する画素（画素値）ととも
に、セレクタ３に供給される。セレクタ３では、制御回
路５の制御にしたがい、フレーム画像蓄積メモリ２Ａ乃
至２Ｃのうちの２つが選択され、その選択された２つの
メモリに、アドレス生成回路１の出力が供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像変換装置およ
び画像変換方法に関し、特に、インターレース走査され
る画像を、ノンインターレース走査される画像に変換す
る場合に用いて好適な画像変換装置および画像変換方法
に関する。

【０００２】

【従来の技術】例えば、ＮＴＳＣ（National Televisio
n System Committee）方式のテレビジョン信号は、イン
ターレース走査（飛び越し走査）されて表示される。即
ち、ＮＴＳＣ方式のテレビジョン信号の１フレーム（１
コマ）（の画像）は、図６に示すように、その送信時の
周波数帯域を節約するため、約１／６０秒周期の奇数フ
ィールド（の画像）と偶数フィールド（の画像）とで構
成される。そして、各フレームは、奇数フィールドが、
約１／６０秒周期で、奇数ラインに沿って走査され、そ
の後に、偶数フィールドが、約１／６０秒周期で偶数ラ
インに沿って走査されることが繰り返されることで、約
１／３０秒周期で表示される。従って、ＮＴＳＣ方式な
どのインターレース走査される画像は、１フレームの走
査線数の１／２で構成されるフィールド単位で表示され
るが、奇数フィールドを構成するライン（奇数ライン）
と、偶数フィールドを構成するライン（偶数ライン）と
が１ラインだけずれており、そのような奇数フィールド
と偶数フィールドとが交互に表示されることで、人間の
目には、その残像効果により、奇数フィールドと偶数フ
ィールドとが合成された１枚の画像として見える。

【０００３】なお、フレームの最上行のラインを第０ラ
インとした場合と、第１ラインとした場合とでは、奇数
フィールドおよび偶数フィールドを構成するラインは異
なるが、ここでは、例えば、フレームの最上行のライン
を第１ラインとする（但し、フレームの最上行のライン
を第０ラインとしても良い）。

【０００４】ところで、インターレース走査される画像
（以下、適宜、インターレース画像という）に対して、
例えば、各種のエフェクト処理を施す場合においては、
フィールド単位でエフェクト処理を施すと、画像の解像
度が低くなり、また、奇数フィールドと偶数フィールド
とで、表示位置が１ライン異なるために、エフェクト結
果が、１／６０秒単位で、１ライン分だけ振動すること
等から、連続する２つのフィールド（奇数フィールドと
偶数フィールド）からフレームを構成し、そのフレーム
を対象として、エフェクト処理が施されることが多い。

【０００５】ここで、フィールド単位のインターレース
画像を、フレーム単位の画像に変換した場合の、そのフ
レーム単位の画像は、本来ならば、１枚の完成された静
止画であるべきであるが、１フレームを構成する奇数フ
ィールドと偶数フィールドとの間には１／６０秒の時間
差があるために、そのような奇数フィールドと偶数フィ
ールドとから構成される１フレームの画像は、完全な静
止画にはならない（奇数ラインと偶数ラインとで、多少
ずれた画像になる）。

【０００６】フィールド単位のインターレース画像を、
ノンインターレース走査される、フレーム単位の画像
（以下、適宜、プログレッシブ画像という）に変換（以
下、適宜、インターレース／プログレッシブ変換とい
う）する方法としては、例えば、次のような２つの方法
が知られている。

【０００７】即ち、第１の方法では、例えば、図７に示
すように、インターレース画像の１フレームを構成する
奇数フィールドおよび偶数フィールドとが揃った時点
で、その奇数フィールドと偶数フィールドとを用いて、
１フレームが作成される。しかしながら、第１の方法に
よれば、プログレッシブ画像が得られる周期が、約１／
３０、即ち、元のインターレース画像の表示周期である
約１／６０秒の２倍になるため、元のインターレース画
像が、比較的動きの激しいものである場合には、プログ
レッシブ画像は、動きの滑らかさに欠けたものとなる。

【０００８】そこで、第２の方法では、例えば、図８に
示すように、フィールドを受信するごとに、そのフィー
ルドと１つ前のフィールドとで、１フレームが作成され
る。第２の方法によれば、プログレッシブ画像が得られ
る周期が、元のインターレース画像の表示周期である約
１／６０秒と同一であるため、動きの滑らかさに欠ける
ことはない。

【０００９】以上から、インターレース／プログレッシ
ブ変換を行う場合には、第２の方法を用いるのが望まし
い。そこで、図９は、この第２の方法に基づいて、イン
ターレース／プログレッシブ変換を行う、従来の画像変
換装置の一例の構成を示している。

【００１０】アドレス生成回路２１には、インターレー
ス／プログレッシブ変換の対象であるインターレース画
像のディジタル信号が、例えば、奇数フィールド、偶数
フィールド、奇数フィールド、・・・といった順番で入
力されるようになされている。アドレス生成回路２１
は、そこに入力されるインターレース画像を構成する各
画素（画素値）を、フィールド画像蓄積メモリ２２Ａ乃
至２２Ｃのうちのいずれかに記憶させるためのアドレス
を発生し、入力されたインターレース画像とともに、セ
レクタ２３に供給するようになされている。また、アド
レス生成回路２１は、そこに入力されるインターレース
画像の垂直同期信号を検出し、制御回路２５に出力する
ようにもなされている。

【００１１】フィールド画像蓄積メモリ２２Ａ乃至２２
Ｃは、例えば、入力ポートと出力ポートとを別々に有す
るデュアルポートの半導体メモリで、１フィールド分の
画像を記憶することのできる記憶容量を有している。そ
して、フィールド画像蓄積メモリ２２Ａ乃至２２Ｃは、
セレクタ２３を介して、アドレス生成回路２１からイン
ターレース画像（を構成する画素）およびアドレスを受
信した場合、そのアドレスに、インターレース画像を構
成する、対応する画素を記憶させるようになされてい
る。

【００１２】セレクタ２３は、制御回路２５の制御にし
たがい、アドレス生成回路２１の出力を、フィールド画
像蓄積メモリ２２Ａ乃至２２Ｃのうちのいずれかに供給
して記憶させるようになされている。セレクタ２４は、
制御回路２５の制御にしたがい、フィールド画像蓄積メ
モリ２２Ａ乃至２２Ｃのうちの２つを選択するようにな
されている。ここで、セレクタ２４が選択した２つのメ
モリに記憶されている各フィールドの画素が読み出され
ることで、フレームが構成される。

【００１３】制御回路２５は、アドレス生成回路２１か
ら供給される垂直同期信号のタイミングに同期して、セ
レクタ２３および２４を制御するようになされている。

【００１４】次に、図１０のフローチャートを参照し
て、その動作について説明する。

【００１５】例えば、いま、奇数フィールドである、例
えば、第２Ｎ＋１フィールドのインターレース画像（Ｎ
は整数）が、アドレス生成回路２１に入力され、その奇
数フィールドの垂直同期信号が、アドレス生成回路２１
から、制御回路２５に出力されたとする。

【００１６】この場合、制御回路２５は、ステップＳ２
１において、フィールド画像蓄積メモリ２２Ａ乃至２２
Ｃのうちの、例えば、フィールド画像蓄積メモリ２２Ｃ
を選択するように、セレクタ２３を制御するとともに、
他の２つのフィールド画像蓄積メモリ２２Ａおよび２２
Ｂを選択するように、セレクタ２４を制御する。

【００１７】アドレス生成回路２１では、そこに入力さ
れた奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ２３に供給される。い
まの場合、セレクタ２３は、フィールド画像蓄積メモリ
２２Ｃを選択しているから、アドレス生成回路２１が出
力する奇数フィールドの画素とアドレスは、セレクタ２
３を介して、フィールド画像蓄積メモリ２２Ｃに供給さ
れ、そのアドレスに、その画素が記憶される。即ち、第
２Ｎ＋１フィールドは、フィールド画像蓄積メモリ２２
Ｃに記憶される。

【００１８】一方、セレクタ２４では、フィールド画像
蓄積メモリ２２Ａおよび２２Ｂが選択されるが、このフ
ィールド画像蓄積メモリ２２Ａまたは２２Ｂには、前回
行われた、後述するステップＳ２５またはＳ２６におい
て、奇数フィールド（第２Ｎ−１フィールド）または偶
数フィールド（第２Ｎフィールド）が既に記憶されてい
る。そこで、フィールド画像蓄積メモリ２２Ａに記憶さ
れた奇数フィールドが、奇数ラインの画像として、セレ
クタ２４を介して読み出されとともに、フィールド画像
蓄積メモリ２２Ｂに記憶された偶数フィールドが、偶数
ラインの画像として、セレクタ２４を介して読み出さ
れ、１フレームのプログレッシブ画像が構成される。即
ち、フィールド画像蓄積メモリ２２Ａに記憶された奇数
フィールドの最上行のラインが読み出され、その後、フ
ィールド画像蓄積メモリ２２Ｂに記憶された偶数フィー
ルドの最上行のラインが読み出される。さらに、フィー
ルド画像蓄積メモリ２２Ａに記憶された奇数フィールド
の上から２行目のラインが読み出され、その後、フィー
ルド画像蓄積メモリ２２Ｂに記憶された偶数フィールド
の上から２行目のラインが読み出される。以下、同様に
して、フィールド画像蓄積メモリ２２Ａに記憶された奇
数フィールドの最下行およびフィールド画像蓄積メモリ
２２Ｂに記憶された偶数フィールドの最下行のラインま
でが読み出される。

【００１９】なお、フィールド画像蓄積メモリ２２Ａお
よび２２Ｂからの読み出しは、例えば、フィールド画像
蓄積メモリ２２Ｃへの書き込み速度の２倍の速度で行わ
れる。

【００２０】その後、偶数フィールドである第２Ｎ＋２
フィールドのインターレース画像が、アドレス生成回路
２１に入力され、この場合、アドレス生成回路２１は、
その偶数フィールドの垂直同期信号を、制御回路２５に
出力する。

【００２１】この場合、制御回路２５は、ステップＳ２
２に進み、フィールド画像蓄積メモリ２２Ａ乃至２２Ｃ
のうちの、例えば、フィールド画像蓄積メモリ２２Ａを
選択するように、セレクタ２３を制御するとともに、他
の２つのフィールド画像蓄積メモリ２２Ｂおよび２２Ｃ
を選択するように、セレクタ２４を制御する。

【００２２】アドレス生成回路２１では、そこに入力さ
れた偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ２３に供給される。い
まの場合、セレクタ２３は、フィールド画像蓄積メモリ
２２Ａを選択しているから、アドレス生成回路２１が出
力する偶数フィールドの画素とアドレスは、セレクタ２
３を介して、フィールド画像蓄積メモリ２２Ａに供給さ
れ、そのアドレスに、その画素が記憶される。即ち、第
２Ｎ＋２フィールドは、フィールド画像蓄積メモリ２２
Ａに記憶される。

【００２３】一方、セレクタ２４では、フィールド画像
蓄積メモリ２２Ｂおよび２２Ｃが選択されるが、このフ
ィールド画像蓄積メモリ２２Ｂまたは２２Ｃには、前回
行われたステップＳ２６またはＳ２１において、偶数フ
ィールド（第２Ｎフィールド）または奇数フィールド
（第２Ｎ＋１フィールド）が既に記憶されている。そこ
で、フィールド画像蓄積メモリ２２Ｂに記憶された偶数
フィールドが、偶数ラインの画像として、セレクタ２４
を介して読み出されるとともに、フィールド画像蓄積メ
モリ２２Ｃに記憶された奇数フィールドが、奇数ライン
の画像として、セレクタ２４を介して読み出され、１フ
レームのプログレッシブ画像が構成される。即ち、フィ
ールド画像蓄積メモリ２２Ｃに記憶された奇数フィール
ドの最上行のラインが読み出され、その後、フィールド
画像蓄積メモリ２２Ｂに記憶された偶数フィールドの最
上行のラインが読み出される。さらに、フィールド画像
蓄積メモリ２２Ｃに記憶された奇数フィールドの上から
２行目のラインが読み出され、その後、フィールド画像
蓄積メモリ２２Ｂに記憶された偶数フィールドの上から
２行目のラインが読み出される。以下、同様にして、フ
ィールド画像蓄積メモリ２２Ｃに記憶された奇数フィー
ルドの最下行およびフィールド画像蓄積メモリ２２Ｂに
記憶された偶数フィールドの最下行のラインまでが読み
出される。

【００２４】なお、フィールド画像蓄積メモリ２２Ｂお
よび２２Ｃからの読み出しは、例えば、フィールド画像
蓄積メモリ２２Ａへの書き込み速度の２倍の速度で行わ
れる。

【００２５】その後、奇数フィールドである第２Ｎ＋３
フィールドのインターレース画像が、アドレス生成回路
２１に入力され、この場合、アドレス生成回路２１は、
その奇数フィールドの垂直同期信号を、制御回路２５に
出力する。

【００２６】この場合、制御回路２５は、ステップＳ２
３に進み、フィールド画像蓄積メモリ２２Ａ乃至２２Ｃ
のうちの、例えば、フィールド画像蓄積メモリ２２Ｂを
選択するように、セレクタ２３を制御するとともに、他
の２つのフィールド画像蓄積メモリ２２Ａおよび２２Ｃ
を選択するように、セレクタ２４を制御する。

【００２７】アドレス生成回路２１では、そこに入力さ
れた奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ２３に供給される。い
まの場合、セレクタ２３は、フィールド画像蓄積メモリ
２２Ｂを選択しているから、アドレス生成回路２１が出
力する奇数フィールドの画素とアドレスは、セレクタ２
３を介して、フィールド画像蓄積メモリ２２Ｂに供給さ
れ、そのアドレスに、その画素が記憶される。即ち、第
２Ｎ＋３フィールドは、フィールド画像蓄積メモリ２２
Ｂに記憶される。

【００２８】一方、セレクタ２４では、フィールド画像
蓄積メモリ２２Ａおよび２２Ｃが選択されるが、このフ
ィールド画像蓄積メモリ２２Ａまたは２２Ｃには、前回
行われたステップＳ２２またはＳ２１において、偶数フ
ィールド（第２Ｎ＋２フィールド）または奇数フィール
ド（第２Ｎ＋１フィールド）が既に記憶されている。そ
こで、フィールド画像蓄積メモリ２２Ａに記憶された偶
数フィールドが、偶数ラインの画像として、セレクタ２
４を介して読み出されるとともに、フィールド画像蓄積
メモリ２２Ｃに記憶された奇数フィールドが、奇数ライ
ンの画像として、セレクタ２４を介して読み出され、１
フレームのプログレッシブ画像が構成される。即ち、フ
ィールド画像蓄積メモリ２２Ｃに記憶された奇数フィー
ルドの最上行のラインが読み出され、その後、フィール
ド画像蓄積メモリ２２Ａに記憶された偶数フィールドの
最上行のラインが読み出される。さらに、フィールド画
像蓄積メモリ２２Ｃに記憶された奇数フィールドの上か
ら２行目のラインが読み出され、その後、フィールド画
像蓄積メモリ２２Ａに記憶された偶数フィールドの上か
ら２行目のラインを読み出される。以下、同様にして、
フィールド画像蓄積メモリ２２Ｃに記憶された奇数フィ
ールドの最下行およびフィールド画像蓄積メモリ２２Ａ
に記憶された偶数フィールドの最下行のラインまでが読
み出される。

【００２９】なお、フィールド画像蓄積メモリ２２Ａお
よび２２Ｃからの読み出しは、例えば、フィールド画像
蓄積メモリ２２Ｂへの書き込み速度の２倍の速度で行わ
れる。

【００３０】その後、偶数フィールドである第２Ｎ＋４
フィールドのインターレース画像が、アドレス生成回路
２１に入力され、この場合、アドレス生成回路２１は、
その偶数フィールドの垂直同期信号を、制御回路２５に
出力する。

【００３１】この場合、制御回路２５は、ステップＳ２
４において、ステップＳ２１と同様に、フィールド画像
蓄積メモリ２２Ａ乃至２２Ｃのうちの、フィールド画像
蓄積メモリ２２Ｃを選択するように、セレクタ２３を制
御するとともに、他の２つのフィールド画像蓄積メモリ
２２Ａおよび２２Ｂを選択するように、セレクタ２４を
制御する。

【００３２】アドレス生成回路２１では、そこに入力さ
れた偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ２３に供給される。い
まの場合、セレクタ２３は、フィールド画像蓄積メモリ
２２Ｃを選択しているから、アドレス生成回路２１が出
力する偶数フィールドの画素とアドレスは、セレクタ２
３を介して、フィールド画像蓄積メモリ２２Ｃに供給さ
れ、そのアドレスに、その画素が記憶される。即ち、第
２Ｎ＋４フィールドは、フィールド画像蓄積メモリ２２
Ｃに記憶される。

【００３３】一方、セレクタ２４では、フィールド画像
蓄積メモリ２２Ａおよび２２Ｂが選択されるが、このフ
ィールド画像蓄積メモリ２２Ａまたは２２Ｂには、前回
行われたステップＳ２２またはＳ２３において、偶数フ
ィールド（第２Ｎ＋２フィールド）または奇数フィール
ド（第２Ｎ＋３フィールド）が既に記憶されている。そ
こで、フィールド画像蓄積メモリ２２Ａに記憶された偶
数フィールドが、偶数ラインの画像として、セレクタ２
４を介して読み出されるとともに、フィールド画像蓄積
メモリ２２Ｂに記憶された奇数フィールドが、奇数ライ
ンの画像として、セレクタ２４を介して読み出され、１
フレームのプログレッシブ画像が構成される。即ち、フ
ィールド画像蓄積メモリ２２Ｂに記憶された奇数フィー
ルドの最上行のラインが読み出され、その後、フィール
ド画像蓄積メモリ２２Ａに記憶された偶数フィールドの
最上行のラインが読み出される。さらに、フィールド画
像蓄積メモリ２２Ｂに記憶された奇数フィールドの上か
ら２行目のラインが読み出され、その後、フィールド画
像蓄積メモリ２２Ａに記憶された偶数フィールドの上か
ら２行目のラインが読み出される。以下、同様にして、
フィールド画像蓄積メモリ２２Ｂに記憶された奇数フィ
ールドの最下行およびフィールド画像蓄積メモリ２２Ａ
に記憶された偶数フィールドの最下行のラインまでが読
み出される。

【００３４】その後、奇数フィールドである第２Ｎ＋５
フィールドのインターレース画像が、アドレス生成回路
２１に入力され、この場合、アドレス生成回路２１は、
その奇数フィールドの垂直同期信号を、制御回路２５に
出力する。

【００３５】この場合、制御回路２５は、ステップＳ２
５に進み、ステップＳ２２における場合と同様に、フィ
ールド画像蓄積メモリ２２Ａ乃至２２Ｃのうちの、フィ
ールド画像蓄積メモリ２２Ａを選択するように、セレク
タ２３を制御するとともに、他の２つのフィールド画像
蓄積メモリ２２Ｂおよび２２Ｃを選択するように、セレ
クタ２４を制御する。

【００３６】アドレス生成回路２１では、そこに入力さ
れた奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ２３に供給される。い
まの場合、セレクタ２３は、フィールド画像蓄積メモリ
２２Ａを選択しているから、アドレス生成回路２１が出
力する奇数フィールドの画素とアドレスは、セレクタ２
３を介して、フィールド画像蓄積メモリ２２Ａに供給さ
れ、そのアドレスに、その画素が記憶される。即ち、第
２Ｎ＋５フィールドは、フィールド画像蓄積メモリ２２
Ａに記憶される。

【００３７】一方、セレクタ２４では、フィールド画像
蓄積メモリ２２Ｂおよび２２Ｃが選択されるが、このフ
ィールド画像蓄積メモリ２２Ｂまたは２２Ｃには、前回
行われたステップＳ２３またはＳ２４において、奇数フ
ィールド（第２Ｎ＋３フィールド）または偶数フィール
ド（第２Ｎ＋４フィールド）が既に記憶されている。そ
こで、フィールド画像蓄積メモリ２２Ｂに記憶された奇
数フィールドが、奇数ラインの画像として、セレクタ２
４を介して読み出されるとともに、フィールド画像蓄積
メモリ２２Ｃに記憶された偶数フィールドが、偶数ライ
ンの画像として、セレクタ２４を介して読み出され、１
フレームのプログレッシブ画像が構成される。即ち、フ
ィールド画像蓄積メモリ２２Ｂに記憶された奇数フィー
ルドの最上行のラインが読み出され、その後、フィール
ド画像蓄積メモリ２２Ｃに記憶された偶数フィールドの
最上行のラインが読み出される。さらに、フィールド画
像蓄積メモリ２２Ｂに記憶された奇数フィールドの上か
ら２行目のラインが読み出され、その後、フィールド画
像蓄積メモリ２２Ｃに記憶された偶数フィールドの上か
ら２行目のラインが読み出される。以下、同様にして、
フィールド画像蓄積メモリ２２Ｂに記憶された奇数フィ
ールドの最下行およびフィールド画像蓄積メモリ２２Ｃ
に記憶された偶数フィールドの最下行のラインまでが読
み出される。

【００３８】その後、偶数フィールドである第２Ｎ＋６
フィールドのインターレース画像が、アドレス生成回路
２１に入力され、この場合、アドレス生成回路２１は、
その偶数フィールドの垂直同期信号を、制御回路２５に
出力する。

【００３９】この場合、制御回路２５は、ステップＳ２
６に進み、ステップＳ２３における場合と同様に、フィ
ールド画像蓄積メモリ２２Ａ乃至２２Ｃのうちの、フィ
ールド画像蓄積メモリ２２Ｂを選択するように、セレク
タ２３を制御するとともに、他の２つのフィールド画像
蓄積メモリ２２Ａおよび２２Ｃを選択するように、セレ
クタ２４を制御する。

【００４０】アドレス生成回路２１では、そこに入力さ
れた偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ２３に供給される。い
まの場合、セレクタ２３は、フィールド画像蓄積メモリ
２２Ｂを選択しているから、アドレス生成回路２１が出
力する偶数フィールドの画素とアドレスは、セレクタ２
３を介して、フィールド画像蓄積メモリ２２Ｂに供給さ
れ、そのアドレスに、その画素が記憶される。即ち、第
２Ｎ＋６フィールドは、フィールド画像蓄積メモリ２２
Ｂに記憶される。

【００４１】一方、セレクタ２４では、フィールド画像
蓄積メモリ２２Ａおよび２２Ｃが選択されるが、このフ
ィールド画像蓄積メモリ２２Ａまたは２２Ｃには、前回
行われたステップＳ２５またはＳ２４において、奇数フ
ィールド（第２Ｎ＋５フィールド）または偶数フィール
ド（第２Ｎ＋４フィールド）が既に記憶されている。そ
こで、フィールド画像蓄積メモリ２２Ａに記憶された奇
数フィールドが、奇数ラインの画像として、セレクタ２
４を介して読み出されるとともに、フィールド画像蓄積
メモリ２２Ｃに記憶された偶数フィールドが、偶数ライ
ンの画像として、セレクタ２４を介して読み出され、１
フレームのプログレッシブ画像が構成される。即ち、フ
ィールド画像蓄積メモリ２２Ａに記憶された奇数フィー
ルドの最上行のラインが読み出され、その後、フィール
ド画像蓄積メモリ２２Ｃに記憶された偶数フィールドの
最上行のラインが読み出される。さらに、フィールド画
像蓄積メモリ２２Ａに記憶された奇数フィールドの上か
ら２行目のラインが読み出されその後、フィールド画像
蓄積メモリ２２Ｃに記憶された偶数フィールドの上から
２行目のラインが読み出される。以下、同様にして、フ
ィールド画像蓄積メモリ２２Ａに記憶された奇数フィー
ルドの最下行およびフィールド画像蓄積メモリ２２Ｃに
記憶された偶数フィールドの最下行のラインまでが読み
出される。

【００４２】その後、奇数フィールドである第２Ｎ＋７
フィールドのインターレース画像が、アドレス生成回路
２１に入力されると、ステップＳ２１に戻り、その第２
Ｎ＋７フィールド以降のフィールドについて、以下、同
様の処理が繰り返される。

【００４３】以上のように、図９の画像変換装置では、
１フィールド分の記憶容量をそれぞれ有する３つのフィ
ールド画像蓄積メモリ２２Ａ乃至２２Ｃのうちの１つ
に、入力されたフィールドが記憶されるのと同時に、他
の２つから、それぞれに既に記憶されている奇数フィー
ルドまたは偶数フィールドのラインが、交互に読み出さ
れることで、プログレッシブ画像が生成される。即ち、
画像の読み出し時に、インターレース／プログレッシブ
変換が行われる。

【００４４】

【発明が解決しようとする課題】従来の画像変換装置で
は、１フィールド分の記憶容量をそれぞれ有する３つの
フィールド画像蓄積メモリ２２Ａ乃至２２Ｃという少な
い容量のメモリで、インターレース／プログレッシブ変
換を行うことができるが、その反面、アドレスに関する
制約が生じる。

【００４５】即ち、従来の画像変換装置においては、上
述したように、３つのフィールド画像蓄積メモリ２２Ａ
乃至２２Ｃのうち２つから、それぞれに既に記憶されて
いる奇数フィールドまたは偶数フィールドのラインを、
交互に読み出す必要があり、そのような読み出しを行う
ためのアドレスを与える必要がある。

【００４６】さらに、３つのフィールド画像蓄積メモリ
２２Ａ乃至２２Ｃそれぞれには、奇数フィールドまたは
偶数フィールドのうちのいずれか一方だけが記憶される
わけではないので、即ち、奇数フィールドが記憶される
場合もあるし、偶数フィールドが記憶される場合もある
ので、３つのフィールド画像蓄積メモリ２２Ａ乃至２２
Ｃのうちの読み出し対象の２つのいずれから読み出しを
開始するか（上述のように、交互に読み出すときの読み
出し順序）は、それぞれに奇数フィールドまたは偶数フ
ィールドのうちのいずれが記憶されているのかによって
決める必要がある。

【００４７】従って、セレクタ２４の後段に接続される
デバイスは、以上のようなアドレスの制約に対応可能な
ものでなければならず、そのようなデバイスでないデバ
イスは、セレクタ２４に接続しても、プログレッシブ画
像を利用することができない。即ち、セレクタ２４の後
段に接続可能なデバイスが制限され、このため、画像変
換装置の汎用性は低いものとなる（近年は、パーソナル
コンピュータ向けに市販されている部品を利用した方
が、コストパフォーマンスの高い製品を作ることができ
るが、アドレスの制約がある場合には、そのような部品
を利用することができない（セレクタ２４の後段に接続
できない）ことがある）。

【００４８】本発明は、このような状況に鑑みてなされ
たものであり、インターレース／プログレッシブ変換を
行う、汎用性の高い装置を提供することができるように
するものである。

【００４９】

【課題を解決するための手段】請求項１に記載の画像変
換装置は、少なくとも１フレームの画像の記憶が可能な
第１乃至第３の記憶手段と、インターレース画像を構成
するフィールドが、第１乃至第３の記憶手段のうちの２
つに記憶されるように制御を行う制御手段と、フィール
ドを、第１乃至第３の記憶手段のうちの２つに記憶させ
るときのアドレスを発生するアドレス発生手段とを備え
ることを特徴とする。

【００５０】請求項５に記載の画像変換方法は、少なく
とも１フレームの画像の記憶が可能な第１乃至第３の記
憶手段に、インターレース画像を構成するフィールドを
記憶させるときのアドレスを発生し、第１乃至第３の記
憶手段のうちの２つに、フィールドを記憶させることを
特徴とする。

【００５１】請求項１に記載の画像変換装置において
は、第１乃至第３の記憶手段は、少なくとも１フレーム
の画像の記憶が可能なようになされている。制御手段
は、インターレース画像を構成するフィールドが、第１
乃至第３の記憶手段のうちの２つに記憶されるように制
御を行い、アドレス発生手段は、フィールドを、第１乃
至第３の記憶手段のうちの２つに記憶させるときのアド
レスを発生するようになされている。

【００５２】請求項５に記載の画像変換方法において
は、少なくとも１フレームの画像の記憶が可能な第１乃
至第３の記憶手段に、インターレース画像を構成するフ
ィールドを記憶させるときのアドレスを発生し、第１乃
至第３の記憶手段のうちの２つに、フィールドを記憶さ
せるようになされている。

【００５３】

【発明の実施の形態】図１は、本発明を適用した画像変
換装置の一実施の形態の構成例を示している。この画像
変換装置は、インターレース画像をプログレッシブ画像
に変換するようになされている。

【００５４】即ち、アドレス生成回路１には、インター
レース／プログレッシブ変換の対象とするインターレー
ス画像、即ち、１フレームが奇数フィールドと偶数フィ
ールドとで構成される画像が、フィールド単位で、順次
供給されるようになされている。アドレス生成回路１
（アドレス発生手段）は、そこに供給されるフィールド
単位の画像を、３つのフレーム画像蓄積メモリ２Ａ乃至
２Ｃのうちの２つに記憶させるためのアドレスを発生
し、そのアドレスとともに、フィールド単位の画像を構
成する画素（画素値）を、セレクタ３に出力するように
なされている。即ち、アドレス生成回路１は、そこに供
給されたフィールドが奇数フィールドのときは、その奇
数フィールドが、フレーム画像蓄積メモリ２Ａ乃至２Ｃ
のうちの２つの奇数ライン（に相当するメモリセル）に
記憶されるようにアドレスを発生し、そこに供給された
フィールドが偶数フィールドのときは、その偶数フィー
ルドが、フレーム画像蓄積メモリ２Ａ乃至２Ｃのうちの
２つの偶数ライン（に相当するメモリセル）に記憶され
るようにアドレスを発生するようになされている。

【００５５】また、アドレス生成回路１は、そこに供給
されるフィールド単位の画像から、垂直同期信号を検出
し、制御回路５に供給するようにもなされている。

【００５６】フレーム画像蓄積メモリ２Ａ乃至２Ｃ（第
１乃至第３の記憶手段）は、いずれも、少なくとも１フ
レームの画像の記憶が可能な記憶容量を有するメモリ
で、アドレス生成回路１から、セレクタ３を介して供給
されるアドレスに、そのアドレスとともに供給される画
素（画素値）を記憶するようになされている。なお、フ
レーム画像蓄積メモリ２Ａ乃至２Ｃそれぞれは、例え
ば、デュアルポートの半導体メモリなどで構成されてい
る。

【００５７】セレクタ３は、制御回路５の制御にしたが
い、フレーム画像蓄積メモリ２Ａ乃至２Ｃのうちのいず
れか２つを選択し、その選択した２つのメモリに対し
て、アドレス生成回路１の出力を供給するようになされ
ている。セレクタ４は、制御回路５の制御にしたがい、
フレーム画像蓄積メモリ２Ａ乃至２Ｃのうちのいずれか
１つを選択するようになされている。なお、半導体メモ
リであるフレーム画像蓄積メモリ２Ａ乃至２Ｃを対象と
したデータの読み書きにあたっては、その読み書きする
データの他に、アドレスや、ＲＡＳ（Row Address Stro
be），ＣＡＳ（Column Address Strobe）などのメモリ
の制御信号なども必要であるが、セレクタ３および４
は、選択した半導体メモリとの間で、そのようなデータ
以外の信号もやりとりするようになされている。

【００５８】制御回路５（制御手段）は、アドレス生成
回路１から供給される同期信号のタイミングで、セレク
タ３および４を制御するようになされている。即ち、制
御回路５は、アドレス生成回路１が出力するフィールド
単位の画像が、フレーム画像蓄積メモリ２Ａ乃至２Ｃの
うちのいずれか２つに供給されるように、セレクタ３を
制御するとともに、他の１つから、その記憶値を読み出
すことができるように、セレクタ４を制御するようにな
されている。

【００５９】次に、図２のフローチャートを参照して、
その動作について説明する。

【００６０】例えば、いま、奇数フィールドである、例
えば、第２Ｎ＋１フィールドのインターレース画像（Ｎ
は整数）が、アドレス生成回路１に入力され、その奇数
フィールドの垂直同期信号が、アドレス生成回路１か
ら、制御回路５に出力されたとする。

【００６１】この場合、制御回路５は、ステップＳ１に
おいて、フレーム画像蓄積メモリ２Ａ乃至２Ｃのうち
の、例えば、フレーム画像蓄積メモリ２Ｂおよび２Ｃの
２つを選択するように、セレクタ３を制御するととも
に、他の１つのフレーム画像蓄積メモリ２Ａを選択する
ように、セレクタ４を制御する。

【００６２】アドレス生成回路１では、そこに入力され
た奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ３に供給される。いま
の場合、セレクタ３は、フレーム画像蓄積メモリ２Ｂお
よび２Ｃを選択しているから、アドレス生成回路１が出
力する奇数フィールドの画素とアドレスは、セレクタ３
を介して、フレーム画像蓄積メモリ２Ｂおよび２Ｃに供
給され、そのアドレスに、その画素が記憶される。即
ち、例えば、図３（Ａ）に示すような第２Ｎ＋１フィー
ルド（図中、実線で示す部分）は、図３（Ｇ）または図
３（Ｈ）に示すように、フレーム画像蓄積メモリ２Ｂま
たは２Ｃの奇数ライン（図中、実線で示す部分）にそれ
ぞれ記憶される。

【００６３】ここで、図３（Ｇ）に示したフレーム画像
蓄積メモリ２Ｂの偶数ラインには、前回行われた、後述
するステップＳ６において、偶数フィールドである第２
Ｎフィールドが記憶されており、従って、そのようなフ
レーム画像蓄積メモリ２Ｂの奇数ラインに、第２Ｎ＋１
フィールドが記憶されることで、フレーム画像蓄積メモ
リ２Ｂには、第２Ｎフィールドと第２Ｎ＋１フィールド
とで構成される１フレームのプログレッシブ画像が記憶
されることになる。

【００６４】一方、セレクタ４では、フレーム画像蓄積
メモリ２Ａが選択されるが、このフレーム画像蓄積メモ
リ２Ａには、前回行われた、後述するステップＳ５また
はＳ６において、奇数フィールドである第２Ｎ−１フィ
ールドまたは偶数フィールドである第２Ｎフィールド
が、それぞれ奇数ラインまたは偶数ラインに既に記憶さ
れており、従って、第２Ｎ−１フィールドと第２Ｎフィ
ールドとで構成される１フレームのプログレッシブ画像
が記憶されている。その結果、セレクタ４で選択されて
いるフレーム画像蓄積メモリ２Ａの記憶値を、例えば、
ノンインターレース走査するのと同様の順序で読み出す
ことで、第２Ｎ−１フィールドと第２Ｎフィールドとで
構成される１フレームのプログレッシブ画像を得ること
ができる。

【００６５】なお、フレーム画像蓄積メモリ２Ａからの
読み出しは、例えば、フレーム画像蓄積メモリ２Ｂおよ
び２Ｃへの書き込み速度の２倍の速度で行われる。

【００６６】その後、偶数フィールドである第２Ｎ＋２
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
偶数フィールドの垂直同期信号を、制御回路５に出力す
る。

【００６７】この場合、制御回路５は、ステップＳ２に
進み、フレーム画像蓄積メモリ２Ａ乃至２Ｃのうちの、
例えば、フレーム画像蓄積メモリ２Ａおよび２Ｃを選択
するように、セレクタ３を制御するとともに、他の１つ
のフレーム画像蓄積メモリ２Ｂを選択するように、セレ
クタ４を制御する。

【００６８】アドレス生成回路１では、そこに入力され
た偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ３に供給される。いま
の場合、セレクタ３は、フレーム画像蓄積メモリ２Ａお
よび２Ｃを選択しているから、アドレス生成回路１が出
力する偶数フィールドの画素とアドレスは、セレクタ３
を介して、フレーム画像蓄積メモリ２Ａおよび２Ｃに供
給され、そのアドレスに、その画素が記憶される。即
ち、例えば、図３（Ｂ）に示すような第２Ｎ＋２フィー
ルド（図中、点線で示す部分）は、図３（Ｈ）または図
３（Ｉ）に示すように、フレーム画像蓄積メモリ２Ｃま
たは２Ａの偶数ライン（図中、点線で示す部分）にそれ
ぞれ記憶される。

【００６９】ここで、図３（Ｈ）に示したフレーム画像
蓄積メモリ２Ｃの奇数ラインには、前回行われたステッ
プＳ１において、奇数フィールドである第２Ｎ＋１フィ
ールドが記憶されており、従って、そのようなフレーム
画像蓄積メモリ２Ｃの偶数ラインに、第２Ｎ＋２フィー
ルドが記憶されることで、フレーム画像蓄積メモリ２Ｃ
には、第２Ｎ＋１フィールドと第２Ｎ＋２フィールドと
で構成される１フレームのプログレッシブ画像が記憶さ
れることになる。

【００７０】一方、セレクタ４では、フレーム画像蓄積
メモリ２Ｂが選択されるが、このフレーム画像蓄積メモ
リ２Ｂには、図３（Ｇ）で説明したように、第２Ｎフィ
ールドと第２Ｎ＋１フィールドとで構成されるプログレ
ッシブ画像が記憶されている。その結果、セレクタ４で
選択されているフレーム画像蓄積メモリ２Ｂの記憶値
を、例えば、ノンインターレース走査するのと同様の順
序で読み出すことで、第２Ｎフィールドと第２Ｎ＋１フ
ィールドとで構成される１フレームのプログレッシブ画
像を得ることができる。

【００７１】なお、フレーム画像蓄積メモリ２Ｂからの
読み出しは、例えば、フレーム画像蓄積メモリ２Ａおよ
び２Ｃへの書き込み速度の２倍の速度で行われる。

【００７２】その後、奇数フィールドである第２Ｎ＋３
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
奇数フィールドの垂直同期信号を、制御回路５に出力す
る。

【００７３】この場合、制御回路５は、ステップＳ３に
進み、フレーム画像蓄積メモリ２Ａ乃至２Ｃのうちの、
例えば、フレーム画像蓄積メモリ２Ａおよび２Ｂを選択
するように、セレクタ３を制御するとともに、他の１つ
のフレーム画像蓄積メモリ２Ｃを選択するように、セレ
クタ４を制御する。

【００７４】アドレス生成回路１では、そこに入力され
た奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ３に供給される。いま
の場合、セレクタ３は、フレーム画像蓄積メモリ２Ａお
よび２Ｂを選択しているから、アドレス生成回路１が出
力する奇数フィールドの画素とアドレスは、セレクタ３
を介して、フレーム画像蓄積メモリ２Ａおよび２Ｂに供
給され、そのアドレスに、その画素が記憶される。即
ち、例えば、図３（Ｃ）に示すような第２Ｎ＋３フィー
ルド（図中、実線で示す部分）は、図３（Ｉ）または図
３（Ｊ）に示すように、フレーム画像蓄積メモリ２Ａま
たは２Ｂの奇数ライン（図中、実線で示す部分）にそれ
ぞれ記憶される。

【００７５】ここで、図３（Ｉ）に示したフレーム画像
蓄積メモリ２Ａの偶数ラインには、前回行われたステッ
プＳ２において、偶数フィールドである第２Ｎ＋２フィ
ールドが記憶されており、従って、そのようなフレーム
画像蓄積メモリ２Ａの奇数ラインに、第２Ｎ＋３フィー
ルドが記憶されることで、フレーム画像蓄積メモリ２Ａ
には、第２Ｎ＋２フィールドと第２Ｎ＋３フィールドと
で構成される１フレームのプログレッシブ画像が記憶さ
れることになる。

【００７６】一方、セレクタ４では、フレーム画像蓄積
メモリ２Ｃが選択されるが、このフレーム画像蓄積メモ
リ２Ｃには、図３（Ｈ）で説明したように、第２Ｎ＋１
フィールドと第２Ｎ＋２フィールドとで構成されるプロ
グレッシブ画像が記憶されている。その結果、セレクタ
４で選択されているフレーム画像蓄積メモリ２Ｃの記憶
値を、例えば、ノンインターレース走査するのと同様の
順序で読み出すことで、第２Ｎ＋１フィールドと第２Ｎ
＋２フィールドとで構成される１フレームのプログレッ
シブ画像を得ることができる。

【００７７】なお、フレーム画像蓄積メモリ２Ｃからの
読み出しは、例えば、フレーム画像蓄積メモリ２Ａおよ
び２Ｂへの書き込み速度の２倍の速度で行われる。

【００７８】その後、偶数フィールドである第２Ｎ＋４
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
偶数フィールドの垂直同期信号を、制御回路５に出力す
る。

【００７９】この場合、制御回路５は、ステップＳ４に
進み、ステップＳ１における場合と同様に、フレーム画
像蓄積メモリ２Ａ乃至２Ｃのうちのフレーム画像蓄積メ
モリ２Ｂおよび２Ｃを選択するように、セレクタ３を制
御するとともに、他の１つのフレーム画像蓄積メモリ２
Ａを選択するように、セレクタ４を制御する。

【００８０】アドレス生成回路１では、そこに入力され
た偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ３に供給される。いま
の場合、セレクタ３は、フレーム画像蓄積メモリ２Ｂお
よび２Ｃを選択しているから、アドレス生成回路１が出
力する偶数フィールドの画素とアドレスは、セレクタ３
を介して、フレーム画像蓄積メモリ２Ｂおよび２Ｃに供
給され、そのアドレスに、その画素が記憶される。即
ち、例えば、図３（Ｄ）に示すような第２Ｎ＋４フィー
ルド（図中、点線で示す部分）は、図３（Ｊ）または図
３（Ｋ）に示すように、フレーム画像蓄積メモリ２Ｂま
たは２Ｃの偶数ライン（図中、点線で示す部分）にそれ
ぞれ記憶される。

【００８１】ここで、図３（Ｊ）に示したフレーム画像
蓄積メモリ２Ｂの奇数ラインには、前回行われたステッ
プＳ３において、奇数フィールドである第２Ｎ＋３フィ
ールドが記憶されており、従って、そのようなフレーム
画像蓄積メモリ２Ｂの偶数ラインに、第２Ｎ＋４フィー
ルドが記憶されることで、フレーム画像蓄積メモリ２Ｂ
には、第２Ｎ＋３フィールドと第２Ｎ＋４フィールドと
で構成される１フレームのプログレッシブ画像が記憶さ
れることになる。

【００８２】一方、セレクタ４では、フレーム画像蓄積
メモリ２Ａが選択されるが、このフレーム画像蓄積メモ
リ２Ａには、図３（Ｉ）で説明したように、第２Ｎ＋２
フィールドと第２Ｎ＋３フィールドとで構成されるプロ
グレッシブ画像が記憶されている。その結果、セレクタ
４で選択されているフレーム画像蓄積メモリ２Ａの記憶
値を、例えば、ノンインターレース走査するのと同様の
順序で読み出すことで、第２Ｎ＋２フィールドと第２Ｎ
＋３フィールドとで構成される１フレームのプログレッ
シブ画像を得ることができる。

【００８３】その後、奇数フィールドである第２Ｎ＋５
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
奇数フィールドの垂直同期信号を、制御回路５に出力す
る。

【００８４】この場合、制御回路５は、ステップＳ５に
進み、ステップＳ２における場合と同様に、フレーム画
像蓄積メモリ２Ａ乃至２Ｃのうちの蓄積メモリ２Ａおよ
び２Ｃを選択するように、セレクタ３を制御するととも
に、他の１つのフレーム画像蓄積メモリ２Ｂを選択する
ように、セレクタ４を制御する。

【００８５】アドレス生成回路１では、そこに入力され
た奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ３に供給される。いま
の場合、セレクタ３は、フレーム画像蓄積メモリ２Ａお
よび２Ｃを選択しているから、アドレス生成回路１が出
力する奇数フィールドの画素とアドレスは、セレクタ３
を介して、フレーム画像蓄積メモリ２Ａおよび２Ｃに供
給され、そのアドレスに、その画素が記憶される。即
ち、例えば、図３（Ｅ）に示すような第２Ｎ＋５フィー
ルド（図中、実線で示す部分）は、図３（Ｋ）または図
３（Ｌ）に示すように、フレーム画像蓄積メモリ２Ｃま
たは２Ａの奇数ライン（図中、実線で示す部分）にそれ
ぞれ記憶される。

【００８６】ここで、図３（Ｋ）に示したフレーム画像
蓄積メモリ２Ｃの偶数ラインには、前回行われたステッ
プＳ４において、偶数フィールドである第２Ｎ＋４フィ
ールドが記憶されており、従って、そのようなフレーム
画像蓄積メモリ２Ｃの奇数ラインに、第２Ｎ＋５フィー
ルドが記憶されることで、フレーム画像蓄積メモリ２Ｃ
には、第２Ｎ＋４フィールドと第２Ｎ＋５フィールドと
で構成される１フレームのプログレッシブ画像が記憶さ
れることになる。

【００８７】一方、セレクタ４では、フレーム画像蓄積
メモリ２Ｂが選択されるが、このフレーム画像蓄積メモ
リ２Ｂには、図３（Ｊ）で説明したように、第２Ｎ＋３
フィールドと第２Ｎ＋４フィールドとで構成されるプロ
グレッシブ画像が記憶されている。その結果、セレクタ
４で選択されているフレーム画像蓄積メモリ２Ｂの記憶
値を、例えば、ノンインターレース走査するのと同様の
順序で読み出すことで、第２Ｎ＋３フィールドと第２Ｎ
＋４フィールドとで構成される１フレームのプログレッ
シブ画像を得ることができる。

【００８８】その後、偶数フィールドである第２Ｎ＋６
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
偶数フィールドの垂直同期信号を、制御回路５に出力す
る。

【００８９】この場合、制御回路５は、ステップＳ６に
進み、ステップＳ３における場合と同様に、フレーム画
像蓄積メモリ２Ａ乃至２Ｃのうちの蓄積メモリ２Ａおよ
び２Ｂを選択するように、セレクタ３を制御するととも
に、他の１つのフレーム画像蓄積メモリ２Ｃを選択する
ように、セレクタ４を制御する。

【００９０】アドレス生成回路１では、そこに入力され
た偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、セレクタ３に供給される。いま
の場合、セレクタ３は、フレーム画像蓄積メモリ２Ａお
よび２Ｂを選択しているから、アドレス生成回路１が出
力する偶数フィールドの画素とアドレスは、セレクタ３
を介して、フレーム画像蓄積メモリ２Ａおよび２Ｂに供
給され、そのアドレスに、その画素が記憶される。即
ち、例えば、図３（Ｆ）に示すような第２Ｎ＋６フィー
ルド（図中、点線で示す部分）は、図３（Ｌ）に示すよ
うに、フレーム画像蓄積メモリ２Ａの奇数ライン（図
中、点線で示す部分）にそれぞれ記憶される。なお、図
３では、図示していないが、第２Ｎ＋６フィールドは、
セレクタ３が選択しているフレーム画像蓄積メモリ２Ｂ
の奇数ラインにも記憶される。

【００９１】ここで、図３（Ｌ）に示したフレーム画像
蓄積メモリ２Ａの奇数ラインには、前回行われたステッ
プＳ５において、奇数フィールドである第２Ｎ＋５フィ
ールドが記憶されており、従って、そのようなフレーム
画像蓄積メモリ２Ａの偶数ラインに、第２Ｎ＋６フィー
ルドが記憶されることで、フレーム画像蓄積メモリ２Ａ
には、第２Ｎ＋５フィールドと第２Ｎ＋６フィールドと
で構成される１フレームのプログレッシブ画像が記憶さ
れることになる。

【００９２】一方、セレクタ４では、フレーム画像蓄積
メモリ２Ｃが選択されるが、このフレーム画像蓄積メモ
リ２Ｃには、図３（Ｋ）で説明したように、第２Ｎ＋４
フィールドと第２Ｎ＋５フィールドとで構成されるプロ
グレッシブ画像が記憶されている。その結果、セレクタ
４で選択されているフレーム画像蓄積メモリ２Ｃの記憶
値を、例えば、ノンインターレース走査するのと同様の
順序で読み出すことで、第２Ｎ＋４フィールドと第２Ｎ
＋５フィールドとで構成される１フレームのプログレッ
シブ画像を得ることができる。

【００９３】その後、奇数フィールドである第２Ｎ＋７
フィールドのインターレース画像が、アドレス生成回路
１に入力されると、ステップＳ１に戻り、その第２Ｎ＋
７フィールド以降のフィールドについて、以下、同様の
処理が繰り返される。

【００９４】以上のように、図１の画像変換装置では、
１フレーム分の記憶容量をそれぞれ有する３つのフレー
ム画像蓄積メモリ２Ａ乃至２Ｃのうちの２つが、いわば
巡回的に選択され、その選択された２つに、入力された
フィールドが記憶されることで、フレーム画像蓄積メモ
リ２Ａ乃至２Ｃそれぞれにプログレッシブ画像が記憶さ
れる。即ち、画像の書き込み時に、インターレース／プ
ログレッシブ変換が行われる。従って、フレーム画像蓄
積メモリ２Ａ乃至２Ｃのうちの１つの記憶値を、上述し
たように、例えば、ノンインターレース走査するのと同
様の順序で読み出すだけで、従来の画像変換装置（図
９）における場合のように、３つのフィールド画像蓄積
メモリ２２Ａ乃至２２Ｃのうち２つから、それぞれに既
に記憶されている奇数フィールドまたは偶数フィールド
のラインを、交互に読み出すような、複雑なアドレスの
与え方をしなくても、プログレッシブ画像を得ることが
できる。

【００９５】即ち、上述したように、フレーム画像蓄積
メモリ２Ａ乃至２Ｃのうち、セレクタ４に選択されてい
るメモリには、既に、プログレッシブ画像が記憶されて
いるから、そのメモリに対して、セレクタ４を介してア
ドレスを与えることで、プログレッシブ画像を読み出す
ことができ、従来の画像変換装置のように、２つのメモ
リに対して交互にアドレスを与えるようなことをせずに
済むので、セレクタ４の後段にデバイスを接続した場合
には、そのデバイスからは、図１の画像変換装置を、プ
ログレッシブ画像を記憶している単なるメモリ（外部メ
モリ）として取り扱うことが可能となる。即ち、セレク
タ４の後段に接続されたデバイスでは、図１の画像変換
装置（フレーム画像蓄積メモリ２Ａ乃至２Ｃ）に対し
て、インターレース走査を意識したアドレスを与えるこ
となく、プログレッシブ画像を読み出すことが可能とな
る。

【００９６】その結果、例えば、パーソナルコンピュー
タ向けに数多く市販されているノンインターレース走査
（順次走査）に対応したＬＳＩその他のデバイスを、例
えば、アナログスイッチなどを介して、セレクタ４の後
段に接続し、ビデオエフェクタその他の装置を構成する
ことが可能となる。即ち、図１の画像変換装置は、図９
の画像変換装置のようなアドレスの制約がないことか
ら、汎用性が高く、例えば、進歩の著しい最先端のコン
ピュータ用の部品と組み合わせることで、低コストで、
機能の高いビデオ機器を構成させることができる。

【００９７】また、図１の画像変換装置では、３つのフ
レーム画像蓄積メモリ２Ａ乃至２Ｃを設けた、いわばト
リプルバッファ構成として、フィールドが入力されるご
とに、そのフィールドを、フレーム画像蓄積メモリ２Ａ
乃至２Ｃのうちの２つに記憶させるのと同時に、他の１
つから、そこに既に記憶されている、奇数フィールドと
偶数フィールドとで構成されるプログレッシブ画像を読
み出すようにしたので、フィールドが入力される周期
で、プログレッシブ画像を得ることができる。

【００９８】次に、図４は、図１の画像変換装置を適用
した３ＣＧ（３次元コンピュータグラフィックス）シス
テム（システムとは、複数の装置が論理的に集合した物
をいい、各構成の装置が同一筐体中にあるか否かは問わ
ない）の一実施の形態の構成例を示している。なお、図
中、図１における場合と対応する部分については、同一
の符号を付してある。

【００９９】図４において、セレクタ３および４は、２
対１のバススイッチ１２Ａ乃至１２Ｃで構成されてい
る。バススイッチ１２Ａ乃至１２Ｃは、アナログレベル
の接続切り替えスイッチ（アナログスイッチ）で、デバ
イス間の配線を、実際につなぎ替えるのと同等の機能を
有している。即ち、バススイッチ１２Ａは、アドレス生
成回路１または３次元ＬＳＩ１３のうちのいずれか一方
と、フレーム画像蓄積メモリ２Ａとの間を電気的に接続
するようになされている。同様に、バススイッチ１２Ｂ
は、アドレス生成回路１または３次元ＬＳＩ１３のうち
のいずれか一方と、フレーム画像蓄積メモリ２Ｂとの間
を、バススイッチ１２Ｃは、アドレス生成回路１または
３次元ＬＳＩ１３のうちのいずれか一方と、フレーム画
像蓄積メモリ２Ｃとの間を、それぞれ電気的に接続する
ようになされている。

【０１００】３次元ＬＳＩ１３は、３次元画像を描画す
る専用のデバイスで、３次元画像の描画に関して、高度
な機能を備えている。但し、ここでは、３次元ＬＳＩ１
３は、動画を用いたテクスチャマッピングの機能を有し
ておらず、静止画のみを用いたテクスチャマッピングの
機能を有しているものとする。また、３次元ＬＳＩ１３
は、いわゆるメモリ直結型のＬＳＩとされており、これ
により、アナログスイッチであるバススイッチ１２Ａ乃
至１２Ｃを介するだけで、フレーム画像蓄積メモリ２Ａ
乃至２Ｃのうちのいずれとも接続することが可能とされ
ている。従って、バススイッチ１２Ａ乃至１２Ｃにおい
て、３次元ＬＳＩ１３が選択された場合、３次元ＬＳＩ
１３からは、フレーム画像蓄積メモリ２Ａ乃至２Ｃそれ
ぞれのみが見えるようになる。

【０１０１】なお、図４の実施の形態では、フレーム画
像蓄積メモリ２Ａ乃至２Ｃは、例えば、シングルポート
の半導体メモリで構成されている。

【０１０２】次に、図５のフローチャートを参照して、
その動作について説明する。

【０１０３】例えば、いま、奇数フィールドである、例
えば、第２Ｎ＋１フィールドのインターレース画像（Ｎ
は整数）が、アドレス生成回路１に入力され、その奇数
フィールドの垂直同期信号が、アドレス生成回路１か
ら、制御回路５に出力されたとする。

【０１０４】この場合、制御回路５は、ステップＳ１１
において、フレーム画像蓄積メモリ２Ａ乃至２Ｃのうち
の、例えば、フレーム画像蓄積メモリ２Ｂおよび２Ｃを
選択するように、セレクタ３を制御するとともに、他の
１つのフレーム画像蓄積メモリ２Ａを選択するように、
セレクタ４を制御する。即ち、制御回路５は、アドレス
生成回路１と、フレーム画像蓄積メモリ２Ｂおよび２Ｃ
との間を接続するように、バススイッチ１２Ｂおよび１
２Ｃを制御するとともに、３次元ＬＳＩ１３と、フレー
ム画像蓄積メモリ２Ａとの間を接続するように、バスス
イッチ１２Ａを制御する。

【０１０５】アドレス生成回路１では、そこに入力され
た奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、バススイッチ１２Ｂまたは１２
Ｃを介して、フレーム画像蓄積メモリ２Ｂおよび２Ｃに
供給される。従って、フレーム画像蓄積メモリ２Ｂおよ
び２Ｃでは、図２のステップＳ１における場合と同様
に、第２Ｎ＋１フィールドが記憶される。

【０１０６】ここで、フレーム画像蓄積メモリ２Ｂに
は、前回行われた、後述するステップＳ１６において、
偶数フィールドである第２Ｎフィールドが記憶されてお
り、従って、そのようなフレーム画像蓄積メモリ２Ｂ
に、第２Ｎ＋１フィールドが記憶されることで、フレー
ム画像蓄積メモリ２Ｂには、第２Ｎフィールドと第２Ｎ
＋１フィールドとで構成される１フレームのプログレッ
シブ画像が記憶されることになる。

【０１０７】一方、３次元ＬＳＩ１３は、バススイッチ
１２Ａを介して、フレーム画像蓄積メモリ２Ａに接続さ
れるが、このフレーム画像蓄積メモリ２Ａには、前回行
われた、後述するステップＳ１５またはＳ６において、
奇数フィールドである第２Ｎ−１フィールドまたは偶数
フィールドである第２Ｎフィールドが、それぞれ奇数ラ
インまたは偶数ラインに既に記憶されており、従って、
第２Ｎ−１フィールドと第２Ｎフィールドとで構成され
る１フレームのプログレッシブ画像が記憶されている。
従って、３次元ＬＳＩ１３からは、フレーム画像蓄積メ
モリ２Ａに記憶されているプログレッシブ画像だけが見
えており、このプログレッシブ画像を用いたテクスチャ
マッピング、その他の３次元画像の描画に必要な処理が
行われる。

【０１０８】その後、偶数フィールドである第２Ｎ＋２
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
偶数フィールドの垂直同期信号を、制御回路５に出力す
る。

【０１０９】この場合、制御回路５は、ステップＳ１２
に進み、フレーム画像蓄積メモリ２Ａ乃至２Ｃのうち
の、例えば、フレーム画像蓄積メモリ２Ａおよび２Ｃを
選択するように、セレクタ３を制御するとともに、他の
１つのフレーム画像蓄積メモリ２Ｂを選択するように、
セレクタ４を制御する。即ち、制御回路５は、アドレス
生成回路１と、フレーム画像蓄積メモリ２Ａおよび２Ｃ
との間を接続するように、バススイッチ１２Ａおよび１
２Ｃを制御するとともに、３次元ＬＳＩ１３と、フレー
ム画像蓄積メモリ２Ｂとの間を接続するように、バスス
イッチ１２Ｂを制御する。

【０１１０】アドレス生成回路１では、そこに入力され
た偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、バススイッチ１２Ａまたは１２
Ｃを介して、フレーム画像蓄積メモリ２Ａまたは２Ｃに
それぞれ供給される。従って、フレーム画像蓄積メモリ
２Ａおよび２Ｃでは、図２のステップＳ２における場合
と同様に、第２Ｎ＋２フィールドが記憶される。

【０１１１】ここで、フレーム画像蓄積メモリ２Ｃに
は、前回行われたステップＳ１１において、奇数フィー
ルドである第２Ｎ＋１フィールドが記憶されており、従
って、そのようなフレーム画像蓄積メモリ２Ｃに、第２
Ｎ＋２フィールドが記憶されることで、フレーム画像蓄
積メモリ２Ｃには、第２Ｎ＋１フィールドと第２Ｎ＋２
フィールドとで構成される１フレームのプログレッシブ
画像が記憶されることになる。

【０１１２】一方、３次元ＬＳＩ１３は、バススイッチ
１２Ｂを介して、フレーム画像蓄積メモリ２Ｂに接続さ
れるが、このフレーム画像蓄積メモリ２Ｂには、上述し
たように、第２Ｎフィールドと第２Ｎ＋１フィールドと
で構成されるプログレッシブ画像が記憶されている。従
って、３次元ＬＳＩ１３からは、フレーム画像蓄積メモ
リ２Ｂに記憶されているプログレッシブ画像だけが見え
ており、このプログレッシブ画像を用いたテクスチャマ
ッピング、その他の３次元画像の描画に必要な処理が行
われる。

【０１１３】その後、奇数フィールドである第２Ｎ＋３
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
奇数フィールドの垂直同期信号を、制御回路５に出力す
る。

【０１１４】この場合、制御回路５は、ステップＳ１３
に進み、フレーム画像蓄積メモリ２Ａ乃至２Ｃのうち
の、例えば、フレーム画像蓄積メモリ２Ａおよび２Ｂを
選択するように、セレクタ３を制御するとともに、他の
１つのフレーム画像蓄積メモリ２Ｃを選択するように、
セレクタ４を制御する。即ち、制御回路５は、アドレス
生成回路１と、フレーム画像蓄積メモリ２Ａおよび２Ｂ
との間を接続するように、バススイッチ１２Ａおよび１
２Ｂを制御するとともに、３次元ＬＳＩ１３と、フレー
ム画像蓄積メモリ２Ｃとの間を接続するように、バスス
イッチ１２Ｃを制御する。

【０１１５】アドレス生成回路１では、そこに入力され
た奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、バススイッチ１２Ａまたは１２
Ｂを介して、フレーム画像蓄積メモリ２Ａまたは２Ｂに
それぞれ供給される。従って、フレーム画像蓄積メモリ
２Ａおよび２Ｂでは、図２のステップＳ３における場合
と同様に、第２Ｎ＋３フィールドが記憶される。

【０１１６】ここで、フレーム画像蓄積メモリ２Ａに
は、前回行われたステップＳ１２において、偶数フィー
ルドである第２Ｎ＋２フィールドが記憶されており、従
って、そのようなフレーム画像蓄積メモリ２Ａに、第２
Ｎ＋３フィールドが記憶されることで、フレーム画像蓄
積メモリ２Ａには、第２Ｎ＋２フィールドと第２Ｎ＋３
フィールドとで構成される１フレームのプログレッシブ
画像が記憶されることになる。

【０１１７】一方、３次元ＬＳＩ１３は、バススイッチ
１２Ｃを介して、フレーム画像蓄積メモリ２Ｃに接続さ
れるが、このフレーム画像蓄積メモリ２Ｃには、上述し
たように、第２Ｎ＋１フィールドと第２Ｎ＋２フィール
ドとで構成される１フレームのプログレッシブ画像が記
憶されている。従って、３次元ＬＳＩ１３からは、フレ
ーム画像蓄積メモリ２Ｃに記憶されているプログレッシ
ブ画像だけが見えており、このプログレッシブ画像を用
いたテクスチャマッピング、その他の３次元画像の描画
に必要な処理が行われる。

【０１１８】その後、偶数フィールドである第２Ｎ＋４
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
偶数フィールドの垂直同期信号を、制御回路５に出力す
る。

【０１１９】この場合、制御回路５は、ステップＳ１４
に進み、ステップＳ１１における場合と同様に、アドレ
ス生成回路１と、フレーム画像蓄積メモリ２Ｂおよび２
Ｃとの間を接続するように、バススイッチ１２Ｂおよび
１２Ｃを制御するとともに、３次元ＬＳＩ１３と、フレ
ーム画像蓄積メモリ２Ａとの間を接続するように、バス
スイッチ１２Ａを制御する。

【０１２０】アドレス生成回路１では、そこに入力され
た偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、バススイッチ１２Ｂまたは１２
Ｃを介して、フレーム画像蓄積メモリ２Ｂまたは２Ｃに
それぞれ供給される。従って、フレーム画像蓄積メモリ
２Ｂおよび２Ｃでは、図２のステップＳ４における場合
と同様に、第２Ｎ＋４フィールドが記憶される。

【０１２１】ここで、フレーム画像蓄積メモリ２Ｂに
は、前回行われたステップＳ１３において、奇数フィー
ルドである第２Ｎ＋３フィールドが記憶されており、従
って、そのようなフレーム画像蓄積メモリ２Ｂに、第２
Ｎ＋４フィールドが記憶されることで、フレーム画像蓄
積メモリ２Ｂには、第２Ｎ＋３フィールドと第２Ｎ＋４
フィールドとで構成される１フレームのプログレッシブ
画像が記憶されることになる。

【０１２２】一方、３次元ＬＳＩ１３は、バススイッチ
１２Ａを介して、フレーム画像蓄積メモリ２Ａに接続さ
れるが、このフレーム画像蓄積メモリ２Ａには、上述し
たように、第２Ｎ＋２フィールドと第２Ｎ＋３フィール
ドとで構成される１フレームのプログレッシブ画像が記
憶されている。従って、３次元ＬＳＩ１３からは、フレ
ーム画像蓄積メモリ２Ａに記憶されているプログレッシ
ブ画像だけが見えており、このプログレッシブ画像を用
いたテクスチャマッピング、その他の３次元画像の描画
に必要な処理が行われる。

【０１２３】その後、奇数フィールドである第２Ｎ＋５
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
奇数フィールドの垂直同期信号を、制御回路５に出力す
る。

【０１２４】この場合、制御回路５は、ステップＳ１５
に進み、ステップＳ１２における場合と同様に、アドレ
ス生成回路１と、フレーム画像蓄積メモリ２Ａおよび２
Ｃとの間を接続するように、バススイッチ１２Ａおよび
１２Ｃを制御するとともに、３次元ＬＳＩ１３と、フレ
ーム画像蓄積メモリ２Ｂとの間を接続するように、バス
スイッチ１２Ｂを制御する。

【０１２５】アドレス生成回路１では、そこに入力され
た奇数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、バススイッチ１２Ａまたは１２
Ｃを介して、フレーム画像蓄積メモリ２Ａまたは２Ｃに
それぞれ供給される。従って、フレーム画像蓄積メモリ
２Ａおよび２Ｃでは、図２のステップＳ５における場合
と同様に、第２Ｎ＋５フィールドが記憶される。

【０１２６】ここで、フレーム画像蓄積メモリ２Ｃに
は、前回行われたステップＳ１４において、偶数フィー
ルドである第２Ｎ＋４フィールドが記憶されており、従
って、そのようなフレーム画像蓄積メモリ２Ｃに、第２
Ｎ＋５フィールドが記憶されることで、フレーム画像蓄
積メモリ２Ｃには、第２Ｎ＋４フィールドと第２Ｎ＋５
フィールドとで構成される１フレームのプログレッシブ
画像が記憶されることになる。

【０１２７】一方、３次元ＬＳＩ１３は、バススイッチ
１２Ｂを介して、フレーム画像蓄積メモリ２Ｂに接続さ
れるが、このフレーム画像蓄積メモリ２Ｂには、上述し
たように、第２Ｎ＋３フィールドと第２Ｎ＋４フィール
ドとで構成される１フレームのプログレッシブ画像が記
憶されている。従って、３次元ＬＳＩ１３からは、フレ
ーム画像蓄積メモリ２Ｂに記憶されているプログレッシ
ブ画像だけが見えており、このプログレッシブ画像を用
いたテクスチャマッピング、その他の３次元画像の描画
に必要な処理が行われる。

【０１２８】その後、偶数フィールドである第２Ｎ＋６
フィールドのインターレース画像が、アドレス生成回路
１に入力され、この場合、アドレス生成回路１は、その
偶数フィールドの垂直同期信号を、制御回路５に出力す
る。

【０１２９】この場合、制御回路５は、ステップＳ１６
に進み、ステップＳ１３における場合と同様に、アドレ
ス生成回路１と、フレーム画像蓄積メモリ２Ａおよび２
Ｂとの間を接続するように、バススイッチ１２Ａおよび
１２Ｂを制御するとともに、３次元ＬＳＩ１３と、フレ
ーム画像蓄積メモリ２Ｃとの間を接続するように、バス
スイッチ１２Ｃを制御する。

【０１３０】アドレス生成回路１では、そこに入力され
た偶数フィールドの画素に対応するアドレスが発生さ
れ、その画素とともに、バススイッチ１２Ａまたは１２
Ｂを介して、フレーム画像蓄積メモリ２Ａまたは２Ｂに
それぞれ供給される。従って、フレーム画像蓄積メモリ
２Ａおよび２Ｂでは、図２のステップＳ６における場合
と同様に、第２Ｎ＋６フィールドが記憶される。

【０１３１】ここで、フレーム画像蓄積メモリ２Ａに
は、前回行われたステップＳ１５において、奇数フィー
ルドである第２Ｎ＋５フィールドが記憶されており、従
って、そのようなフレーム画像蓄積メモリ２Ａに、第２
Ｎ＋６フィールドが記憶されることで、フレーム画像蓄
積メモリ２Ａには、第２Ｎ＋５フィールドと第２Ｎ＋６
フィールドとで構成される１フレームのプログレッシブ
画像が記憶されることになる。

【０１３２】一方、３次元ＬＳＩ１３は、バススイッチ
１２Ｃを介して、フレーム画像蓄積メモリ２Ｃに接続さ
れるが、このフレーム画像蓄積メモリ２Ｃには、上述し
たように、第２Ｎ＋４フィールドと第２Ｎ＋５フィール
ドとで構成される１フレームのプログレッシブ画像が記
憶されている。従って、３次元ＬＳＩ１３からは、フレ
ーム画像蓄積メモリ２Ｃに記憶されているプログレッシ
ブ画像だけが見えており、このプログレッシブ画像を用
いたテクスチャマッピング、その他の３次元画像の描画
に必要な処理が行われる。

【０１３３】その後、奇数フィールドである第２Ｎ＋７
フィールドのインターレース画像が、アドレス生成回路
１に入力されると、ステップＳ１１に戻り、その第２Ｎ
＋７フィールド以降のフィールドについて、以下、同様
の処理が繰り返される。

【０１３４】従って、３次元ＬＳＩ１３では、第２Ｎ−
１フィールドと第２Ｎフィールドとで構成される１フレ
ームのプログレッシブ画像、第２Ｎフィールドと第２Ｎ
＋１フィールドとで構成される１フレームのプログレッ
シブ画像、第２Ｎ＋１フィールドと第２Ｎ＋２フィール
ドとで構成される１フレームのプログレッシブ画像、・
・・を順次用いて、テクスチャマッピングが行われる。
その結果、静止画のみを用いたテクスチャマッピングの
機能を有している３次元ＬＳＩ１３において、動画を用
いたテクスチャマッピングを行うことができる。

【０１３５】なお、本実施の形態では、３つのフレーム
画像蓄積メモリ２Ａ乃至２Ｃを用いることとしたが、フ
レーム画像蓄積メモリは、４以上用いるようにすること
も可能である。

【０１３６】また、フレーム画像蓄積メモリ２Ａ乃至２
Ｃとしては、１フレーム分より大きい記憶容量を有する
メモリを用いることも可能である。

【０１３７】

【発明の効果】以上の如く、本発明の画像変換装置およ
び画像変換方法によれば、少なくとも１フレームの画像
の記憶が可能な第１乃至第３の記憶手段に、インターレ
ース画像を構成するフィールドを記憶させるときのアド
レスが発生され、第１乃至第３の記憶手段のうちの２つ
に、フィールドが記憶される。従って、第１乃至第３の
記憶手段に、フィールドを書き込むことによって、プロ
グレッシブ画像を構成することが可能となる。

【図面の簡単な説明】

【図１】本発明を適用した画像変換装置の一実施の形態
の構成例を示すブロック図である。

【図２】図１の画像変換装置の処理を説明するためのフ
ローチャートである。

【図３】図１の画像変換装置の処理を説明するための図
である。

【図４】図１の画像変換装置を適用した３ＣＧシステム
の一実施の形態の構成例を示すブロック図である。

【図５】図４の３ＣＧシステムの処理を説明するための
フローチャートである。

【図６】インターレース走査される画像を示す図であ
る。

【図７】インターレース／プログレッシブ変換を行う第
１の方法を説明するための図である。

【図８】インターレース／プログレッシブ変換を行う第
２の方法を説明するための図である。

【図９】第２の方法によりインターレース／プログレッ
シブ変換を行う、従来の画像変換装置の一例の構成を示
すブロック図である。

【図１０】図９の画像変換装置の処理を説明するための
フローチャートである。

【符号の説明】

１ アドレス生成回路（アドレス発生手段）， ２Ａ乃
至２Ｃ フレーム画像蓄積メモリ（第１乃至第３の記憶
手段）， ３，４ セレクタ， ５ 制御回路（制御手
段）， １２Ａ乃至１２Ｃ バススイッチ， １３ ３
次元ＬＳＩ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 インターレース走査される画像であるイ
   ンターレース画像を、ノンインターレース走査される画
   像であるプログレッシブ画像に変換する画像変換装置で
   あって、 少なくとも１フレームの画像の記憶が可能な第１乃至第
   ３の記憶手段と、 前記インターレース画像を構成するフィールドが、前記
   第１乃至第３の記憶手段のうちの２つに記憶されるよう
   に制御を行う制御手段と、 前記フィールドを、前記第１乃至第３の記憶手段のうち
   の２つに記憶させるときのアドレスを発生するアドレス
   発生手段とを備えることを特徴とする画像変換装置。
2. 【請求項２】 前記制御手段は、前記第１乃至第３の記
   憶手段のうちの２つに、前記フィールドが記憶されるの
   と同時に、他の１つから、その記憶値が、前記プログレ
   ッシブ画像を構成するフレームとして読み出されるよう
   に制御を行うことを特徴とする請求項１に記載の画像変
   換装置。
3. 【請求項３】 前記制御手段は、 前記第１乃至第３の記憶手段のうちの、第１および第２
   の記憶手段に、第１のフィールドが記憶され、 前記第２および第３の記憶手段に、前記第１のフィール
   ドの次の第２のフィールドが記憶され、 前記第１および第３の記憶手段に、前記第２のフィール
   ドの次の第３のフィールドが記憶され、 再び、第１および第２の記憶手段に、前記第３のフィー
   ルドの次の第４のフィールドが記憶されることが繰り返
   されるように制御を行うことを特徴とする請求項１に記
   載の画像変換装置。
4. 【請求項４】 前記アドレス発生手段は、 前記フィールドが奇数フィールドのときは、その奇数フ
   ィールドが、前記第１乃至第３の記憶手段のうちの２つ
   の奇数ラインに記憶されるようにアドレスを発生し、 前記フィールドが偶数フィールドのときは、その偶数フ
   ィールドが、前記第１乃至第３の記憶手段のうちの２つ
   の偶数ラインに記憶されるようにアドレスを発生するこ
   とを特徴とする請求項１に記載の画像変換装置。
5. 【請求項５】 インターレース走査される画像であるイ
   ンターレース画像を、ノンインターレース走査される画
   像であるプログレッシブ画像に変換する画像変換方法で
   あって、 少なくとも１フレームの画像の記憶が可能な第１乃至第
   ３の記憶手段に、前記インターレース画像を構成するフ
   ィールドを記憶させるときのアドレスを発生し、 第１乃至第３の記憶手段のうちの２つに、前記フィール
   ドを記憶させることを特徴とする画像変換方法。
6. 【請求項６】 前記第１乃至第３の記憶手段のうちの２
   つに、前記フィールドを記憶させるのと同時に、他の１
   つから、その記憶値を、前記プログレッシブ画像を構成
   するフレームとして読み出すことを特徴とする請求項５
   に記載の画像変換方法。
7. 【請求項７】 前記第１乃至第３の記憶手段のうちの、
   第１および第２の記憶手段に、第１のフィールドを記憶
   させ、 前記第２および第３の記憶手段に、前記第１のフィール
   ドの次の第２のフィールドを記憶させ、 前記第１および第３の記憶手段に、前記第２のフィール
   ドの次の第３のフィールドを記憶させ、 再び、第１および第２の記憶手段に、前記第３のフィー
   ルドの次の第４のフィールドを記憶させることを繰り返
   すことを特徴とする請求項５に記載の画像変換方法。
8. 【請求項８】 前記フィールドが奇数フィールドのとき
   は、その奇数フィールドが、前記第１乃至第３の記憶手
   段のうちの２つの奇数ラインに記憶されるようにアドレ
   スを発生し、 前記フィールドが偶数フィールドのときは、その偶数フ
   ィールドが、前記第１乃至第３の記憶手段のうちの２つ
   の偶数ラインに記憶されるようにアドレスを発生するこ
   とを特徴とする請求項５に記載の画像変換方法。