JPS60198654A

JPS60198654A - メモリ制御信号発生装置

Info

Publication number: JPS60198654A
Application number: JP59054248A
Authority: JP
Inventors: Naotake Saito; 斉藤　尚武; Kazuo Washi; 鷲　賀寿郎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-03-23
Filing date: 1984-03-23
Publication date: 1985-10-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、ＮＴＳＣ方式テレビの画像品ＩＢヲ向上させ
るための画像の高精細化装置に係り、詳しくは、該高精
細化装置に使用されるＤＲＡＭ（ダイナミック争うンダ
ムＯアクセス・メモリ）を駆動するための制御信号を発
生するメモリ制御信号発生装置に関する。

［発明の背景］現在のカラーテレビには、ＮＴＳＣ標準方式が採用され
ているので、テレビの放送波、テレビカメラ、ＶＴＲ，
ビデオディスクなどの映倫信号形式は全てＮＴＳＣ標準
方式の規格によって定められている。

第１図はＮＴＳＣ方式の画面を説明するための説明図で
ある。

ＮＴＳＣ標準方式では、１画面は第１図に示すように、
５２５本の走査線によって構成されている。第１図で、
はじめの１／ｌｓＯ秒（以下、第１フイールドという。

）で実線で示した走査線（１，３，５，・・・、５２５
で示す。）が走査され、つぎのＶ２Ｏ秒（以下、第２フ
イールドという。）では、実線の間を埋めるように破線
で示した走査線（２，’４．・・・、５２４で示す。）
が走査される。即ち、第１フイールドと第２フイールド
を合せて１枚の画面を構成する。このような走査方式全
インタレース走査または２：１インタレース走査とよん
で−る。

つぎに、第２図は輝度信号と色信号の周波数特性を説明
する九めの説明図である。

すなわち、第２図に示すように輝度信号Ｆｉ。

０〜４．２ＭＥ　ｚの占有周波数帯域をもつ。一方、色
信号は副搬送波周波数ｆｓｃｃ５５８１ｂｉＨりを中心
に、±０．５ＭＨｚ　の占有周波数帯域をもつように輝
度信号の高周波部分に重畳されている。このため、受信
側で輝度信号と色信号を完全に分離（以下、ＹＣ分離と
いう。）することは難しく、渾度信号と色信号による相
互干渉が発生する。

こノ様に、ＩＶＴＳＣ標準方式では、インタレース走査
全行なっていることと完全なＹＣ分離が難しｂことのた
め、画質が劣化する。インタレース走査に起因する画質
劣化としては、エツジフリッカおよびラインクロールと
して知られている現象がある。また、不完全なＹＣ分離
に起因する画質劣化としては、クロスカラーおよびドツ
ト妨害として知られている現象がある。

以上に述べた様な両車劣化全改善するためには、画像の
高積化とよばれる手段がとられている。以下、主として
インタレース走査に起因する画質劣化を改善するための
画像の高積化について第６図乃至第５図を用いて説明す
る。

第■呻）は第１図と同じでインタレース走査のようす金
示す説明図である。ψ）は高糖化後の画面のようすを示
す説明図である。

第３図０）に示す第１フイールドの走査線情報■、■、
・・・、［Ｆ］Ｄｔまずフィールドメモリに記憶させる
。第２フイールドにおいて、フィールドメモリから走査
線情報■を読み出して、０．５１１（Ｈは１水平走査時
間で約６３５μｓ）の時間で走査する。つぎに、走査線
情報■’ｊｆ０．５Ｈの時間で走査する。以下、同様に
して、１／６０秒間で５２５本の走査が可能となる。こ
の走査を、以下２倍速というものとする。

第４図は前述した様な画像の高精細化を行なう高精細化
装置を示すブロック図である。

第４図に示す高精細化装置はフィールドメモリ全２個、
ラインメモリを４個使用した装置であり、第４図におい
て、１はＡ／Ｄ変換器５２゜５はそれぞれフィールドメ
モリ、４，５，６゜７はそれぞれラインメモリ、８，９
．１０はそれぞれスイッチである。

第５図は第４図におけるラインメモリに対する走査線情
報の書き込みおよび読み出しのアドレスの推移を説明す
るための説明図である。

第５図において、「＼Ｏ」という記号はＸ番目の走査線
情報の書込み會表し、「町、■」という記号Ｆｉｘ番目
の走査線情報の読み出しを表す。

以下、第４図および第５図を用いて高精細化について更
に詳しく説明する。

第４図において、第１フイールドでは、　Ａ／Ｄ変換器
１によってディジタル信号に変換された映倫信号はフィ
ールドメモリ２に書き込まれる。

すなわち、フィールドメモリ２には走査線情報■、■、
・・・、［株］が書き込まれる。また、第２フイールド
では、走査線情報■、■、・・・、［相］はフィールド
メモリ３に書き込まれる。

ところで、　Ａｌ１）変換器１のクロックパルス、す々
わち、サンプリングパルスとしてはＮＴＳＣ方式では副
搬送波周波数ｋｆｓｃとすると、その４倍の周波数４ｆ
ｓｃが通常使用される。ｆｓｃ＃３．５８ＫＨ２である
から、４　ｆ５ｃ”ｉ　１４．４ｊｌｆＢｚ　（周期は
約７０ｎｚ　）である。したがって、フィールドメモリ
への書き込みサイクルタイムは、７０ｎＩである。

次に、第２フイールドでは、０〜Ｈの期間（第５（９）
）にフィールドメモリ２から読み出された走査線情報■
がラインメモリ４に書き込まれる。同時に走査線情報■
はラインメｉす６に書き込まれる。Ｈ〜２Ｈの期間では
、フィールドメモリ２から読み出された走査線情報■が
ラインメモリ５に書き込まれる。同時に、走査線情報■
はラインメモリ７に書き込まれる。一方、Ｈ〜１．５Ｈ
の期間にラインメモリ４から走査線情報■が読み出され
てディスプレイに表示される。

つぎの、１．５Ｈ〜２Ｂの期間では、ラインメモリ５か
ら走査線情報■が読み出されてディスプレイに表示され
る。以下、同様にしてラインメモリには第５図に示した
ように書き込み、読み出しが行なわれる。

第４図に示したように、フィールドメモリから読み出さ
れた情報は、ラインメモリに書き込まれるので、フィー
ルドメモリからの読み出しサイクルタイムは、書き込み
サイクルタイムとＦｌシフ０ｎｚである。また、ライン
メモリからの読み出しは、２倍速走査を行なう必要があ
るため８　ｆｓｃ　（４ｆｓｃ　Ｘ　２　）となり、約
２８．８ＪｆＨｚ　（周期的３５１）となる。

ところで、前述した様なフィールドメモリとしては、大
容量の記憶容量が必要であること、高集積化によシ小形
化する必要があること、低コスト化が必要であること、
などから、６４キロビツト・ダイナミック・ランダム・
アクセス會メモリ（以下、６４ｆ　Ｄ　ＲＡ　Ｍと略記
する。）が広く利用されている。しかし、６４Ｋ　ＤＲ
ＡＭのサイクルタイムは２０Ｑｎｚｇｃ　〜５ＱＱｎｚ
ｇｃ程度であシ、前記したサイクルタイム７０ｎｚａｃ
１ｒｆｉ１足しない。そのため、ＪＪＲＡＭを複数個並
列に使用して情報の書き込み読み出しを可能としている
。例えば、サイクルタイム２８Ｑｎｚｍｃ以下の６４Ｋ
　ＤＲＡＭｆ４個並列に使用すれば、サイクルタイム７
（９ｇｅｃに対応することが可能となる。

ＤＲＡＭは、一般に複雑な制御信号を必要とする。

第６図は、６４Ｋ　ＤＲＡＭを駆動するために必要とす
る主要な制御信号のタイミングチャートである。

第６図に示すタイミングチャートは、サイク／’　Ｉ　
イム２ＢＯｎ＃の場合の例を示したもので、数値は実際
の駆動例であり、単位はｎ＃である。（］内は６４Ｋ　
ＤＲＡＭの仕様における値を示したもので、１鴇、は最
小値、ｍａｒ、は最大値を示す。

６４Ｋ　ＤＲＡＭに入力データを書き込むためには、Ｒ
Ａ　Ｓ　（Ｒｏｗ　Ａｄｒａｚｚ　５ｔｒｏｋｅ　）　
、　ＣＡ　Ｓ（Ｃｏｌｗｍｎ　Ａｄｒｅｚｓ　５ｔｒｏ
ｋｅ　）　、アドレス信号といった制御信号が必要であ
る。この場合、書き込み、読み出しを制御するための信
号ＷＥは０とする。また、アドレス信号において、Ｒと
記載した信号はＲｏｗアドレスを示し、Ｃと記載した信
号はＣｏ　ｌ’ｕｍｎ　アドレスを示している。

また、６４Ｋ　Ｄ　ＲＡ　Ｍからデータを読み出すため
には、ＲＡＳ、ＣＡＳ、アドレス信号を必要とする。こ
の場合。１１’Ｅは１とする。出力データは、読み出さ
れたデータである。

第６図に示したように、ＲＡＳ、ＣＡＳ、アドレス信号
の位相は、サイクルタイム２８０３７で動作させるため
には最小１Ｂｎｚ穆度の短い時間間隔を必要とする。

〔発明の目的〕

本発明の目的は、上記した様なＲＡ　Ｓ　、ＣＡＳ。

アドレス信号といったＤＲＡＭｆ駆動するための制御信
号全容易に発生させることができるメモリ制御信号発生
装置ミラ提供することにある。

〔発明の概要〕

上記した目的を達成する為に、本発明では、ＤＲＡＭの
サイクルタイムに対応した入力信号を所定のクロック信
号に従って多段にシフトし出力する第１の多段シフトレ
ジスタと、前記入力信号を前記クロック信号の反転出力
に従って多段にシフトし出力する第２の多段シフトレジ
スタとを用いてＲＡＳ及びＣＡＳｆ得るとともに、前記
第１及び第２の各多段シフトレジスタからの出力を用い
て第１の論理回路によりロウアドレスゲート信号及びカ
ラムアドレスゲート信号を作成し、これらの信号とロウ
アドレス信号発生回路からのロウアドレス信号とカラム
アドレス信号発生回路からのカラムアドレス信号とを用
いて第２の論理回路によりアドレス信号を得るようにし
た。

〔発明の実施例〕

以下、本発明の一実施例を第７図乃至第９図により説明
する。

第７図及び第８図はそれぞれ本発明の一実施例における
主要部を示す回路図、第９図は第７図及び第８図の各部
信号波形を示すタイミングチャート、である。

第７図において、１１は第１のシフトレジスタで、Ｄフ
リップフロップ１１１１にて構成されており、その出力
はそれぞれ’１　ｅ　”＊　＊・・・、Ａａである。

同じく１２は第２のシフトレジスタで、Ｄフリップフロ
ラ１１２ｇにて構成されており、その出力はそれぞれＢ
１　＊　Ｂｌ　＃・・・、Ｂｓである。また、１３はイ
ンバータである。

次に、第８図において、１４はＲｏ　ｗアドレス信号発
生回路、１５はＣｏ１ｕｒｎｎ　アドレス信号発生回路
、１６．１７はそれぞれＡＮＤ回路、１ａｉｊ　ＯＲ回
路、１９は第２の論理回路、である。

第７図に示す様に、本実施例では、第１及び第２のシフ
トレジスタ１１．１２はともに８ビツトで構成されてお
り、第１のシフトレジスタ１１にはクロックパルスとし
て第・９図に示す信号ＣＰ。

が印加され、第２のシフトレジスタ１２にはインバータ
１５ｔ″介すことにより信号０１００反転出力υが印加
される。ここで、クロックパルスの周波数は８ｆｓｃ（
約２８ＢＭ１１ｚ　）　とし、デユーティ比を５０チと
する。

また、第１及び第２のシフトレジスタ１１．１２に入力
される入力信号１．は第９図に示す様に周期２８０ｒＩ
Ｌ５．デユーティ比５０％の信号であり、６４Ｋ　ＤＲ
ＡＭのサイクルタイムに対応した信号となっている。

入力信号１．が入力されると、各Ｄフリップフロップ１
１ｇ、１２ｇはそれぞれクロックパルスの立上がりで動
作する為、各シフト出力ＡＩ−Ａ、、　Ｂ。

〜Ｂｓはそれぞれ第９図に示す如くになる。

シフト出力のうち、出力Ｅ、ｆＲＡｓとして、出力Ａ６
＠　ｒ丁］として利用する。また、シフト出力を用いて
、第６図に示したアドレス信号を発生させるためのゲー
ト信号、即ち、Ｒｏｗアドレスゲート信号Ｒに　Ｃｏｌ
ｕｍｎ　アドレスゲート信号ＣＧｆ第１の論理回路（図
示してない。）で作成する。つまり、第１の論理回路に
て論理演算をＲＧ−Ｂ、　＋Ｂ６．　ＣＧ＝Ｂ、・Ｂ、
とすることにより、アドレス信号を発生させることが可
能となる。上記’ｔ−ｔとめて記す。

従って、上記の各波形は第９図に示す如くになる。

次Ｋ、アドレス信号を発生させる為に、第８図に示す様
に、　Ｒａｔｎアドレス信号発生回路１４から発生した
Ｒａｗアドレス信号と前述のＲｏｗアドレスゲート信号
ＲＧとｆＡＮＤ回路１６に入力し、また、Ｃ６１ｕｍｎ
　アドレス信号発生回路１５から発生したＣ　ｏ　ｌ　
ａｓｓ　アドレス信号と前述のＣｏ　ｌ　ｕｍｎアドレ
スゲート信号ＣＧと２ＡＮＤ回路１７に入力する。そし
て、ＡＮＤ回路イ６，１７からの各々の出力ｆＯＲ回路
１８に入力すればアドレス信号を得ることができる。

この様に本実施例によれば、クロックパルスの周波数を
、８ｆｓｃＣ約２８８ＭＨｚ　）　とし、入力信号ケ第
８図に示したような６４Ｋ　ＤＲＡＭのサイクルタイム
に対応した信号１．とすると、第６図に示した様なＲＡ
Ｓ、ＣＡＳ、アドレス信号全容易に発生させることがで
きる。また、クロックパルスの周期は約５５ｎｚであり
、　ｃｐｏとＣＰ。

を利用しているため、各信号間のタイミングは、最小的
１８ｆ＆＃の分解能である。

ところで、本実施例では、６４ｆ　Ｄ　ＲＡ　Ｍ　ｆサ
イクルタイム２８０＋ｓｚで使用する例につ込て説明し
たが、サイクルタイムは２８０１％１に限定スる本ので
祉なく、また、６４に以外のＤＭＡＨに適用することも
可能である。

また、シフトレジスタ１１．１２＃−１ｔ８ビツトに限
るものではないことも明らかである。本実施例では、８
ビツトのシフトレジスタを２個使用するものとして説明
したが、実際の装置では素子による伝搬遅延時間のバラ
ツキ、布線容量の影響などにより、設計値どおりのタイ
ミングが得られるとは限らない。この場合は、シフトレ
ジスタの他のビットから出力を取り出すことによシ、容
易に所望のタイミング？得ると七ができる。

さらに、第８図において、１６．１７をＡＮＤ回路、１
８ｆＯＲ回路に限るものではなく、式（１）を実現する
論理回路を使用することもできる。たとえば、１６．１
７．１８を全てＮＡＮＤＡＮＤ回路かえることも可能で
ある。

〔発明の効果〕

本発明によれば、ＤＲＡＭｆ駆動するための制御信号を
容易に発生させることが可能となる。

【図面の簡単な説明】

第１図はＮＴＥＣ方式の画面を説明するための説明図、
第２図は′輝度信号と色信号の周波数特性を説明するた
めの説明図、第３図は画像の高精細化を説明するための
説明図、第４図は一般的な高精細化装置を示すブロック
図、第５図は第４図におけるラインメモリに対する走査
線情報の書き込みおよび読み出しのアドレスの推移を説
明するための説明図、第６因はＤＲＡＭを駆動する制御
信号のタイミングチャート、第７図及び第８図はそれぞ
れ本発明の一実施例における主要部を示す回路図、第９
図は第７図及び第８図の各部信号波形を示すタイミング
チャート、である。符号説明１１・・・第１のシフトレジスタ１２・・・第２のシフトレジスタ１５・・・インノく一タ１４・・・Ｒｏｗアドレス信号発生回路１５・・・Ｃｏ
　ｌ　ｕｍｎ　アドレス信号発生回路代理人弁理士　高
　橋　明　夫豹？図策づ図殆４図〒５図ａ：聞（？ｌ　＝　Ｇ５．５　Ａ５）デ■図Ａｆ！土ｆｆ［図

Claims

【特許請求の範囲】

１）ＤＲＡＭ（ダイナミック・ランダム・アクセス場メ
モリ）のサイクルタイムに対応した入力信号を所定のク
ロック信号に従って多段にシフトし出力する第１の多段
シフトレジスタと、前記入力信号を前記クロック信号の
反転出力に従って多段にシフトし出力する第２の多段シ
フトレジスタと、前記第１及び第２の各多段シフトレジ
スタからの出力を用いてロウアドレスゲート信号とカラ
ムアドレスゲート信号とを作成する第１の論理回路と、
ロウアドレス信号発生回路から出力したロウアドレス信
号とカラムアドレス信号発生回路から出力したカラムア
ドレス信号と前記第１の論理回路にて作成された前記ロ
ウアドレスゲート信号及びカラムアドレスゲート信号と
を用いてアドレス信号を作成する第２の論理回路とから
成り、前記第１及び第２の各多段シフトレジスタからの
出力と前記アドレス信号を前記ＤＲＡＭを駆動するため
の制御信号とすることを特徴とするメモリ制御信号発生
装置。