JPH11338454A - オンスクリーンディスプレイ回路 - Google Patents

Abstract

(57)【要約】 【課題】 オンスクリーンディスプレイ機能を実現する
ためのメモリを減少できるオンスクリーンディスプレイ
回路を提供する。 【解決手段】 オンスクリーンディスプレイ回路１０
は、メモリ読み出し制御部１１、ビットマップメモリ部
１２、ビットマップ一時保持レジスタ部１３、ビットセ
レクト信号発生部１４、ビットセレクタ部１５、輝度色
差セレクト信号発生部１６、カラーパレット変換回路１
７、ＯＳＤ重畳イネーブル信号発生部１８及びＯＳＤ重
畳回路部１９を備え、横倍率をｎに指定した時に、メモ
リ読み出し制御部１１が通常の横倍率１倍の読み出しに
比べて、ｎ倍の周期でアドレスを増加させ、ビットセレ
クト信号発生部１４は、ｎ倍の周期でビットセレクトす
るビットを変化させ、ＯＳＤ重畳イネーブル信号発生部
１８がｎ倍の長さのＯＳＤラッチイネーブルを出力す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、テレビ等に用いら
れるオンスクリーンディスプレイ（ＯＳＤ）回路に係
り、詳細には、チャンネル、時刻、音量などの情報をテ
レビ画面上に表示するオンスクリーンディスプレイ回路
に関する。

【０００２】

【従来の技術】テレビ等の映像装置、テレビ会議システ
ム等の電子機器では、チャンネル、時刻、音量などの情
報をテレビ画面上に表示することが一般的になってい
る。これは、オンスクリーンディスプレイ（以下、適宜
ΟＳＤという）機能と呼ばれている。ＯＳＤのデータは
画像ではなく、ビットマップと呼ばれる形式で保持され
ており、このビットマップからＹ，Ｃｂ，Ｃｒで表され
るＹＵＶ形式の画素値に変換され、その変換された画素
がテレビ放送などの原画像の上に重畳される。

【０００３】図２はビットマップ形式で保持されたデー
タの例を示す図である。

【０００４】例えば、図２では小さな正方形がビットマ
ップ１ビットを表しており、ビットマップ１ビットが０
であるか、１であるかで表示される画素の色情報（Ｙ，
Ｃｂ，Ｃｒ）が変わる。この例では１６画素×１６画素
の大きさのΟＳＤ画像で、数字の「４」の形のビットマ
ップが形成されている。

【０００５】従来はＯＳＤとして表示する文字や図形な
どは大きさが違えば、ビットマップも大きさに応じたも
のを準備しておく必要があった。例えば、３２画素×３
２画素の大きさで数字の４をＯＳＤ表示する場合には、
３２ビット×３２ビットのビットマップを新たに準備す
る必要があった。

【０００６】上記ＯＳＤ機能を備えたテレビとしては、
例えば特開平５−３０４６４１号公報に開示されたもの
がある。この装置は、水平同期信号と垂直同期信号を加
工することにより画面サイズが変わる表示モードにおい
ても情報を適正位置に表示しようとする。

【０００７】また、例えば特開平４−２４１３８９号、
特開平６−１３８８６８号各公報に開示された画像処理
装置がある。前者は、コンピュータ画面中におけるウィ
ンドウ表示画面の表示位置等を指定された画像変倍率に
応じたアドレスデータとしてビデオＲＡＭに書き込むよ
うにする。これによりコンピュータ側から指定されたウ
ィンドウ表示画面サイズに合ったビデオ画像を表示しよ
うとする。

【０００８】また、後者は、フレームメモリから読み出
されたデータを格納するデュアルポートのラインメモリ
とその制御手段を設け、フレームメモリの内容を変更せ
ずに縮小表示を実現しようとする。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のオンスクリーンディスプレイ方法では、ΟＳ
Ｄとして表示する文字や図形の大きさを変えて表示する
場合、ビットマップ保持のためのメモリが多く必要とな
るという問題点があった。

【００１０】本発明は、オンスクリーンディスプレイ機
能を実現するためのメモリを減少できるオンスクリーン
ディスプレイ回路を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明に係るオンスクリ
ーンディスプレイ回路は、オンスクリーン情報を画面上
に表示するオンスクリーンディスプレイ回路において、
オンスクリーン情報をビットマップにより記憶する記憶
手段と、ｎ倍又は１／ｎ倍の周期でアドレスを増加させ
て前記記憶手段からデータを読み出して、オンスクリー
ンディスプレイ表示を横方向に拡大又は縮小する手段と
を備えている。

【００１２】本発明に係るオンスクリーンディスプレイ
回路は、オンスクリーン情報を画面上に表示するオンス
クリーンディスプレイ回路において、オンスクリーン情
報をビットマップにより記憶する記憶手段と、縦方向に
ｎ倍の拡大処理を行う場合には、オンスクリーンディス
プレイ表示のｎラインの間、ビットマップの同一ライン
を繰り返して前記記憶手段からデータを読み出して、オ
ンスクリーンディスプレイ表示を縦方向にｎ倍拡大し、
縦方向に１／ｎ倍の縮小処理を行う場合には、ビットマ
ップのラインをｎラインおきに読み出して、オンスクリ
ーンディスプレイ表示を縦方向に１／ｎ倍に縮小する手
段とを備えている。

【００１３】本発明に係るオンスクリーンディスプレイ
回路は、オンスクリーン情報を画面上に表示するオンス
クリーンディスプレイ回路において、オンスクリーン情
報をビットマップにより記憶する記憶手段と、横方向に
ｎ倍の拡大処理を行う場合に横倍率１倍の場合に比べ
て、ｎ倍の周期でアドレスを増加させるメモリ読み出し
制御部と、横倍率１倍の場合に比べて、ｎ倍の周期で選
択するビットを変化させるビットセレクト信号発生部
と、横倍率１倍の場合に比べて、横方向にｎ倍の長さの
ラッチイネーブル信号を出力するイネーブル信号発生部
とを備えている。

【００１４】本発明に係るオンスクリーンディスプレイ
回路は、オンスクリーン情報を画面上に表示するオンス
クリーンディスプレイ回路において、オンスクリーン情
報をビットマップにより記憶する記憶手段と、横方向に
１／ｎ倍の拡大処理を行う場合に横倍率１倍の場合に比
べて、１／ｎ倍の周期でアドレスを増加させるメモリ読
み出し制御部と、横倍率１倍の場合に比べて、ｎ倍のビ
ットシフトを行うビットセレクト信号発生部と、横倍率
１倍の場合に比べて、横方向に１／ｎ倍の長さのラッチ
イネーブル信号を出力するイネーブル信号発生部とを備
えている。

【００１５】

【発明の実施の形態】本発明に係るオンスクリーンディ
スプレイ回路は、テレビなどにおけるオンスクリーンデ
ィスプレイ回路に適用することができる。

【００１６】第１の実施形態 図１は本発明の第１の実施形態に係るオンスクリーンデ
ィスプレイ回路の構成を示す回路図である。

【００１７】図１において、オンスクリーンディスプレ
イ回路１０は、メモリ読み出し制御部１１、ビットマッ
プメモリ部１２（記憶手段）、ビットマップ一時保持レ
ジスタ部１３、ビットセレクト信号発生部１４、ビット
セレクタ部１５、輝度色差セレクト信号発生部１６、カ
ラーパレット変換回路１７、ＯＳＤ重畳イネーブル信号
発生部１８及びＯＳＤ重畳回路部１９から構成される。

【００１８】また、オンスクリーンディスプレイ回路１
０には、画面上の座標を示すＯＳＤ表示位置設定値Ｓ０
１、現在の出力画面の表示位置をカウントする表示位置
カウント値Ｓ０２、及び横倍率Ｓ１３が入力される。ま
た、図１中のＳ２１は原画像、Ｓ１２は出力画像であ
り、Ｓ０３〜Ｓ１１は各構成要素から出力される信号で
ある。各信号Ｓ０３〜Ｓ１２の動作タイミングについて
は図４より後述する。

【００１９】メモリ読み出し制御部１１は、横方向にｎ
倍の拡大処理を行う場合に横倍率１倍の場合に比べて、
ｎ倍の周期でアドレスを増加させてメモリ読み出しを行
い、ＯＳＤ表示を横にｎ倍（ｎ＝１，２，…）にする。
メモリ読み出し制御部１１は、画面上の座標を示すＯＳ
Ｄ表示位置設定値Ｓ０１と現在の出力画面の表示位置を
カウントしている表示位置カウント値Ｓ０２と横倍率Ｓ
１３を受けて、上記読み出し制御を行い、ビットマップ
メモリ部１２に読み出しアドレスＳ０３を出力し、ビッ
トセレクト信号発生部１４にセレクトリセット信号Ｓ０
４を出力する。

【００２０】ビットマップメモリ部１２は、読み出しア
ドレスＳ０３で指定されたビットマップのアドレスによ
りデータＳ０５を読み出し、ビットマップ一時保持レジ
スタ部１３に出力する。

【００２１】ビットマップ一時保持レジスタ部１３は、
データＳ０５をラッチするレジスタであり、ラッチ出力
Ｓ０６をビットセレクタ部１５に出力する。

【００２２】ビットセレクト信号発生部１４は、横倍率
Ｓ１３及びセレクトリセット信号Ｓ０４に基づいてビッ
トセレクタ部１５に対し入力のどのビットをセレクトす
るかを指示するビットセレクト信号Ｓ０７を発生する。

【００２３】ビットセレクタ部１５は、ラッチ出力Ｓ０
６の中からビットセレクト信号Ｓ０７により指定された
１ビットを選択し、選択した１ビットＳ０８をカラーパ
レット変換回路１７に出力する。

【００２４】輝度色差セレクト信号発生部１６は、表示
画素位置カウント値Ｓ０２に基づいて現在の表示位置が
Ｙ、Ｃｂ、又はＣｒの何れかであるかを判別し、その結
果であるＹＣｂＣｒ指示信号Ｓ０９をカラーパレット変
換回路１７に出力する。

【００２５】カラーパレット変換回路１７は、１ビット
の信号Ｓ０８とＹＣｂＣｒ指示信号Ｓ０９からあらかじ
め決められた画素値に変換し、変換した画素値をＯＳＤ
画素信号Ｓ１０としてＯＳＤ重畳回路部１９に出力す
る。

【００２６】ＯＳＤ重畳イネーブル信号発生部１８は、
ＯＳＤ表示位置設定値Ｓ０１、表示位置カウント値Ｓ０
２及び横倍率Ｓ１３に基づいてＯＳＤ画素信号Ｓ１０を
原画像Ｓ２１の上にかぶせるタイミングを表す信号であ
るΟＳＤ重畳イネーブル信号Ｓ１１を発生し、このΟＳ
Ｄ重畳イネーブル信号Ｓ１１をＯＳＤ重畳回路部１９に
出力する。

【００２７】ΟＳＤ重畳回路部１９は、ＯＳＤ重畳イネ
ーブル信号Ｓ１１が１である場合はΟＳＤ画素信号Ｓ１
０を原画像Ｓ２１の上にかぶせ、０の場合は原画像Ｓ２
１をそのまま出力画像Ｓ１２として出力する。

【００２８】このように本実施形態に係るオンスクリー
ンディスプレイ回路１０は、ビットマップメモリ部１２
に、横方向にｎ倍の拡大処理を行う場合に横倍率１倍の
場合に比べて、ｎ倍の周期でアドレスを増加させるメモ
リ読み出し制御部１１と、横倍率１倍の場合に比べて、
ｎ倍の周期で選択するビットを変化させるビットセレク
ト信号発生部１４と、横倍率１倍の場合に比べて、横方
向にｎ倍の長さのＯＳＤラッチイネーブル信号を出力す
るＯＳＤイネーブル信号発生部１８とを付加した構成と
なっている。

【００２９】以下、上述のように構成されたオンスクリ
ーンディスプレイ回路１０の動作を説明する。ここでは
以下のような環境を仮定する。

【００３０】例として前記図２のようなビットマップを
考え、このビットマップは図１のビットマップメモリ部
１２に格納されているものとする。また、ビットマップ
メモリ部１２のアドレスは図３のように４ビットごとに
アドレスが割り振られているメモリを想定し、ビットマ
ップがＡ０からＡ６３までの２５６ビットに格納されて
いるものとする。

【００３１】また、ＯＳＤ表示するモニタは簡単のため
ノンインタレースを仮定する。

【００３２】また、ここでは出力画像は現在ディジタル
画像のフォーマットで一般的な４：２：２フォーマット
で出力されるものとする。この４：２：２フォーマット
は、ＩＴＵ−Ｒ勧告６０１に準拠したフォーマットであ
り、テレビ画面などの横方向のライン（走査線）に含ま
れる輝度Ｙと色差Ｃｂ、Ｃｒ信号の標本化周波数成分の
比率を表している。４：２：２フォーマットは、色情報
を削減しない４：４：４に対し色情報を横方向に半分に
削減したものである。この４：２：２フォーマットで
は、Ｃｂ０，Ｙ０，Ｃｒ１，Ｙ１の順番で繰り返されて
出力され、これは後にビデオエンコーダによって（Ｙ
０，Ｃｂ０，Ｃｒ１）の成分を持つ１画素と（Ｙ１，Ｃ
ｂ０，Ｃｒ１）の成分を持つ１画素に変換される。この
ように、（Ｙ，Ｃｂ，Ｃｒ）の１つの組合せで表示され
る画面上の一つの点をここでは画素と呼ぶ。

【００３３】なお、ここではＯＳＤ表示するモニタ（テ
レビ画面）は簡単のためノンインタレースとしたが、イ
ンタレースモニタであってもよいことは勿論であり、ま
た、４：２：２フォーマットに限らず、他のフォーマッ
ト例えば４：２：０フォーマットで画像を表現するもの
でもよい。

【００３４】図４はオンスクリーンディスプレイ回路１
０の動作を説明するためのタイミングチャートであり、
通常動作（横１倍）のＯＳＤ表示のタイミングを示す。
図中、Ｓ０３〜Ｓ１２は前記図１の各部の信号にそれぞ
れ対応する。

【００３５】まず、拡大しない通常の動作（横１倍）を
図４のタイミングチャートを用いて説明する。

【００３６】図１において、オンスクリーンディスプレ
イ回路１０に入力する横倍率Ｓ１３を１にし、ＯＳＤ表
示位置設定値Ｓ０１をメモリ読み出し制御部１１に入力
する。ＯＳＤ表示位置設定値Ｓ０１は、ＯＳＤ表示をす
るモニタ上の長方形領域左上の画素の座標である。

【００３７】図５はＯＳＤ表示の例を示す図であり、こ
の図に示すように、現在このＯＳＤ表示位置設定値Ｓ０
１が（ＯＣＯＬ，ＯＲＯＷ）に設定されているものとす
る。

【００３８】また、表示画素位置カウント値Ｓ０２は、
現在の出力画像の表示位置（ＣＯＬ，ＲＯＷ）を表す。

【００３９】メモリ読み出し制御部１１では、入力され
た表示画素位置カウント値Ｓ０２とＯＳＤ表示位置設定
値Ｓ０１とを比較して、適切なタイミングでビットマッ
プメモリ部１２へ読み出しアドレスＳ０３を出力する。
ここで、適切なタイミングとは、本回路のレイテンシー
を考慮して、ＣＯＬ＝ΟＣＯＬになるＣＬＫで１サイク
ル前にビットマップメモリ部１２からデータが読み出さ
れるようなタイミングとする。

【００４０】ビットマップメモリ部１２から読み出され
たビットマップデータは、ビットマップ一時保持レジス
タ部１３でラッチされる。この場合、ビットマップ一時
保持レジスタ部１３を構成するレジスタは、上記ビット
マップメモリ部１２のデータ幅と同じ４ビットである。
このレジスタの出力Ｓ０６は読み出しアドレスＳ０３が
変わらない限り変わらない。

【００４１】また、図４に示すように、メモリ読み出し
制御部１１からの読み出しアドレスＳ０３の変化に同期
して、ビットセレクト信号発生部１４にセレクトリセッ
ト信号Ｓ０４が出力され、ビットセレクト信号Ｓ０７が
レジスタの出力Ｓ０６のＭＳΒ（most significant bi
t：最上位ビット）を選択するように０にリセットされ
る。

【００４２】この後、ビットセレクト信号発生部１４
は、クロックＣＬＫで２サイクルごとに１ずつ値を増加
させて、セレクトするビットの位置を右にずらしてい
く。これにより、ビットセレクタ部１５では、ΜＳΒか
ら２サイクルごとに１ビットずつが読み出される。した
がって、ビットマップメモリ部１２の１アドレス分の４
ビットは８サイクルで読み出される。

【００４３】一方、メモリ読み出し制御部１１は、ビッ
トマップの１ライン分のデータ１６ビットをすべて読み
出すまで、８サイクルごとに４回読み出しアドレスを増
加させて、８サイクルごとに４ビットずつをビットマッ
プモリ部１２からデータを読み出す。このようにして、
ビットマップの１ラインの１６ビットがカラーパレット
変換回路１７へ１ビットずつ２サイクル周期で送られ
る。

【００４４】カラーパレット変換回路１７では、輝度色
差セレクト信号発生部１４からのＹＣｂＣｒ指示信号Ｓ
０９によって、ビットセレクタ部１５から送られるデー
タＳ０８の１ビットをＹ、Ｃｂ又はＣｒの画素成分値に
変換してＯＳＤ画素信号Ｓ１０としてΟＳＤ重畳回路部
１９に出力する。

【００４５】ＯＳＤ重畳イネーブル信号発生部１８で
は、ＯＳＤ表示位置設定値Ｓ０１、表示位置カウント値
Ｓ０２及び横倍率Ｓ１３に基づいてＯＳＤ画素信号Ｓ１
０を原画像Ｓ２１の上にかぶせるタイミングを表す信号
であるΟＳＤ重畳イネーブル信号Ｓ１１を発生する。例
えば図４では、３２サイクルの間、ＯＳＤ重畳イネーブ
ル信号Ｓ１１を出力している。

【００４６】ΟＳＤ重畳回路部１９では、ＯＳＤ重畳イ
ネーブル信号Ｓ１１が１である場合はΟＳＤ画素信号Ｓ
１０を原画像Ｓ２１の上に重畳し、０の場合は原画像Ｓ
２１をそのまま出力画像Ｓ１２として出力する。ＯＳＤ
画素信号Ｓ１０を原画像Ｓ２１に重畳する方法は、単純
にＯＳＤ画素信号Ｓ１０で置き換えてもよいし、Ｓ１０
とＳ２１でフィルタをかけてもよく、どのような処理で
も構わない。

【００４７】以上のようにしてＯＳＤ表示の１ラインの
表示を行う。

【００４８】次の表示ラインでは、ビットマップメモリ
部１２の読み出しが、アドレスＡ４−Ａ７（図３参照）
までの内容が読み出されることを除いて、動作は最初の
ＯＳＤ表示ラインと同じである。

【００４９】以下のラインも同様に処理が行われ、この
例では「４」というＯＳＤ表示のビットマップ（図４）
がすべて読み出される１６ラインの間、上述した処理が
繰り返される。

【００５０】次に、ＯＳＤ表示を横に２倍にする動作を
説明する。

【００５１】図６はオンスクリーンディスプレイ回路１
０の動作を説明するためのタイミングチャートであり、
横２倍のＯＳＤ表示のタイミングを示す。図中、Ｓ０３
〜Ｓ１２は前記図１及び図４の各部の信号にそれぞれ対
応する。

【００５２】まず、横倍率Ｓ１３を２にし、ＯＳＤ表示
位置設定値Ｓ０１をメモリ読み出し制御部１１に入力す
る。メモリ読み出し制御部１１では、表示画素位置カウ
ント値Ｓ０２とＯＳＤ表示位置設定値Ｓ０１を比較し
て、適切なタイミングでビットマップメモリ部１２へ読
み出しアドレスをＳ０３を出力する。

【００５３】メモリ読み出し制御部１１では、入力され
た表示画素位置カウント値Ｓ０２とＯＳＤ表示位置設定
値Ｓ０１とを比較して、適切なタイミングでビットマッ
プメモリ部１２へ読み出しアドレスをＳ０３を出力す
る。

【００５４】読み出されたビットマップデータは、ビッ
トマップ一時保持レジスタ部１３でラッチされる。

【００５５】また、メモリ読み出し制御部１１からの読
み出しアドレスの変化に同期して、ビットセレクト信号
発生部１４にセレクトリセット信号Ｓ０４が出力され、
ビットセレクト信号Ｓ０７がレジスタの出力Ｓ０６のΜ
ＳΒを選択して出力するように０にリセットされる。

【００５６】この後、ビットセレクト信号発生部１４は
ＣＬＫで４サイクルごとに１ずつ値を増加させて、セレ
クトするビットの位置をずらしていき、ビットセレクタ
部１５では、ＭＳΒから４サイクルごとに１ビットずつ
右シフトして読み出される。したがって、ビットマップ
メモリ部１２の１アドレス分の４ビットは１６サイクル
で読み出される。

【００５７】一方、メモリ読み出し制御部１１はビット
マップの１ライン分のデータ１６ビットをすべて読み出
すまで、１６サイクルごとに４回読み出しアドレスを増
加させて、１６サイクルごとに４ビットずつのデータを
ビットマップメモリ部１２から出力させる。このように
して、ビットマップの１ラインの１６ビットがカラーパ
レット変換回路１７へ１ビットずつ４サイクル周期で送
られる。

【００５８】これ以降の処理は横１倍の時と同じであ
る。

【００５９】次に、ＯＳＤ表示を横にｎ倍（ｎ＝１，
２，…）にする動作を説明する。

【００６０】まず、横倍率Ｓ１３をｎにし、ＯＳＤ表示
位置設定値Ｓ０１をメモリ読み出し制御部１１に入力す
る。メモリ読み出し制御部１１はカウント値Ｓ０２とＯ
ＳＤ表示位置設定値Ｓ０１を比較して、適切なタイミン
グでビットマップメモリ部１２へ読み出しアドレスＳ０
３を出力する。

【００６１】読み出されたビットマップデータは、ビッ
トマップ一時保持レジスタ部１３でラッチされる。

【００６２】また、メモリ読み出し制御部１１からの読
み出しアドレスの変化に同期して、ビットセレクト信号
発生部１４にセレクトリセット信号Ｓ０４が出力され、
ビットセレクト信号Ｓ０７がレジスタの出力Ｓ０６のΜ
ＳΒを選択して出力するように０にリセットされる。

【００６３】この後、ビットセレクト信号発生部１４は
ＣＬＫで２ｎサイクルごとに１ずつ値を増加させて、セ
レクトするビットの位置をずらしていき、ビットセレク
タ部１５では、ＭＳΒから２ｎサイクルごとに１ビット
ずつ右シフトして読み出される。したがって、ビットマ
ップメモリ部１２の１アドレス分の４ビットは８ｎサイ
クルで読み出される。

【００６４】一方、メモリ読み出し制御部１１はビット
マップの１ライン分のデータ１６ビットをすべて読み出
すまで、８ｎサイクルごとに４回読み出しアドレスを増
加させて、８ｎサイクルごとに４ビットずつをビットマ
ップメモリ部１２から出力させる。このようにして、ビ
ットマップの１ライン、１６ビットカラーパレット変換
回路１７へ１ビットずつ４サイクル周期で送られる。

【００６５】これ以降の処理は横１倍の時と同じであ
る。

【００６６】以上説明したように、第１の実施形態に係
るオンスクリーンディスプレイ回路１０は、メモリ読み
出し制御部１１、ビットマップメモリ部１２、ビットマ
ップ一時保持レジスタ部１３、ビットセレクト信号発生
部１４、ビットセレクタ部１５、輝度色差セレクト信号
発生部１６、カラーパレット変換回路１７、ＯＳＤ重畳
イネーブル信号発生部１８及びＯＳＤ重畳回路部１９を
備え、横倍率をｎに指定した時に、メモリ読み出し制御
部１１が通常の横倍率１倍の読み出しに比べて、ｎ倍の
周期でアドレスを増加させ、ビットセレクト信号発生部
１４は、ｎ倍の周期でビットセレクトするビットを変化
させ、ＯＳＤ重畳イネーブル信号発生部１８がｎ倍の長
さのＯＳＤラッチイネーブルを出力し、ΟＳＤ重畳回路
部１９は、ＯＳＤ重畳イネーブル信号Ｓ１１が１である
場合はΟＳＤ画素信号Ｓ１０を原画像Ｓ２１の上に重畳
し、０の場合は原画像Ｓ２１をそのまま出力画像Ｓ１２
として出力するように構成したので、オンスクリーンデ
ィスプレイ機能を実現するためのメモリを増加させるこ
となく、横方向にｎ倍に伸びたＯＳＤの表示を行うこと
ができる。

【００６７】第２の実施形態 図７は本発明の第２の実施形態に係るオンスクリーンデ
ィスプレイ回路の構成を示す回路図である。なお、本実
施形態に係るオンスクリーンディスプレイ回路の説明に
あたり図１に示すオンスクリーンディスプレイ回路と同
一構成部分には同一符号を付して重複部分の説明を省略
する。

【００６８】本実施形態は、横倍率を１／ｎ（ｎ＝２の
べき乗）に縮小する機能を付加した場合の例である。

【００６９】図７において、オンスクリーンディスプレ
イ回路２０は、メモリ読み出し制御部２１、ビットマッ
プメモリ部１２、ビットマップ一時保持レジスタ部１
３、ビットセレクト信号発生部１４、ビットセレクタ部
１５、輝度色差セレクト信号発生部１６、カラーパレッ
ト変換回路１７、ＯＳＤ重畳イネーブル信号発生部１８
及びＯＳＤ重畳回路部１９から構成される。

【００７０】また、オンスクリーンディスプレイ回路２
０には、画面上の座標を示すＯＳＤ表示位置設定値Ｓ０
１、現在の出力画面の表示位置をカウントする表示位置
カウント値Ｓ０２、及び横倍率Ｓ１３が入力される。本
実施形態では横倍率Ｓ１３は１／２に設定可能である。
また、図７中のＳ２１は原画像、Ｓ１２は出力画像であ
り、Ｓ０３〜Ｓ１１は各構成要素から出力される信号で
ある。各信号Ｓ０３〜Ｓ１２の動作タイミングについて
は図８より後述する。

【００７１】メモリ読み出し制御部２１は、横方向に１
／ｎ倍の縮小処理を行う場合に横倍率１倍の場合に比べ
て、１／ｎ倍の周期でアドレスを増加させてメモリ読み
出しを行い、ＯＳＤ表示を横に１／ｎ倍（ｎ＝１，２，
…）にする。メモリ読み出し制御部２１は、画面上の座
標を示すＯＳＤ表示位置設定値Ｓ０１と現在の出力画面
の表示位置をカウントしている表示位置カウント値Ｓ０
２と横倍率Ｓ１３を受けて、上記読み出し制御を行い、
ビットマップメモリ部１２に読み出しアドレスＳ０３を
出力し、ビットセレクト信号発生部１４にセレクトリセ
ット信号Ｓ０４を出力する。

【００７２】以下、上述のように構成されたオンスクリ
ーンディスプレイ回路２０の動作を説明する。

【００７３】ここでは簡単のため第１の実施形態と同様
な以下の環境を仮定する。例として前記図２のようなビ
ットマップを考え、このビットマップは図７のビットマ
ップメモリ部１２に格納されており、またビットマップ
メモリ部のアドレスは前記図３のように４ビットごとに
アドレスが割り振られているメモリを想定し、ビットマ
ップがＡ０からＡ６３までの２５６ビットに格納されて
いるものとする。また、ΟＳＤ表示するモニタは簡単の
ためノンインタレースを仮定する。また、ここでは出力
画像は、第１の実施形態と同様に４：２：２フォーマッ
トで出力されるものとする。

【００７４】なお、ここではＯＳＤ表示するモニタ（テ
レビ画面）は簡単のためノンインタレースとしたが、イ
ンタレースモニタであってもよいことは勿論であり、ま
た、４：２：２フォーマットに限らず、他のフォーマッ
ト例えば４：２：０フォーマットで画像を表現するもの
でもよい。

【００７５】図８はオンスクリーンディスプレイ回路２
０の動作を説明するためのタイミングチャートであり、
横方向１／２縮小のＯＳＤ表示のタイミングを示す。図
中、Ｓ０３〜Ｓ１２は前記図７の各部の信号にそれぞれ
対応する。

【００７６】最初に横倍率を１／２にする動作を説明す
る。

【００７７】横倍率Ｓ１３＝１／２に設定し、ＯＳＤ表
示位置設定値Ｓ０１をメモリ読み出し制御部２１に入力
する。

【００７８】メモリ読み出し制御部２１はカウント値Ｓ
０２とＯＳＤ表示位置設定値Ｓ０１を比較して、適切な
タイミングでビットマップメモリ部１２へ読み出しアド
レスをＳ０３を出力する。この場合、回路のレイテンシ
ーを考慮して、ＣＯＬ＝ＯＣＯＬになるＣＬＫで１サイ
クル前にビットマップメモリ部１２からデータが読み出
されるようにする。

【００７９】ビットマップメモリ部１２から読み出され
たビットマップデータはビットマップ一時保持レジスタ
部１３でラッチされる。この場合、このレジスタはビッ
トマップメモリ部１２のデータ幅と同じ４ビットであ
る。

【００８０】また、メモリ読み出し制御部２１からの読
み出しアドレスＳ０３の変換に同期して、ビットセレク
ト信号発生部１４にセレクトリセット信号Ｓ０４が出力
され、ビットセレクト信号Ｓ０７がレジスタの出力Ｓ０
６のΜＳΒを選択するように０にリセットされる。

【００８１】この後、ビットセレクト信号発生部１４は
ＣＬΚで２サイクルごとに２ずつ値を増加させて、ビッ
トセレクタ部１５では、ΜＳΒから２サイクルごとに１
ビットおきに読み出される。したがって、ビットマップ
メモリ部１２の１アドレス分の４ビットのうちΜＳΒと
左から３番目のビットの２ビットだけが４サイクルで読
み出される。

【００８２】一方、メモリ読み出し制御部１１は、ビッ
トマップの１ライン分のデータ１６ビッみ出すまで、４
サイクルごとに４回読み出しアドレスを増加させる。し
たがって、４サイクルに４ビットの速度でビットマップ
メモリ部１２からデータが出力させる。このようにし
て、ビットマップの１ラインの１６ビットがカラーパレ
ット変換回路１７へ１ビットずつ２サイクル周期で送ら
れる。

【００８３】カラーパレット変換回路１７では、輝度色
差セレクト信号発生部１４からのＹＣｂＣｒ指示信号Ｓ
０９によって、ビットセレクタ部１５から送られるデー
タＳ０８の１ビットをＹまたはＣｂまたはＣｒの画素成
分値に変換して、ＯＳＤ画素信号Ｓ１０としてΟＳＤ重
畳回路部１９に出力する。

【００８４】ＯＳＤ重畳イネーブル信号発生部１８は、
１６サイクルの間、ＯＳＤ重畳イネーブル信号Ｓ１１を
出力して、ＯＳＤ重畳回路部１９ではＯＳＤ画素信号Ｓ
１０を原画像Ｓ２１に重畳する。この重畳する方法は、
原画像Ｓ２１を単純にＯＳＤ画素信号Ｓ１０で置き換え
てもよいし、Ｓ１０とＳ２１でフィルタをかけてもよ
く、どのような処理でも構わない。

【００８５】以上のようにしてＯＳＤ表示の１ラインの
表示を行う。

【００８６】次の表示ラインでは、ビットマップメモリ
部１２の読み出しが、アドレスＡ４−Α７までの内容が
読み出されることを除いて、動作は最初のＯＳＤ表示ラ
インと同じである。

【００８７】以下のラインも同様に処理が行われ、この
例では「４」というΟＳＤ表示のビットマップ（図４）
がすべて読み出される１６ラインの間、上述した処理が
繰り返される。

【００８８】次に、横倍率を１／ｎ（ｎ＝２＾ｋ，ｋ＝
１，２，…）（２＾は２のべき乗を表す）にする動作を
説明する。

【００８９】ここで、ｎの最大値はビットマップメモリ
部１２の出力データＳ０５の幅によって制限される。デ
ータ幅が、２＾ｋならば、ｎの最大値も２＾ｋである。
いまの場合データ幅は４ビットなので、１／４が最小の
縮小倍率になる。

【００９０】横倍率Ｓ１３＝１／ｎに設定し、ＯＳＤ表
示位置設定値Ｓ０１をメモリ読み出し制御部２１に入力
する。メモリ読み出し制御部２１は表示画素位置カウン
ト値Ｓ０２とＯＳＤ表示位置設定値Ｓ０１を比較して、
適切なタイミングでビットマップメモリ部１２ヘ読み出
しアドレスをＳ０３を出力する。ここでは、回路のレイ
テンシーを考慮して、ＣＯＬ＝ＯＣＯＬになるＣＬΚで
１サイクル前にビットマップメモリからデータが読み出
されるようにする。

【００９１】読み出されたビットマップデータは、ビッ
トマップ一時保持レジスタ部１３でラッチされる。この
場合、このレジスタはメモリのデータ幅と同じ４ビット
である。

【００９２】また、メモリ読み出し制御部２１からの読
み出しアドレスの変換に同期して、ビットセレクト信号
発生部１４にセレクトリセット信号Ｓ０４が出力され、
ビットセレクト信号Ｓ０７がレジスタの出力Ｓ０６のΜ
ＳΒを選択するように０にリセットされる。

【００９３】この後、ビットセレクト信号発生部１４は
ＣＬＫで２サイクルごとにｎずつ値を増加させて、ビッ
トセレクタ部１５では、ΜＳΒから２サイクルごとに１
ビットが読み出される。したがって、ビットマップメモ
リ部１２の１アドレス分の４ビットのうち４／ｎ個のだ
けが２×４／ｎサイクルで読み出される。

【００９４】一方、メモリ読み出し制御部２１はビット
マップの１ライン分のデータ１６ビットをすべて読み出
すまで、８／ｎサイクルごとに４回読み出しアドレスを
増加させる。したがって、８／ｎサイクルに４ビットの
速度でビットマップメモリ部１２からデータを出力させ
る。このようにして、ビットマップの１ラインの１６ビ
ットがカラーパレット変換回路１７へ１ビットずつ２サ
イクル周期で送られる。

【００９５】カラーパレット変換回路１７では、輝度色
差セレクト信号発生部１４からのＹＣｂＣｒ指示信号Ｓ
０９によって、ビットセレクタ部１５から送られるデー
タＳ０８の１ビットをＹ、Ｃｂ又はＣｒの画素成分値に
変換してＯＳＤ画素信号Ｓ１０としてＯＳＤ重畳回路部
１９に出力する。

【００９６】ＯＳＤ重畳イネーブル信号発生部１８は、
３２／ｎサイクルの間、ＯＳＤ重畳イネーブル信号Ｓ１
１を出力している。

【００９７】ΟＳＤ重畳回路部１９では、ＯＳＤ画素信
号Ｓ１０を原画像Ｓ２１に重畳する。この重畳する方法
は、前述したように単純にＳ１０で置き換えてもよい
し、Ｓ１０とＳ２１でフィルタをかけてもよく、どのよ
うな処理でも構わない。

【００９８】以上のようにしてΟＳＤ表示の１ラインの
表示を行い、次のライン以降も毎ライン同様の動作を繰
り返す。そのようにして、「４」というＯＳＤ表示のビ
ットマップ（図４）がすべて読み出される１６ラインの
間、上述した処理が繰り返される。

【００９９】以上説明したように、第２の実施形態に係
るオンスクリーンディスプレイ回路２０は、横倍率を１
／ｎ（ｎは２のべき乗）に指定した時に、メモリ読み出
し制御部２１が通常の横倍率１倍の読み出しに比べて、
１／ｎ倍の周期でアドレスを増加させ、ビットセレクト
信号発生部１４は、横倍率１倍の読み出しに比べて、ビ
ットセレクト信号の増加の周期は同じで増分がｎ倍で、
ＯＳＤ重畳イネーブル信号発生部１８が１／ｎ倍の長さ
のＯＳＤラッチイネーブルを出すので、第１の実施形態
と同様にメモリの増大を招くことなく横方向に１／ｎ倍
に縮小されたＯＳＤの表示を行うことができる。

【０１００】第３の実施形態 図９は本発明の第３の実施形態に係るオンスクリーンデ
ィスプレイ回路の構成を示す回路図である。なお、本実
施形態に係るオンスクリーンディスプレイ回路の説明に
あたり図１に示すオンスクリーンディスプレイ回路と同
一構成部分には同一符号を付して重複部分の説明を省略
する。

【０１０１】第１、第２の実施形態では、横方向にｎ
倍、１／ｎ倍の拡大処理を行う場合であったが、本実施
形態ではこれに加えてＯＳＤ表示を縦方向にｎ倍拡大で
きるようにした例である。

【０１０２】図９において、オンスクリーンディスプレ
イ回路３０は、メモリ読み出し制御部３１、ビットマッ
プメモリ部１２、ビットマップ一時保持レジスタ部１
３、ビットセレクト信号発生部１４、ビットセレクタ部
１５、輝度色差セレクト信号発生部１６、カラーパレッ
ト変換回路１７、ＯＳＤ重畳イネーブル信号発生部３２
及びＯＳＤ重畳回路部１９から構成される。

【０１０３】また、オンスクリーンディスプレイ回路２
０には、画面上の座標を示すＯＳＤ表示位置設定値Ｓ０
１、現在の出力画面の表示位置をカウントする表示位置
カウント値Ｓ０２、横倍率Ｓ１３及び縦倍率Ｓ１４が入
力される。特に、ＯＳＤ表示を縦方向にｎ倍拡大できる
ように、縦倍率Ｓ１４がメモリ読み出し制御部３１とＯ
ＳＤ重畳イネーブル信号発生部３２に入力されている。

【０１０４】メモリ読み出し制御部３１は、横方向にｎ
倍の拡大処理を行う場合に横倍率１倍の場合に比べて、
ｎ倍の周期でアドレスを増加させてメモリ読み出しを行
い、ＯＳＤ表示を横にｎ倍にする機能に加えて、縦方向
にｎ倍の拡大処理を行う場合にＯＳＤ表示のｎラインの
間、ビットマップの同一ラインを繰り返し、読み出しを
行い、ＯＳＤ表示を縦にｎ倍にする機能を有する。

【０１０５】ＯＳＤ重畳イネーブル信号発生部３２は、
ＯＳＤ表示位置設定値Ｓ０１、表示位置カウント値Ｓ０
２、横倍率Ｓ１３及び縦倍率Ｓ１４に基づいてＯＳＤ画
素信号Ｓ１０を原画像Ｓ２１の上にかぶせるタイミング
を表す信号であるΟＳＤ重畳イネーブル信号Ｓ１１を発
生する。また、ＯＳＤ重畳イネーブル信号発生部３２は
縦倍率１倍のときにＬラインだけ、イネーブル信号を発
生していた場合には、Ｌ×Ｎラインだけイネーブルを発
生する。

【０１０６】以下、上述のように構成されたオンスクリ
ーンディスプレイ回路３０の動作を説明する。

【０１０７】縦倍率をｎ倍にする場合を説明する。

【０１０８】ビットマップメモリ部１２及びそこに保持
されているビットマップは第１の実施形態と同じとす
る。ΟＳＤ表示ラインの最初のｎラインはビットマップ
メモリ部１２のＡ０からＡ３までのビットマップを読み
出して、第１の実施形態で述べた動作と同様の動作を行
う。

【０１０９】次のｎラインはＡ４からＡ７までのビット
マップを読み出し、以降ｎラインおきにビットマップの
読み出しラインを１ずつ増加させる。

【０１１０】また、ＯＳＤ重畳イネーブル信号発生部３
２では、縦倍率１倍のときにＬラインだけ、イネーブル
信号を発生していた場合には、Ｌ×Ｎラインだけイネー
ブルを発生するようにする。

【０１１１】したがって、縦方向にｎ倍の拡大処理を行
う場合にＯＳＤ表示のｎラインの間、ビットマップの同
一ラインを繰り返し処理することになり、ＯＳＤ表示を
縦方向にｎ倍拡大することができる。

【０１１２】以上説明したように、第３の実施形態に係
るオンスクリーンディスプレイ回路３０は、メモリ読み
出し制御部３１が、縦方向にｎ倍の拡大処理を行う場合
にＯＳＤ表示のｎラインの間、ビットマップの同一ライ
ンを繰り返し、読み出しを行い、ＯＳＤ表示を縦にｎ倍
にする機能を有するように構成したので、メモリの増大
を招くことなく１つのビットマップに対してΟＳＤの表
示の大きさを縦横任意の整数倍に拡大することが可能に
なる。

【０１１３】第４の実施形態 図１０は本発明の第４の実施形態に係るオンスクリーン
ディスプレイ回路の構成を示す回路図である。なお、本
実施形態に係るオンスクリーンディスプレイ回路の説明
にあたり図９に示すオンスクリーンディスプレイ回路と
同一構成部分には同一符号を付して重複部分の説明を省
略する。

【０１１４】本実施形態は、縦倍率を１／ｎ（ｎは２の
べき乗）に縮小する機能を付加した例である。

【０１１５】図１０において、オンスクリーンディスプ
レイ回路４０は、メモリ読み出し制御部４１、ビットマ
ップメモリ部１２、ビットマップ一時保持レジスタ部１
３、ビットセレクト信号発生部１４、ビットセレクタ部
１５、輝度色差セレクト信号発生部１６、カラーパレッ
ト変換回路１７、ＯＳＤ重畳イネーブル信号発生部１８
及びＯＳＤ重畳回路部３２から構成される。

【０１１６】また、オンスクリーンディスプレイ回路４
０には、画面上の座標を示すＯＳＤ表示位置設定値Ｓ０
１、現在の出力画面の表示位置をカウントする表示位置
カウント値Ｓ０２、横倍率Ｓ１３及び縦倍率Ｓ１４が入
力される。本実施形態では縦倍率Ｓ１４は１／２に設定
可能である。

【０１１７】メモリ読み出し制御部４１は、横方向にｎ
倍の拡大処理を行う場合に横倍率１倍の場合に比べて、
ｎ倍の周期でアドレスを増加させてメモリ読み出しを行
い、ＯＳＤ表示を横にｎ倍にする機能に加えて、縦方向
に１／ｎ倍の縮小処理を行う場合にＯＳＤ表示のｎライ
ンをｎラインおきに読み出しを行い、ＯＳＤ表示を縦に
１／ｎ倍にする機能を有する。

【０１１８】以下、上述のように構成されたオンスクリ
ーンディスプレイ回路４０の動作を説明する。

【０１１９】縦倍率を１／ｎ倍にする場合を説明する。

【０１２０】ビットマップメモリ部１２及びそこに保持
されているビットマップは第１の実施形態と同じとす
る。また、ビットマップメモリ部１２のＡ０からＡ３を
ビットマップの１ライン目、ビットマップのＡ４からＡ
７を２ライン目というように、ビットマップが表す文字
の各ラインをビットマップのラインと呼ぶことにする。
ＯＳＤ表示の最初の表示ラインはビットマップメモリ部
１２のビットマップの１ライン目を読み出して、第１の
実施形態で述べた動作と同様の動作を行う。

【０１２１】次の表示ライン以降はビットマップのライ
ンをｎラインずつ増加させて、途中のビットマップのラ
インを間引きながら、第１の実施形態と同様の動作を行
う。

【０１２２】したがって、縦方向に１／ｎ倍の縮小処理
を行う場合にビットマップのラインをｎラインおきに間
引き動作することになり、ＯＳＤ表示を縦方向に１／ｎ
倍に縮小することができる。

【０１２３】以上説明したように、第４の実施形態に係
るオンスクリーンディスプレイ回路４０は、メモリ読み
出し制御部４１及びＯＳＤ重畳回路部３２を備え、縦方
向に１／ｎ倍の縮小処理を行う場合には、ビットマップ
のラインをｎラインおきに読み出して、オンスクリーン
ディスプレイ表示を縦方向に１／ｎ倍に縮小するように
構成したので、メモリの増大を招くことなく１つのビッ
トマップに対してΟＳＤの表示の大きさを縦横任意の整
数倍に縮小することが可能になる。

【０１２４】このように、上記各実施形態に係るオンス
クリーンディスプレイ回路は、ΟＳＤとして表示する文
字や図形の大きさを変える場合でもビットマップメモリ
容量の増大を招くことなくＯＳＤ機能を実現することが
でき、テレビなどにおけるオンスクリーンディスプレイ
回路に搭載することができるという優れた特長を有す
る。

【０１２５】なお、上記各実施形態では、ビットマップ
メモリ部に例えばＲＡＭを用いることができるが勿論こ
れには限定されず、同様の動作を行う他のメモリでもよ
い。また、各種信号の立ち上がりで動作するようにして
いるが、立ち下がりで動作するように構成してもよいこ
とは言うまでもない。

【０１２６】また、上記オンスクリーンディスプレイ回
路は、テレビ等にオンスクリーンデータを供給するオン
スクリーンディスプレイ回路に適用することができる
が、オンスクリーンデータを出力するものであればどの
ようなオンスクリーンディスプレイ回路にも適用できる
ことは言うまでもない。また、本実施形態に係るオンス
クリーンディスプレイ回路がテレビやビデオ等の表示装
置内部に組み込まれて設置されていてもよいし、あるい
は独立した装置に適用してもよい。

【０１２７】また、上記オンスクリーンディスプレイ回
路を構成する各種回路や信号線の種類や個数、接続状態
等、さらには動作タイミングは上記各実施形態に限定さ
れない。

【０１２８】

【発明の効果】本発明に係るオンスクリーンディスプレ
イ回路では、オンスクリーン情報をビットマップにより
記憶する記憶手段と、ｎ倍又は１／ｎ倍の周期でアドレ
スを増加させて前記記憶手段からデータを読み出して、
オンスクリーンディスプレイ表示を横方向に拡大又は縮
小する手段とを備えて構成したので、オンスクリーンデ
ィスプレイ機能を実現するためのメモリを減少させるこ
とができる。

【０１２９】本発明に係るオンスクリーンディスプレイ
回路では、縦方向にｎ倍の拡大処理を行う場合には、オ
ンスクリーンディスプレイ表示のｎラインの間、ビット
マップの同一ラインを繰り返して前記記憶手段からデー
タを読み出して、オンスクリーンディスプレイ表示を縦
方向にｎ倍拡大し、縦方向に１／ｎ倍の縮小処理を行う
場合には、ビットマップのラインをｎラインおきに読み
出して、オンスクリーンディスプレイ表示を縦方向に１
／ｎ倍に縮小する手段とを備えて構成したので、オンス
クリーンディスプレイ機能を実現するためのメモリを減
少させることができる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係るオンス
クリーンディスプレイ回路の構成を示す回路図である。

【図２】ビットマップ形式で保持されたデータの例を示
す図である。

【図３】上記オンスクリーンディスプレイ回路のビット
マップ記憶部のアドレスを示す図である。

【図４】上記オンスクリーンディスプレイ回路の通常動
作（横１倍）のＯＳＤ表示のタイミングを示すタイミン
グチャートである。

【図５】本発明を適用した第２の実施形態に係るオンス
クリーンディスプレイ回路の構成を示す回路図である。

【図６】上記オンスクリーンディスプレイ回路の横２倍
のＯＳＤ表示のタイミングを示すタイミングチャートで
ある。

【図７】本発明を適用した第３の実施形態に係るオンス
クリーンディスプレイ回路の構成を示す回路図である。

【図８】上記オンスクリーンディスプレイ回路の横１／
２縮小のＯＳＤ表示のタイミングを示すタイミングチャ
ートである。

【図９】本発明を適用した第４の実施形態に係るオンス
クリーンディスプレイ回路の構成を示す回路図である。

【図１０】本発明を適用した第４の実施形態に係るオン
スクリーンディスプレイ回路の構成を示す回路図であ
る。

【符号の説明】

１０，２０，３０，４０ オンスクリーンディスプレイ
回路、１１，２１，３１，４１ メモリ読み出し制御
部、１２ ビットマップメモリ部（記憶手段）、１３
ビットマップ一時保持レジスタ部、１４ ビットセレク
ト信号発生部、１５ ビットセレクタ部、１６ 輝度色
差セレクト信号発生部、１７ カラーパレット変換回
路、１８，３２ ＯＳＤ重畳イネーブル信号発生部、１
９ ＯＳＤ重畳回路部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０９Ｇ 5/24 ６５０ Ｇ０９Ｇ 5/24 ６５０Ｓ 5/36 ５２０ 5/36 ５２０Ｅ ５３０ ５３０Ｆ ５３０Ｇ Ｈ０４Ｎ 5/445 Ｈ０４Ｎ 5/445 Ｚ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 オンスクリーン情報を画面上に表示する
   オンスクリーンディスプレイ回路において、 オンスクリーン情報をビットマップにより記憶する記憶
   手段と、 ｎ（ｎは任意の自然数）倍又は１／ｎ倍の周期でアドレ
   スを増加させて前記記憶手段からデータを読み出して、
   オンスクリーンディスプレイ表示を横方向に拡大又は縮
   小する手段とを備えたことを特徴とするオンスクリーン
   ディスプレイ回路。
2. 【請求項２】 オンスクリーン情報を画面上に表示する
   オンスクリーンディスプレイ回路において、 オンスクリーン情報をビットマップにより記憶する記憶
   手段と、 縦方向にｎ倍の拡大処理を行う場合には、オンスクリー
   ンディスプレイ表示のｎラインの間、ビットマップの同
   一ラインを繰り返して前記記憶手段からデータを読み出
   して、オンスクリーンディスプレイ表示を縦方向にｎ倍
   拡大し、 縦方向に１／ｎ倍の縮小処理を行う場合には、ビットマ
   ップのラインをｎラインおきに読み出して、オンスクリ
   ーンディスプレイ表示を縦方向に１／ｎ倍に縮小する手
   段とを備えたことを特徴とするオンスクリーンディスプ
   レイ回路。
3. 【請求項３】 オンスクリーン情報を画面上に表示する
   オンスクリーンディスプレイ回路において、 オンスクリーン情報をビットマップにより記憶する記憶
   手段と、 横方向にｎ倍の拡大処理を行う場合に横倍率１倍の場合
   に比べて、ｎ倍の周期でアドレスを増加させるメモリ読
   み出し制御部と、 横倍率１倍の場合に比べて、ｎ倍の周期で選択するビッ
   トを変化させるビットセレクト信号発生部と、 横倍率１倍の場合に比べて、横方向にｎ倍の長さのラッ
   チイネーブル信号を出力するイネーブル信号発生部とを
   備えたことを特徴とするオンスクリーンティスプレイ回
   路。
4. 【請求項４】 オンスクリーン情報を画面上に表示する
   オンスクリーンディスプレイ回路において、 オンスクリーン情報をビットマップにより記憶する記憶
   手段と、 横方向に１／ｎ倍の拡大処理を行う場合に横倍率１倍の
   場合に比べて、１／ｎ倍の周期でアドレスを増加させる
   メモリ読み出し制御部と、 横倍率１倍の場合に比べて、ｎ倍のビットシフトを行う
   ビットセレクト信号発生部と、 横倍率１倍の場合に比べて、横方向に１／ｎ倍の長さの
   ラッチイネーブル信号を出力するイネーブル信号発生部
   とを備えたことを特徴とするオンスクリーンディスプレ
   イ回路