JPH07203293A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH07203293A JPH07203293A JP33705893A JP33705893A JPH07203293A JP H07203293 A JPH07203293 A JP H07203293A JP 33705893 A JP33705893 A JP 33705893A JP 33705893 A JP33705893 A JP 33705893A JP H07203293 A JPH07203293 A JP H07203293A
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- Japan
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- image
- switch
- control circuit
- memory
- signal
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Abstract
(57)【要約】
【目的】 異なるビデオ信号規格の画像からマルチ画を
形成できるようにする。 【構成】 スイッチ１８は、入力処理回路１４，１６に
より入力処理されたビデオ信号を選択し、スイッチ２０
は入力処理回路１４，１６により分離された同期信号を
選択する。スイッチ１８の出力はＬＰＦ２２及びＡ／Ｄ
変換気２４を介して画像メモリ２６に印加される。縮小
制御回路３４は、スイッチ２０からの同期信号を基準
に、ＣＰＵ３８からの縮小率ｋ（０＜ｋ≦１）に応じた
タイミングで水平垂直のイネーブル信号をメモリ制御回
路３６に出力する。メモリ制御回路３６は、スイッチ２
０からの同期信号と縮小制御回路３４からのイネーブル
信号に従って画像メモリ２６への書込みを制御し、ＣＰ
Ｕ３８からの記憶座標情報に従い書込みアドレスを制御
する。
形成できるようにする。 【構成】 スイッチ１８は、入力処理回路１４，１６に
より入力処理されたビデオ信号を選択し、スイッチ２０
は入力処理回路１４，１６により分離された同期信号を
選択する。スイッチ１８の出力はＬＰＦ２２及びＡ／Ｄ
変換気２４を介して画像メモリ２６に印加される。縮小
制御回路３４は、スイッチ２０からの同期信号を基準
に、ＣＰＵ３８からの縮小率ｋ（０＜ｋ≦１）に応じた
タイミングで水平垂直のイネーブル信号をメモリ制御回
路３６に出力する。メモリ制御回路３６は、スイッチ２
０からの同期信号と縮小制御回路３４からのイネーブル
信号に従って画像メモリ２６への書込みを制御し、ＣＰ
Ｕ３８からの記憶座標情報に従い書込みアドレスを制御
する。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理装置に関し、
より具体的には、入力画像をマルチ画出力する画像処理
装置に関する。
より具体的には、入力画像をマルチ画出力する画像処理
装置に関する。
【０００２】
【従来の技術】この種の従来の画像処理装置は、同一フ
ォーマットの所定数の入力画像をマルチ画に構成するも
のである。
ォーマットの所定数の入力画像をマルチ画に構成するも
のである。
【０００３】近年、標準品位のテレビジョン放送だけで
も、ＮＴＳＣ、ＰＡＬ及びＳＥＣＡＭ方式があり、これ
に高品位テレビジョン信号やコンピュータのビデオ出力
を加えると、多数のビデオ信号規格が存在する。
も、ＮＴＳＣ、ＰＡＬ及びＳＥＣＡＭ方式があり、これ
に高品位テレビジョン信号やコンピュータのビデオ出力
を加えると、多数のビデオ信号規格が存在する。
【０００４】従来、所定数の入力画像から１つのマルチ
画を形成する上述のような画像処理装置は、１つのビデ
オ信号規格に対応できるのみであり、複数種類のビデオ
信号規格に対応するものは存在しない。
画を形成する上述のような画像処理装置は、１つのビデ
オ信号規格に対応できるのみであり、複数種類のビデオ
信号規格に対応するものは存在しない。
【０００５】
【発明が解決しようとする課題】即ち、従来では、異な
るビデオ信号規格の画像からマルチ画を形成するには、
ビデオ信号規格を変換する変換器で１つの共通ビデオ信
号規格に予め変換しておく作業が必要であった。
るビデオ信号規格の画像からマルチ画を形成するには、
ビデオ信号規格を変換する変換器で１つの共通ビデオ信
号規格に予め変換しておく作業が必要であった。
【０００６】本発明は、このような面倒なしに、異なる
ビデオ信号規格の画像からマルチ画を形成できる画像処
理装置を提示することを目的とする。
ビデオ信号規格の画像からマルチ画を形成できる画像処
理装置を提示することを目的とする。
【０００７】
【課題を解決するための手段】本発明に係る画像処理装
置は、少なくとも１画面の画像データを記憶する画像メ
モリ手段と、指定された縮小率に従って入力画像の縮小
制御信号を生成する縮小制御手段と、当該縮小制御手段
の縮小制御信号及び画像メモリ手段の記憶位置制御信号
に従い、当該画像メモリ手段への当該入力画像の記憶を
制御するメモリ制御手段とからなることを特徴とする。
置は、少なくとも１画面の画像データを記憶する画像メ
モリ手段と、指定された縮小率に従って入力画像の縮小
制御信号を生成する縮小制御手段と、当該縮小制御手段
の縮小制御信号及び画像メモリ手段の記憶位置制御信号
に従い、当該画像メモリ手段への当該入力画像の記憶を
制御するメモリ制御手段とからなることを特徴とする。
【０００８】
【作用】上記手段により、入力画像の解像度等に関わら
ず、指定された縮小率に従って入力画像を縮小して上記
画像メモリ手段の指定位置に格納することができる。こ
れにより、異なるビデオ信号規格の画像であっても、容
易にマルチ画を形成できる。
ず、指定された縮小率に従って入力画像を縮小して上記
画像メモリ手段の指定位置に格納することができる。こ
れにより、異なるビデオ信号規格の画像であっても、容
易にマルチ画を形成できる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１０】図１は、本発明の一実施例の概略構成ブロ
ック図を示す。１０，１２はビデオ信号の入力端子、１
４，１６は入力端子１０，１２からのビデオ信号をＲＧ
Ｂ（又は輝度／色差）の共通表現形式に変換する入力処
理回路、１８は入力処理回路１４，１６のビデオ出力を
選択するスイッチ、２０は入力処理回路１４，１６から
出力される同期信号を選択するスイッチである。スイッ
チ１８，２０は連動しており、スイッチ１８が入力処理
回路１４のビデオ出力を選択するとき、スイッチ２０は
入力処理回路１４の同期信号出力を選択する。逆に、ス
イッチ１８が入力処理回路１６のビデオ出力を選択する
とき、スイッチ２０は入力処理回路１６の同期信号出力
を選択する。
ック図を示す。１０，１２はビデオ信号の入力端子、１
４，１６は入力端子１０，１２からのビデオ信号をＲＧ
Ｂ（又は輝度／色差）の共通表現形式に変換する入力処
理回路、１８は入力処理回路１４，１６のビデオ出力を
選択するスイッチ、２０は入力処理回路１４，１６から
出力される同期信号を選択するスイッチである。スイッ
チ１８，２０は連動しており、スイッチ１８が入力処理
回路１４のビデオ出力を選択するとき、スイッチ２０は
入力処理回路１４の同期信号出力を選択する。逆に、ス
イッチ１８が入力処理回路１６のビデオ出力を選択する
とき、スイッチ２０は入力処理回路１６の同期信号出力
を選択する。
【００１１】２２はスイッチ１８の出力を帯域制限する
ローパス・フィルタ（ＬＰＦ）、２４はＬＰＦ２２の出
力をディジタル信号に変換するＡ／Ｄ変換器、２６はＡ
／Ｄ変換器２４から出力される画像データを記憶する画
像メモリである。２８は画像メモリ２６から読み出され
た画像データをアナログ信号に変換するＤ／Ａ変換器、
３０はＤ／Ａ変換器２８から出力される画像信号を所定
のビデオ信号形式に変換して出力する出力処理回路、３
２は出力処理回路３０の出力信号を外部に出力する出力
端子である。
ローパス・フィルタ（ＬＰＦ）、２４はＬＰＦ２２の出
力をディジタル信号に変換するＡ／Ｄ変換器、２６はＡ
／Ｄ変換器２４から出力される画像データを記憶する画
像メモリである。２８は画像メモリ２６から読み出され
た画像データをアナログ信号に変換するＤ／Ａ変換器、
３０はＤ／Ａ変換器２８から出力される画像信号を所定
のビデオ信号形式に変換して出力する出力処理回路、３
２は出力処理回路３０の出力信号を外部に出力する出力
端子である。
【００１２】３４はマルチ画を形成するための、入力画
像の縮小処理を制御する縮小制御回路、３６は、画像メ
モリ２６の書込み及び読出しを制御すると共に、Ａ／Ｄ
変換器２４及びＤ／Ａ変換器２８に適切なサンプリング
・クロックを供給するメモリ制御回路である。
像の縮小処理を制御する縮小制御回路、３６は、画像メ
モリ２６の書込み及び読出しを制御すると共に、Ａ／Ｄ
変換器２４及びＤ／Ａ変換器２８に適切なサンプリング
・クロックを供給するメモリ制御回路である。
【００１３】３８は全体を制御するＣＰＵであり、その
ＣＰＵバス４０には、ＲＯＭ４２、ＲＡＭ４４、Ｉ／Ｏ
回路４６、ハード・ディスク装置などの記憶装置４８及
び外部インターフェース５０が接続する。ＣＰＵ３８
は、ＣＰＵバス４０を介して画像メモリ２６にアクセス
でき、また、スイッチ１８，２０、ＬＰＦ２２の通過帯
域、縮小制御回路３４及びメモリ制御回路３６を制御す
る。
ＣＰＵバス４０には、ＲＯＭ４２、ＲＡＭ４４、Ｉ／Ｏ
回路４６、ハード・ディスク装置などの記憶装置４８及
び外部インターフェース５０が接続する。ＣＰＵ３８
は、ＣＰＵバス４０を介して画像メモリ２６にアクセス
でき、また、スイッチ１８，２０、ＬＰＦ２２の通過帯
域、縮小制御回路３４及びメモリ制御回路３６を制御す
る。
【００１４】以下、本実施例の動作を詳細に説明する。
入力処理回路１４，１６は、入力端子１０，１２からの
ビデオ信号をＲＧＢ等の共通形式に変換し、それぞれス
イッチ１８のａ接点及びｂ接点に供給する。入力処理回
路１４，１６はまた、当該ビデオ信号から分離した水平
垂直同期信号をそれぞれスイッチ２０のａ接点及びｂ接
点に供給する。
入力処理回路１４，１６は、入力端子１０，１２からの
ビデオ信号をＲＧＢ等の共通形式に変換し、それぞれス
イッチ１８のａ接点及びｂ接点に供給する。入力処理回
路１４，１６はまた、当該ビデオ信号から分離した水平
垂直同期信号をそれぞれスイッチ２０のａ接点及びｂ接
点に供給する。
【００１５】スイッチ２０により選択された同期信号は
縮小制御回路３４及びメモリ制御回路３６に印加され
る。縮小制御回路３４にはＣＰＵ３８からの縮小率ｋ
（０＜ｋ≦１）の制御信号が供給され、縮小制御回路３
４は、スイッチ２０からの同期信号を基準に、この縮小
率ｋに応じたタイミングで水平垂直のイネーブル信号を
メモリ制御回路３６に出力する。ＣＰＵ３８は画像メモ
リ２６上の記憶座標に関する情報をメモリ制御回路３６
に供給し、メモリ制御回路３６は、スイッチ２０からの
同期信号と縮小制御回路３４からのイネーブル信号に従
って、Ａ／Ｄ変換器２４へのサンプリング・クロック、
並びに画像メモリ２６への書込みアドレス及び書込み制
御信号を発生する。
縮小制御回路３４及びメモリ制御回路３６に印加され
る。縮小制御回路３４にはＣＰＵ３８からの縮小率ｋ
（０＜ｋ≦１）の制御信号が供給され、縮小制御回路３
４は、スイッチ２０からの同期信号を基準に、この縮小
率ｋに応じたタイミングで水平垂直のイネーブル信号を
メモリ制御回路３６に出力する。ＣＰＵ３８は画像メモ
リ２６上の記憶座標に関する情報をメモリ制御回路３６
に供給し、メモリ制御回路３６は、スイッチ２０からの
同期信号と縮小制御回路３４からのイネーブル信号に従
って、Ａ／Ｄ変換器２４へのサンプリング・クロック、
並びに画像メモリ２６への書込みアドレス及び書込み制
御信号を発生する。
【００１６】スイッチ１８により選択されたビデオ信号
はＬＰＦ２２に印加され、ＬＰＦ２２はスイッチ１８か
らの信号を、ＣＰＵ３８により制御される帯域に制限す
る。Ａ／Ｄ変換器２４は、メモリ制御回路３６からのサ
ンプリング・クロックに従いＬＰＦ２２の出力をディジ
タル信号に変換し、画像メモリ２６に印加する。画像メ
モリ２６は、Ａ／Ｄ変換器２４の出力データを、メモリ
制御回路３６からの書込みアドレスに順次記憶する。こ
れにより、画像メモリ２６には、ＣＰＵ３８により指定
される座標位置に、ＣＰＵ３８により指定される縮小率
ｋで縮小された画像が格納される。
はＬＰＦ２２に印加され、ＬＰＦ２２はスイッチ１８か
らの信号を、ＣＰＵ３８により制御される帯域に制限す
る。Ａ／Ｄ変換器２４は、メモリ制御回路３６からのサ
ンプリング・クロックに従いＬＰＦ２２の出力をディジ
タル信号に変換し、画像メモリ２６に印加する。画像メ
モリ２６は、Ａ／Ｄ変換器２４の出力データを、メモリ
制御回路３６からの書込みアドレスに順次記憶する。こ
れにより、画像メモリ２６には、ＣＰＵ３８により指定
される座標位置に、ＣＰＵ３８により指定される縮小率
ｋで縮小された画像が格納される。
【００１７】入力端子１０，１２の所定数の入力画像に
ついて上記処理を行なうことにより、画像メモリ２６に
は、所定数、例えば３×３とか５×５の画像からなるマ
ルチ画画像が記憶される。
ついて上記処理を行なうことにより、画像メモリ２６に
は、所定数、例えば３×３とか５×５の画像からなるマ
ルチ画画像が記憶される。
【００１８】画像メモリ２６にマルチ画の画像が形成さ
れると、ＣＰＵ３８はメモリ制御回路３６に読み出しを
指示する。この指示に従い、メモリ制御回路３６は画像
メモリ２６から記憶データを順番に読み出す。画像メモ
リ２６から読み出された画像データはＤ／Ａ変換器２８
によりアナログ信号に変換され、出力処理回路３０によ
り所定ビデオ信号形式に変換される。出力処理回路３０
の出力は出力端子３２から外部のモニタ装置などに印加
され、映像表示される。
れると、ＣＰＵ３８はメモリ制御回路３６に読み出しを
指示する。この指示に従い、メモリ制御回路３６は画像
メモリ２６から記憶データを順番に読み出す。画像メモ
リ２６から読み出された画像データはＤ／Ａ変換器２８
によりアナログ信号に変換され、出力処理回路３０によ
り所定ビデオ信号形式に変換される。出力処理回路３０
の出力は出力端子３２から外部のモニタ装置などに印加
され、映像表示される。
【００１９】画像メモリ２６は、ＣＰＵバス４０を介し
て記憶装置４８及び外部インターフェース５０と連絡し
ており、画像メモリ２６の記憶データを記憶装置４８に
記憶し、又は外部インターフェース５０を介して外部出
力することができる。逆に、記憶装置４８に記憶する画
像をそのままの大きさで又は縮小して画像メモリ２６に
格納することができ、また、外部から外部インターフェ
ース５０を介して取り込んだ画像をそのままの大きさで
又は縮小して画像メモリ２６に格納することができる。
縮小処理はＣＰＵ３８が担当すればよい。
て記憶装置４８及び外部インターフェース５０と連絡し
ており、画像メモリ２６の記憶データを記憶装置４８に
記憶し、又は外部インターフェース５０を介して外部出
力することができる。逆に、記憶装置４８に記憶する画
像をそのままの大きさで又は縮小して画像メモリ２６に
格納することができ、また、外部から外部インターフェ
ース５０を介して取り込んだ画像をそのままの大きさで
又は縮小して画像メモリ２６に格納することができる。
縮小処理はＣＰＵ３８が担当すればよい。
【００２０】図２は、縮小制御回路３４の一回路例を示
す。但し、水平方向に縮小する回路部分を図示してあ
る。６０はＣＰＵ３８からの縮小率ｋを記憶するラッ
チ、６２は係数値を一時記憶するラッチ、６４はラッチ
６０，６２の保持値を加算する加算器である。加算器６
４の最上位ビットＭＳＢが水平イネーブル信号となり、
最上位ビット以外はラッチ６２の入力となる。ラッチ６
２の最上位ビットは常に０である。
す。但し、水平方向に縮小する回路部分を図示してあ
る。６０はＣＰＵ３８からの縮小率ｋを記憶するラッ
チ、６２は係数値を一時記憶するラッチ、６４はラッチ
６０，６２の保持値を加算する加算器である。加算器６
４の最上位ビットＭＳＢが水平イネーブル信号となり、
最上位ビット以外はラッチ６２の入力となる。ラッチ６
２の最上位ビットは常に０である。
【００２１】ラッチ６０はＣＰＵ３８からの縮小率ｋを
記憶し、ラッチ６２は、水平同期信号Ｈｓｙｎｃにより
リセットされる。加算器６４はラッチ６０，６２の保持
値を加算し、加算結果のＭＳＢが水平イネーブル信号と
なる。加算結果のＭＳＢ以外はラッチ６２に入力され、
クロックにより取り込まれる。水平イネーブル信号はメ
モリ制御回路３６の水平アドレス・カウンタを進める。
これにより、例えば、水平の縮小率が０．５のとき、２
クロックに１回水平イネーブル信号が発生し、水平の縮
小率が０．２５のとき、４クロックに１回水平イネーブ
ル信号が発生する。
記憶し、ラッチ６２は、水平同期信号Ｈｓｙｎｃにより
リセットされる。加算器６４はラッチ６０，６２の保持
値を加算し、加算結果のＭＳＢが水平イネーブル信号と
なる。加算結果のＭＳＢ以外はラッチ６２に入力され、
クロックにより取り込まれる。水平イネーブル信号はメ
モリ制御回路３６の水平アドレス・カウンタを進める。
これにより、例えば、水平の縮小率が０．５のとき、２
クロックに１回水平イネーブル信号が発生し、水平の縮
小率が０．２５のとき、４クロックに１回水平イネーブ
ル信号が発生する。
【００２２】図２の動作を算術式表現したのが図３であ
る。上段がラッチ６０の記憶値（縮小率ｋ）、その下が
ラッチ６２の記憶値である。加算結果の小数部分がラッ
チ６２に帰還される。ラッチ６２のＭＳＢは常に０であ
る。加算結果で桁上がりが生ずると、それが水平イネー
ブル信号としてメモリ制御回路３６に出力される。
る。上段がラッチ６０の記憶値（縮小率ｋ）、その下が
ラッチ６２の記憶値である。加算結果の小数部分がラッ
チ６２に帰還される。ラッチ６２のＭＳＢは常に０であ
る。加算結果で桁上がりが生ずると、それが水平イネー
ブル信号としてメモリ制御回路３６に出力される。
【００２３】ラッチ６０に１をセットすると、加算結果
のＭＳＢは常に１になり、クロックの度に水平イネーブ
ル信号が発生する。即ち、縮小されない等倍での画像メ
モリ２６への書き込みとなる。
のＭＳＢは常に１になり、クロックの度に水平イネーブ
ル信号が発生する。即ち、縮小されない等倍での画像メ
モリ２６への書き込みとなる。
【００２４】水平方向の縮小に関して説明したが、垂直
方向の縮小も同様である。
方向の縮小も同様である。
【００２５】上記実施例で入力画像を水平垂直各々２０
％に縮小してマルチ画像を形成する場合を考える。６４
０×４８０画素のＮＴＳＣビデオ信号入力時には、縮小
により１２８×９６画素の縮小画像が得られる。７６８
×５７６画素のＰＡＬビデオ信号入力時には、縮小によ
り１５４×１１５画素の縮小画像が得られる。また、
１，９２０×１，０３５画素のハイビジョン・ビデオ信
号入力時には、縮小により３８４×２０７画素の縮小画
像が得られる。
％に縮小してマルチ画像を形成する場合を考える。６４
０×４８０画素のＮＴＳＣビデオ信号入力時には、縮小
により１２８×９６画素の縮小画像が得られる。７６８
×５７６画素のＰＡＬビデオ信号入力時には、縮小によ
り１５４×１１５画素の縮小画像が得られる。また、
１，９２０×１，０３５画素のハイビジョン・ビデオ信
号入力時には、縮小により３８４×２０７画素の縮小画
像が得られる。
【００２６】図４は、モニタ画面に表示したマルチ画の
一例を示す。７０は、ＮＴＳＣ画像を水平垂直各々２０
％に縮小した画像、７２はＰＡＬ画像を水平垂直各々２
０％に縮小した画像、７４はハイビジョン画像を水平垂
直各々２０％に縮小した画像である。
一例を示す。７０は、ＮＴＳＣ画像を水平垂直各々２０
％に縮小した画像、７２はＰＡＬ画像を水平垂直各々２
０％に縮小した画像、７４はハイビジョン画像を水平垂
直各々２０％に縮小した画像である。
【００２７】入力端子１０，１２に入力する画像のみな
らず、記憶装置４８に記憶される画像や、外部インター
フェース５０から入力する画像も、上述のマルチ画形成
の対象たりうることはいうまでもない。外部インターフ
ェース５０が通信インターフェースであってもよいこと
も勿論である。
らず、記憶装置４８に記憶される画像や、外部インター
フェース５０から入力する画像も、上述のマルチ画形成
の対象たりうることはいうまでもない。外部インターフ
ェース５０が通信インターフェースであってもよいこと
も勿論である。
【００２８】
【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、非常に簡便に、異なる信号形式の
画像からマルチ画を形成できる。
に、本発明によれば、非常に簡便に、異なる信号形式の
画像からマルチ画を形成できる。
【図１】 本発明の一実施例の概略構成ブロック図であ
る。
る。
【図２】 縮小制御回路３４の水平イネーブル信号発生
回路部分の回路図である。
回路部分の回路図である。
【図３】 図２に対応する算術演算表現である。
【図４】 マルチ画の一例である。
１０，１２：ビデオ信号入力端子 １４，１６：入力処
理回路 １８，２０：スイッチ ２２：ローパス・フィ
ルタ ２４：Ａ／Ｄ変換器 ２６：画像メモリ ２８：Ｄ／Ａ変換器 ３０：出力処理回路 ３２：出力
端子 ３４：縮小制御回路 ３６：メモリ制御回路 ３
８：ＣＰＵ ４０：ＣＰＵバス ４２：ＲＯＭ ４４：ＲＡＭ ４６：Ｉ／Ｏ回路 ４８：記憶装置 ５
０：外部インターフェース ６０，６２：ラッチ ６
２：加算器 ７０：ＮＴＳＣ画像を水平垂直各々２０％
に縮小した画像 ７２：ＰＡＬ画像を水平垂直各々２０
％に縮小した画像 ７４：ハイビジョン画像を水平垂直各々２０％に縮小し
た画像
理回路 １８，２０：スイッチ ２２：ローパス・フィ
ルタ ２４：Ａ／Ｄ変換器 ２６：画像メモリ ２８：Ｄ／Ａ変換器 ３０：出力処理回路 ３２：出力
端子 ３４：縮小制御回路 ３６：メモリ制御回路 ３
８：ＣＰＵ ４０：ＣＰＵバス ４２：ＲＯＭ ４４：ＲＡＭ ４６：Ｉ／Ｏ回路 ４８：記憶装置 ５
０：外部インターフェース ６０，６２：ラッチ ６
２：加算器 ７０：ＮＴＳＣ画像を水平垂直各々２０％
に縮小した画像 ７２：ＰＡＬ画像を水平垂直各々２０
％に縮小した画像 ７４：ハイビジョン画像を水平垂直各々２０％に縮小し
た画像
Claims (1)
- 【請求項１】 少なくとも１画面の画像データを記憶す
る画像メモリ手段と、指定された縮小率に従って入力画
像の縮小制御信号を生成する縮小制御手段と、当該縮小
制御手段の縮小制御信号及び画像メモリ手段の記憶位置
制御信号に従い、当該画像メモリ手段への当該入力画像
の記憶を制御するメモリ制御手段とからなることを特徴
とする画像処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33705893A JPH07203293A (ja) | 1993-12-28 | 1993-12-28 | 画像処理装置 |
| US08/755,359 US5943097A (en) | 1993-12-24 | 1996-11-25 | Image processing means for processing image signals of different signal formats |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33705893A JPH07203293A (ja) | 1993-12-28 | 1993-12-28 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07203293A true JPH07203293A (ja) | 1995-08-04 |
Family
ID=18305038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33705893A Withdrawn JPH07203293A (ja) | 1993-12-24 | 1993-12-28 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07203293A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791518B2 (en) | 1997-04-18 | 2004-09-14 | Fujitsu Display Technologies Corporation | Controller and control method for liquid-crystal display panel, and liquid-crystal display device |
-
1993
- 1993-12-28 JP JP33705893A patent/JPH07203293A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791518B2 (en) | 1997-04-18 | 2004-09-14 | Fujitsu Display Technologies Corporation | Controller and control method for liquid-crystal display panel, and liquid-crystal display device |
| US7176874B2 (en) | 1997-04-18 | 2007-02-13 | Sharp Kabushiki Kaisha | Controller and control method for liquid-crystal display panel, and liquid-crystal display device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |