JP2000023033A - 分割マルチ画面表示装置 - Google Patents

Abstract

(57)【要約】 【課題】複数の非同期映像入力であっても共通の１画面
フレームメモリのみで分割表示可能とし、電気回路が簡
単で構成部品も少なく、低コスト及び小型の分割マルチ
画面表示装置を提供する。 【解決手段】複数の映像入力回路毎の複数のラインメモ
リに１／Ｎクロックで、Ｎラインに１回書き込み、２倍
以上のクロックで読みだして１つの共通のフレームメモ
リに書き込み、再度読み出し出力側ラインメモリに書き
込み、通常クロックで読み出す事により分割マルチ画面
表示標準映像信号とする。更にクロック発生回路を共通
化することにより回路の簡略化を図り、デジタル回路の
ＡＳＩＣ化を容易にして小型、ローコスト化を可能とし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はテレビジョンにおけ
る画像の合成表示装置に係り、複数の非同期映像信号に
よる画像を一つのテレビジョン画面に分割表示する分割
マルチ画面表示装置に関する。

【０００２】

【従来の技術】テレビジョンの画面を分割してマルチ表
示させる分割マルチ画面表示装置は設置場所をとらな
い、複数画面を同時に見れる、経済的などの特徴により
監視装置などの表示装置として利用されており、その分
割数はアスペクト比の関係から通常４，９，１６などＮ
の２乗に基づく分割が多い。監視システムなどでは外部
同期機能をもたない汎用テレビジョンカメラの使用が多
く、各々の映像信号は非同期なので分割マルチ画面表示
装置において非同期信号に対する同期化処理を行う必要
がある。映像入力が互いに非同期の場合は、このままで
は正常な書き込みはできず、４入力の各回路にフレーム
メモリを設けて、共通の同期に基づく読みだしを行うこ
とによって同期化を行っている。

【０００３】従来の非同期映像信号入力対応の４分割マ
ルチ画面表示装置の従来例のブロック図図５により説明
する。図５において、１〜３は映像入力端子、４は切換
回路、５はＡ／Ｄ変換回路、３７はフレームメモリ回
路、２３〜２５はＤ／Ａ変換回路、２６〜２８は映像出
力端子、３８は同期回路、３９はクロック発生回路、４
０〜４２はフレームメモリ接続点、４３は同期発生回
路、４４〜４７は同期信号出力端子、４８は入力映像信
号処理回路である。ＮＴＳＣ，ＰＡＬ方式等のカラー複
合映像信号の場合はＹ（輝度信号）／Ｃ（色信号）分離
を行ない、このＣ（色信号）はさらにクロマデコーダに
よりＵ（Ｂ−Ｙ）とＶ（Ｒ−Ｙ）との２つの色差信号に
復調してからＡ／Ｄ（アナログ−デジタル）変換等のデ
ジタル処理が行われる。 前記Ｙ，Ｕ，Ｖ信号はそれぞ
れ映像入力端子１〜３より入力し、切換回路４に接続さ
れてＹ，Ｕ，Ｙ，Ｖの順にドットクロック単位で時分割
により切換え出力し、前記ドットクロック単位でサンプ
リングされてＡ／Ｄ変換回路５によりデジタルデータに
変換される。この状態でＹの画素データは１／２に、
Ｕ，Ｖデータはそれぞれ１／４に間引きされたことにな
り、４分割画面における水平方向の１／２縮小画面の画
素データとしてこのままで適当であるが、従来装置の多
くは回路の簡易化のためにデータを更に１／２に間引く
こともあり、したがってこの場合は水平解像度が劣化す
ることになる。

【０００４】Ａ／Ｄ変換回路５の出力デジタルデータは
前記のように間引きされたものであるが、垂直方向につ
いても１水平同期期間すなわち１ライン毎に間引きして
フレームメモリ回路３７に書き込まれる。切換回路４か
らフレームメモリ回路３７の書き込みに至る回路動作に
必要な同期パルス及びクロックは、映像入力端子１のＹ
信号より分離した同期信号に基づいて同期回路３８及び
クロック発生回路３９で生成され、このクロックはＨ同
期信号の位相制御によるＶＣＯ(Voltage Controlled Os
cillator)又はＰＬＬ（Phase Locked Loop)回路等によ
り発生して各回路に供給される。前記した回路構成は４
チャンネルが必要であり、他の３チャンネルのフレーム
メモリ回路のデータ読み出し出力はそれぞれ接続点４０
〜４２を介してデータバスとしてフレームメモリ回路３
７のデータ読み出し出力と並列に接続される。それぞれ
のフレームメモリ回路からのデータ読み出し及びそれ以
降の回路に使用されるクロック及びこれに基づく同期パ
ルス、メモリアドレス等の信号は同期発生回路４３によ
り生成される。

【０００５】フレームメモリ回路３７におけるデータの
読み出しのためのクロック、同期パルス等は共通の同期
発生回路４３より接続点４４を通じて供給され、同様に
他の３チャンネルのフレームメモリ回路に対しても接続
点４５〜４７を通じて供給され、それぞれのフレームメ
モリの画像データを４分割の各画面の表示アドレスに応
じて切換えて読み出すことにより４分割マルチ画面の画
像信号となる。各フレームメモリ回路３７より読み出さ
れたデータは、Ｙ，Ｕ，Ｖのそれぞれのデータに対応し
た同期発生回路４３によるクロック及びＤ／Ａ（デジタ
ル−アナログ）変換回路２３〜２５によってそれぞれ
Ｙ，Ｕ，Ｖ信号別のアナログ信号に変換されて、それぞ
れ映像出力端子２６〜２８を介して出力される。通常、
これらの出力はサブキャリア変調回路等公知の回路手段
により、ＮＴＳＣ又はＰＡＬ等のカラー複合映像信号に
変換された４分割マルチ画面の映像信号として出力され
る。

【０００６】

【発明が解決しようとする課題】従来装置は入力の数が
４，９，１６等と多いにもかかわらず、それぞれの入力
に対して前述のようにＡ／Ｄ変換回路、同期回路、クロ
ック発生回路、フレームメモリ回路等が必要であって部
品数が多くなり小型化、ローコスト化に限界があった。
複数の映像入力及び映像出力回路はそれぞれにクロック
発生回路があり、異種のクロックの混在によりその干渉
による出力画像のジッタの弊害があった。また、各入力
毎のフレームメモリの容量は画面分割数に反比例した容
量でよい筈であるが、汎用フレームメモリＩＣは標準の
テレビジョン画像処理用であって標準の画面は例えば２
チップで構成されるなどにより、実際の回路構成には必
ずしも必要最小限のメモリ容量とならずに効率が悪い。

【０００７】更に、前述のように回路の簡易化のために
画素データを過剰に間引きすることにより水平解像度が
劣化する場合が多い。しかし、共通の一画面フレームメ
モリとする方法は電気回路が複雑であって構成部品が多
く、コスト及び製品の大きさ等の制約により従来は実施
が困難であった。以上説明した現状に鑑み、本発明は複
数の非同期映像入力であっても一個のフレームメモリの
みで分割表示を可能とし、更にクロック発生回路を共通
化することにより回路の簡略化を図り、デジタル回路の
ＡＳＩＣ(Application SpecificIntegrated Circuit)
化を容易にすることにより小型、ローコスト化した分割
マルチ画面表示装置を提供する。

【０００８】

【課題を解決するための手段】本発明者は、上記に鑑み
鋭意研究の結果、次の手段により課題を解決した。 （１）複数画像を同一画面に分割表示する分割マルチ画
面表示装置において、カラー映像信号入力端子を有する
切換回路と、切換回路出力信号をアナログ／デジタル変
換するＡ／Ｄ変換回路と、このデジタル化されたデータ
を書き込む少なくとも２組のラインメモリと、複数のラ
インメモリ出力の選択回路と、入力映像信号の同期信号
でクリア動作してクロックを分周したドットクロック
と、メモリ書き込み駆動信号を生成し、ラインメモリと
その前段回路に供給する同期クロック生成回路を含む複
数の入力映像信号処理回路を有し、該複数の入力映像信
号処理回路出力信号による複数画像を同一画面に分割表
示するためのフレームメモリ回路を備え、前記それぞれ
の入力映像信号処理回路内でのラインメモリヘの書き込
みは、Ａ／Ｄ変換回路から出力された映像信号データを
ライン単位で間引きして行ない、ラインメモリは１組毎
に交代して前記Ａ／Ｄ変換回路のドットクロックを分周
した周波数のクロックにより書き込み、それぞれのライ
ンメモリからの読み出し及び前記フレームメモリの書き
込みと読み出しは、共通の同期発生回路に基づくドット
クロックの２倍以上の周波数のクロックを使用し、前記
フレームメモリの書き込みにはそれぞれの該入力映像信
号処理回路の垂直同期信号に基づくアドレス情報を参照
して行うことを特徴とする分割マルチ画面表示装置。

【０００９】（２）複数画像を同一画面に分割表示する
分割マルチ画面表示装置において、白黒映像信号入力端
子と、映像入力信号をアナログ／デジタル変換するＡ／
Ｄ変換回路と、このデジタル化されたデータを書き込む
少なくとも２組のラインメモリと、複数のラインメモリ
出力の選択回路と、入力映像信号の同期信号でクリア動
作してクロックを分周したドットクロックと、メモリ書
き込み駆動信号を生成し、ラインメモリとその前段回路
に供給する同期クロック生成回路を含む複数の入力映像
信号処理回路を有し、該複数の入力映像信号処理回路出
力信号による複数画像を同一画面に分割表示するための
フレームメモリ回路を備え、前記それぞれの入力映像信
号処理回路内でのラインメモリヘの書き込みは、Ａ／Ｄ
変換回路から出力された映像信号データをライン単位で
間引きして行ない、ラインメモリは１組毎に交代して前
記Ａ／Ｄ変換回路のドットクロックを分周した周波数の
クロックにより書き込み、それぞれのラインメモリから
の読み出し及び前記フレームメモリの書き込みと読み出
しは、共通の同期発生回路に基づくドットクロックの２
倍以上の周波数のクロックを使用し、前記フレームメモ
リの書き込みにはそれぞれの該入力映像信号処理回路の
垂直同期信号に基づくアドレス情報を参照して行うこと
を特徴とする分割マルチ画面表示装置。 （３）（１）又は（２）項に記載の入力映像信号処理回
路に使用する全てのクロックは共通のクロック発生回路
によるクロックに基づき、それぞれのＡ／Ｄ変換回路の
ドットクロックは前記クロックをそれぞれのＡ／Ｄ変換
回路に対応する入力映像信号による水平同期信号の位相
を参照して整数分周したものであることを特徴とする
（１）又は（２）項のいずれか１項に記載の分割マルチ
画面表示装置。

【００１０】（４）（１）又は（２）項において、それ
ぞれ２以上の整数Ｎの２乗数の分割マルチ画面表示装置
に関しては、前記映像信号データをライン単位で間引き
縮小する書き込みはそれぞれＮライン毎に１回書き込む
ことによる間引きであり、また前記ドットクロックを分
周した周波数のクロックによる間引き縮小する書き込み
は、それぞれドットクロックを１／Ｎに分周した周波数
のクロックであることを特徴とした（１）〜（３）項の
いずれか１項に記載の分割マルチ画面表示装置。 （５）（１）又は（２）項の前記フレームメモリより読
み出したデータの処理回路にラインメモリを備え、該ラ
インメモリの書き込みはドットクロックの２倍以上、読
み出しはドットクロックと同等の周波数のクロックで行
うことを特徴とする（１）〜（４）項のいずれか１項に
記載の分割マルチ画面表示装置。 （６）（１）又は（２）項の前記フレームメモリは、シ
ングルポートのシンクロナスＤＲＡＭであることを特徴
とする（１）〜（５）項のいずれか１項に記載の分割マ
ルチ画面表示装置。

【００１１】

【発明の実施の形態】本発明はシンクロナスＤＲＡＭ
（Dynamic Random Access Memory)等を使用した共通の
一組のフレームメモリのみを使用し、非同期の各入力映
像信号の該フレームメモリヘの書き込みに伴う水平同期
タイミングの違いは、各入力映像信号処理回路の回路毎
に備えたＦＩＦＯ（First In First Out)メモリなどを
利用したラインメモリにより吸収させる手段を用いてい
る。このラインメモリはＡＳＩＣの中に構成することが
可能である。複数の非同期映像信号の同期関係は水平同
期のレートでみれば最大で１ライン（１水平同期期間）
のずれがあることになるが、映像信号は例えば４分割マ
ルチ画面の場合は画面を１／２に縮小するために１ライ
ン毎に間引きするので、１ライン毎に１水平同期期間の
空き時間があることになり、この間を利用して同期のず
れを吸収することができる。

【００１２】すなわち、前記非同期の映像信号データを
ラインメモリに書き込み、共通の同期信号に基づいて同
期読み出しを行なうことにより複数の非同期映像信号デ
ータの水平同期レートでの同期化が可能である。図３の
例のような４分割マルチ画面に基づくＡ，Ｂ，Ｃ，Ｄの
各画像が白黒映像信号である場合のタイミング図につい
て図４により説明する。図４一（１）はＡ，Ｂ，Ｃ，Ｄ
の各画像の非同期の入力映像信号データの水平同期信号
レートでのタイミング図の一例であり、１Ａ，２Ａ，３
Ａ・・の数字は水平走査の順番を示す。前記各映像信号
データは１ライン毎に間引かれ、即ち２ライン毎に１回
の割合のデータとし、このデータは図４一（２）のそれ
ぞれ２つのラインメモリ１，２の書き込みタイミング図
に示すように交互に書き込まれる。

【００１３】この書き込みは前記各映像信号に共通のク
ロックが使用され、ドットクロックの１／２の周波数の
クロックで書き込まれ、これにより画素データは水平、
垂直とも１／２に間引き縮小されたことになる。なお、
９又は１６分割マルチ画面の場合は前記各映像信号デー
タはそれぞれ３又は４ライン毎に１回の割合で前記２つ
のラインメモリに交互に書き込まれ、また書き込みクロ
ックはそれぞれドットクロックの１／３又は１／４の周
波数のクロックで書き込むものとする。

【００１４】これらのラインメモリの読み出し、及びフ
レームメモリの書き込み読み出しは共通の同期回路に基
づくタイミング及びドットクロックの２倍の周波数のク
ロック（以降は２倍速クロックと記載する）により行わ
れ、したがってラインメモリの読み出しデータは水平同
期レートで同期化されて図４一（３）に示すようなタイ
ミングで、時間的には１／４に圧縮されてフレームメモ
リに書き込まれる。シングルポートのフレームメモリは
書き込みと読み出しは同時にできないので前記２倍速ク
ロックにより処理時間が半分となることにより等価的に
実時間での書き込み読み出し処理が可能であり、また書
き込みに際し各映像信号の垂直同期情報を参照して書き
込みメモリアドレスが生成されることにより、分割画面
のそれぞれ所定の位置に各映像信号画面を表示すること
が可能である。フレームメモリからのデータの読み出し
は図４一（３）の空白部分のタイミングで２倍速クロッ
クで行われ、一旦ラインメモリに書き込まれる。

【００１５】このラインメモリのデータを通常速度のク
ロックで読み出すことにより実時間レートのデータとな
り、Ｄ／Ａ変換することにより図３に示すように分割マ
ルチ画面のＡ，Ｂ及びＣ，Ｄの部分に対応した映像信号
が得られる。前述では白黒映像信号の場合について説明
したが、ＮＴＳＣ，ＰＡＬ方式等の複合カラー映像信号
による４分割マルチ画面の場合は輝度信号Ｙと色差信号
Ｕ，ＶはＹ，Ｕ，Ｙ，Ｖの順にドットクロック単位で切
換えてサンプリングしＡ／Ｄ変換するので、この状態で
Ｙの画素データは１／２に間引き縮小されたものであ
り、Ｙデータに関して前記白黒映像信号の場合と等価で
ある。即ち、白黒映像信号の場合に間引きされて不要と
なる画素データの部分にＵ，Ｖの画素データが存在し、
クロックを１つずらして前記のように間引き処理すれば
Ｕ，Ｖデータのみが選択されることになり、Ｕ及びＶデ
ータがそれぞれ１／４に間引きされることになる。

【００１６】従って、カラー映像信号の場合もメモリ回
路についての処理は前記白黒映像回路に２つのラインメ
モリを加えて同様に処理ができ、Ｙデータ用とＵ，Ｖデ
ータ用それぞれの前記ラインメモリにドットクロックの
１／２の周波数のクロックで書き込めばよく、白黒映像
信号の場合と同様の説明となる。本発明による装置は前
記一画面分のフレームメモリのためのコントロール回路
を含めてＡ／Ｄ変換からＤ／Ａ変換に至るデジタル処理
回路をＡＳＩＣ化することが可能となる。従って、各映
像入力毎のフレームメモリを排除して一組のみとし、ま
た同様に各映像入力毎に備えた位相制御ＶＣＯ等による
クロック発生回路を排除して共通の一組の簡単なクロッ
ク発生回路とすることで異種クロックの混在によるジッ
タを排除するとともに小型化を実現し、低コストの分割
マルチ画面表示装置を提供することが出来る。

【００１７】

【実施例】以下本発明の分割マルチ画面表示装置の構成
及び作用を図に基いて説明する。図１は本発明の実施例
のブロック図、図２はクロックの分周に係るブロック
図、図３は４分割マルチ画面図、図４は白黒映像信号で
ある場合のタイミング図である。図１及び図２におい
て、１〜３は映像入力端子、４は切換回路、５はＡ／Ｄ
変換回路、６〜９はラインメモリ、１０は選択回路、１
１は同期クロック生成回路、１２はフレームメモリ回
路、１３〜１５は選択回路接続点、１６〜１９は同期信
号出力端子、２０、２１はラインメモリ、２２は同期発
生回路、２３〜２５はＤ／Ａ変換回路、２６〜２８は映
像出力端子、２９はクロック発生回路、３０〜３３はク
ロック出力端子、３４は入力映像信号処理回路、３５は
同期カウンタ、３６はクロック生成回路を示す。映像入
力信号がＮＴＳＣ，ＰＡＬ方式等の複合カラー信号の場
合は、Ｙ／Ｃ分離及びクロマデコーダにより輝度信号Ｙ
及び色差信号Ｕ（Ｂ−Ｙ）、Ｖ（Ｒ−Ｙ）とに復調され
てそれぞれ映像入力端子１〜３に接続され、切換回路４
によりドットクロック単位でＹ，Ｕ，Ｙ，Ｖの順に時分
割により切換えられ、前記ドットクロック単位でサンプ
リングされてＡ／Ｄ変換回路５によりデジタルデータに
変換される。

【００１８】この状態で画像の水平方向におけるＹの画
素データは１／２に、Ｕ及びＶはそれぞれ１／４に間引
きされたことになるが、Ｕ及びＶは色差信号であって周
波数帯域は狭くてよいのでこの間引き率で良いものと
し、このデジタルデータはさらに１ライン毎に間引きさ
れ、すなわち２ライン毎に１回の割合でＦＩＦＯ等のラ
インメモリ６〜９に書き込まれる。ラインメモリ６及び
７には、前記Ｙ，Ｕ，Ｙ，Ｖの順のデジタルデータの内
Ｙデータのみがドットクロックの１／２周波数のクロッ
クによって、１ライン分のデータ毎に交互に書き込まれ
る。同様にしてラインメモリ８及び９にはＵ，Ｖ，Ｕ，
Ｖの順の１ライン分の色差信号のデータのみが前記クロ
ックにより交互に書き込まれる。同期クロック生成回路
１１は、映像入力端子１のＹ信号を入力して分離した同
期信号に基づいて水平同期パルス等を生成し、また水晶
発振器等によるクロック発生回路２９よりクロック出力
端子３０を介して入力されるクロックを分周してドット
クロック等を生成し、これらは切換回路４からラインメ
モリ６〜９の書き込み動作に至るまでの回路動作のため
に接続使用される。

【００１９】従来、ドットクロックと映像入力信号とが
非同期の場合は、これをＡ／Ｄ変換して出力側で同期信
号に基づいて同期したドットクロックでＤ／Ａ変換する
と、出力映像信号に１ドットクロック分のジッタが発生
して使用に耐えない。本発明ではこの欠点を改良して複
数の映像入力及び映像出力側共に共通のクロック発生器
に基づくクロックを使用することによりコストダウンを
図るとともに、それぞれに異なったクロックを使用した
場合のクロック間の干渉による弊害を排除することがで
きる。同期クロック生成回路１１のクロック分周につい
て、クロックの分周に係るブロック図図２により説明す
ると、例えばドットクロックの４倍周波数のクロック入
力は、同期カウンタ３５に入力して水平同期パルスによ
りクリア動作しながら４分周されてドットクロックとな
る。

【００２０】したがって前記ドットクロックのジッタは
４倍周波数クロックの１クロック期間以内であり前記従
来の場合の１／４となって、この程度のジッタは本装置
においては差し支えないものであり、クロック生成回路
３６により各種クロックとして生成され同期クロック生
成回路１１の出力となる。なお、前述したように９又は
１６分割マルチ画面の場合は、前記デジタルデータはそ
れぞれ３又は４ライン毎に１回の割合で２つのラインメ
モリに交互に書き込まれ、また書き込みクロックはそれ
ぞれ該ドットクロックの１／３又は１／４の周波数のク
ロックで書き込むものとする。図１のラインメモリ６〜
９の読み出しデータは、選択回路１０で選択切換されて
フレームメモリ回路１２の４画面分のアドレス内の所定
の場所に書き込まれ、垂直書き込みアドレスは同期クロ
ック生成回路１１による垂直同期信号を参照して生成さ
れる。４分割マルチ画面では映像入力端子１〜３又は該
端子以前の映像信号処理回路から選択回路１０、同期ク
ロック生成回路１１に至る同様の回路構成が４チャンネ
ル必要であり、選択回路１０の出力と前記の他の３チャ
ンネルの選択回路のデータ出力は、それぞれ選択回路接
続点１３〜１５を介してデータバスとして並列に接続さ
れ、フレームメモリ回路１２の各分割マルチ画面こ相当
する所定のアドレスに所定の画像データが書き込まれる
ように制御される。

【００２１】前記４チャンネルの構成回路における各チ
ャンネルのラインメモリからの読み出し及びフレームメ
モリ回路１２の書き込み、読み出しはクロック発生回路
２９のクロックに基づいて同期発生回路２２で生成され
るドットクロックの２倍の周波数のクロック及びこれに
基づく同期パルス、アドレス信号等により行われ、これ
らは同期信号出力端子１６〜１９を介して各チャンネル
に接続される。同様にクロック発生回路２９によるクロ
ックは端子３０〜３３を介して各チャンネルに接続され
る。フレームメモリ回路１２より読み出されたデジタル
データの内、Ｙデータはラインメモリ２０に、Ｕ，Ｖデ
ータはラインメモリ２１に前記２倍速クロックで書き込
まれ、読み出しは通常速度のクロックで行なわれて、そ
れぞれＹ，Ｕ，Ｖに対応したＤ／Ａ変換回路２３〜２５
によりアナログ信号となる。

【００２２】これらのＹ，Ｕ，Ｖのアナログ信号はそれ
ぞれ映像出力端子２６〜２８を経由して出力され、通常
はサブキャリア変調回路、複合回路等の公知の回路手段
によりＮＴＳＣ又はＰＡＬ方式等のカラー複合映像信号
に変換されてテレビジョンモニタ等に４分割マルチ画面
として表示される。図１のＡ／Ｄ変換回路５からＤ／Ａ
変換回路２３〜２５に至るフレームメモリ回路１２を除
くデジタル回路構成の殆どはＡＳＩＣ化が可能であり本
発明による装置の小型、ローコスト化を可能とするもの
である。前述したような画像信号データの間引き縮小処
理にあたり、ラインメモリ等を利用して垂直補間フィル
タを形成し付加することにより間引きに伴う画質劣化を
補正することも可能である。

【００２３】

【発明の効果】本発明によれば、次のような効果が発揮
される。 １．本発明の請求項１及び２項の発明によれば、シンク
ロナスＤＲＡＭ等を使用した共通の一組のフレームメモ
リのみを使用し、非同期の各入力映像信号の該フレーム
メモリヘの書き込みに伴う水平同期タイミングの違い
は、各入力映像信号処理回路の回路毎に２組（カラー信
号の場合は４組）備えたＦＩＦＯメモリなどを利用した
ラインメモリにより吸収させる手段を用いている。ま
た、それぞれのラインメモリからの読み出し及びフレー
ムメモリの書き込みみと読み出しは、共通の同期回路に
基づくドットクロックの２倍以上の周波数の高速クロッ
クを使用している。フレームメモリの書き込みにはそれ
ぞれの該入力映像信号処理回路の垂直同期情報を参照し
て書き込み、メモリアドレスが生成されることにより、
分割画面のそれぞれ所定の位置に各映像信号画面を表示
することを可能にした。各入力映像信号処理回路の複数
のラインメモリと、共通の１組のフレームメモリを高速
のクロックを使用して読みだし書き込みを行うことによ
って、回路を簡略化し、デジタル回路のＡＳＩＣ化を容
易にすることにより、小型、ローコスト化された分割マ
ルチ画面表示装置を実現出来る。 ２．本発明の請求項３の発明によれば、従来は、非同期
の複数の入力映像信号を同期化するため、入力及び出力
回路のフレームメモリ等デジタル回路にはそれぞれにク
ロック回路を必要とし、異種のクロックの混在のため、
干渉による出力画像のジッタの弊害があった。本発明で
は、映像信号処理回路に使用する全てのクロックは共通
のクロック発生回路から供給し、更に入力映像信号の水
平同期信号の位相を参照して整数分周、同期化している
ため、ジッタ等干渉は全く生じない。また、それぞれの
回路に存在したクロック回路が不要となるためコストダ
ウンが図れる。

【００２４】３．本発明の請求項４の発明によれば、本
発明では、一つの共通なフレームメモリのみで、Ｎライ
ン毎に１回書き込みによる間引きと、ドットクロックを
１／Ｎに分周したクロックによる間引き書き込みによる
垂直及び水平方向の間引き率を変えることによって、
４、９及び１６分割等、Ｎの２乗分割画面に対応するこ
とができる。 ４．本発明の請求項５の発明によれば、前述のとおり、
各入力映像信号処理回路の回路毎に備えたラインメモリ
からの読み出し及びフレームメモリの書き込みと読み出
しは、共通の同期回路に基づくドットクロックの２倍以
上の周波数のクロックを使用している。２倍速でフレー
ムメモリから読み出したデータは、更に出力側のライン
メモリへ２倍速で書き込むが、読み出し時は通常速度の
クロックで読み出すことにより実時間レートのデータと
なり、Ｄ／Ａ変換することにより標準のテレビジョン信
号となって画面表示出来る。 ５．本発明の請求項６の発明によれば、本発明で使用す
る複数入力映像信号に共通で単一のフレームメモリは、
シングルポートのシンクロナスＤＲＡＭで、高速データ
転送、外部クロック同期機能等を持っており、本発明の
２倍速書き込み、読みだし技術と、単一のクロック信号
による全回路同期制御を行うことが可能となった。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図。

【図２】クロックの分周に係るブロック図。

【図３】４分割マルチ画面図。

【図４】白黒映像信号である場合のタイミング図。

【図５】４分割マルチ画面表示装置の従来例のブロック
図。

【符号の説明】

１〜３：映像入力端子 ４：切換回路 ５：Ａ／Ｄ変換回路 ６〜９：ラインメモ
リ １０：選択回路 １１：同期クロック
生成回路 １２：フレームメモリ回路 １３〜１５：選択回
路接続点 １６〜１９：同期信号出力端子 ２０、２１：ライン
メモリ ２２：同期発生回路 ２３〜２５：Ｄ／Ａ
変換回路 ２６〜２８：映像出力端子 ２９：クロック発生
回路 ３０〜３３：クロック出力端子 ３４：入力映像信号
処理回路 ３５：同期カウンタ ３６：クロック生成
回路 ３７：フレームメモリ回路 ３８：同期回路 ３９：クロック発生回路 ４０〜４２：フレー
ムメモリ接続点 ４３：同期発生回路 ４４〜４７：同期信
号出力端子 ４８：入力映像信号処理回路

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 5/18 Ｇ０９Ｇ 5/18 Ｈ０４Ｎ 5/45 Ｈ０４Ｎ 5/45 5/937 5/93 Ｃ Ｆターム(参考） 5C023 AA14 AA38 BA09 CA01 DA04 5C025 BA05 BA27 BA28 CB10 DA10 5C053 FA06 KA06 KA07 KA08 KA18 KA25 LA06 5C082 AA02 AA12 AA27 BA41 BB15 BC03 CA34 CA55 CA64 CB01 DA54 DA76 MM04 MM07

Claims (6)

【特許請求の範囲】
1. 【請求項１】複数画像を同一画面に分割表示する分割マ
   ルチ画面表示装置において、カラー映像信号入力端子を
   有する切換回路と、切換回路出力信号をアナログ／デジ
   タル変換するＡ／Ｄ変換回路と、このデジタル化された
   データを書き込む少なくとも２組のラインメモリと、複
   数のラインメモリ出力の選択回路と、入力映像信号の同
   期信号でクリア動作してクロックを分周したドットクロ
   ックと、メモリ書き込み駆動信号を生成し、ラインメモ
   リとその前段回路に供給する同期クロック生成回路を含
   む複数の入力映像信号処理回路を有し、該複数の入力映
   像信号処理回路出力信号による複数画像を同一画面に分
   割表示するためのフレームメモリ回路を備え、前記それ
   ぞれの入力映像信号処理回路内でのラインメモリヘの書
   き込みは、Ａ／Ｄ変換回路から出力された映像信号デー
   タをライン単位で間引きして行ない、ラインメモリは１
   組毎に交代して前記Ａ／Ｄ変換回路のドットクロックを
   分周した周波数のクロックにより書き込み、それぞれの
   ラインメモリからの読み出し及び前記フレームメモリの
   書き込みと読み出しは、共通の同期発生回路に基づくド
   ットクロックの２倍以上の周波数のクロックを使用し、
   前記フレームメモリの書き込みにはそれぞれの該入力映
   像信号処理回路の垂直同期信号に基づくアドレス情報を
   参照して行うことを特徴とする分割マルチ画面表示装
   置。
2. 【請求項２】複数画像を同一画面に分割表示する分割マ
   ルチ画面表示装置において、白黒映像信号入力端子と、
   映像入力信号をアナログ／デジタル変換するＡ／Ｄ変換
   回路と、このデジタル化されたデータを書き込む少なく
   とも２組のラインメモリと、複数のラインメモリ出力の
   選択回路と、入力映像信号の同期信号でクリア動作して
   クロックを分周したドットクロックと、メモリ書き込み
   駆動信号を生成し、ラインメモリとその前段回路に供給
   する同期クロック生成回路を含む複数の入力映像信号処
   理回路を有し、該複数の入力映像信号処理回路出力信号
   による複数画像を同一画面に分割表示するためのフレー
   ムメモリ回路を備え、前記それぞれの入力映像信号処理
   回路内でのラインメモリヘの書き込みは、Ａ／Ｄ変換回
   路から出力された映像信号データをライン単位で間引き
   して行ない、ラインメモリは１組毎に交代して前記Ａ／
   Ｄ変換回路のドットクロックを分周した周波数のクロッ
   クにより書き込み、それぞれのラインメモリからの読み
   出し及び前記フレームメモリの書き込みと読み出しは、
   共通の同期発生回路に基づくドットクロックの２倍以上
   の周波数のクロックを使用し、前記フレームメモリの書
   き込みにはそれぞれの該入力映像信号処理回路の垂直同
   期信号に基づくアドレス情報を参照して行うことを特徴
   とする分割マルチ画面表示装置。
3. 【請求項３】請求項１又は２に記載の入力映像信号処理
   回路に使用する全てのクロックは共通のクロック発生回
   路によるクロックに基づき、それぞれのＡ／Ｄ変換回路
   のドットクロックは前記クロックをそれぞれのＡ／Ｄ変
   換回路に対応する入力映像信号による水平同期信号の位
   相を参照して整数分周したものであることを特徴とする
   請求項１又は２のいずれか１項に記載の分割マルチ画面
   表示装置。
4. 【請求項４】請求項１又は２において、それぞれ２以上
   の整数Ｎの２乗数の分割マルチ画面表示装置に関して
   は、前記映像信号データをライン単位で間引き縮小する
   書き込みはそれぞれＮライン毎に１回書き込むことによ
   る間引きであり、また前記ドットクロックを分周した周
   波数のクロックによる間引き縮小する書き込みは、それ
   ぞれドットクロックを１／Ｎに分周した周波数のクロッ
   クであることを特徴とした請求項１〜３のいずれか１項
   に記載の分割マルチ画面表示装置。
5. 【請求項５】請求項１又は２の前記フレームメモリより
   読み出したデータの処理回路にラインメモリを備え、該
   ラインメモリの書き込みはドットクロックの２倍以上、
   読み出しはドットクロックと同等の周波数のクロックで
   行うことを特徴とする請求項１〜４のいずれか１項に記
   載の分割マルチ画面表示装置。
6. 【請求項６】請求項１又は２の前記フレームメモリは、
   シングルポートのシンクロナスＤＲＡＭであることを特
   徴とする請求項１〜５のいずれか１項に記載の分割マル
   チ画面表示装置。