JPH0219918A - ビデオメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル化されたビデオ信号を処理するのに好
適な半導体メモリに関するものである。

〔従来の技術〕

従来のビデオメモリは、［フィールドメモリ専用１Ｍチ
ップ、ＶＴＲ／テレビに向けて一挙に出そろう］、日経
エレクトロニクス、１９８７年５月１８日号、Ｐ１４７
〜Ｐ１６２に記載されているように、シリアル−パラレ
ル変換回路の変換ビット数の単位以上でランダムアクセ
スが出来る構成となっている。

〔発明が解決しようとする課題〕

上記従来技術は、シリアル−パラレル変換回路の変換ビ
ット数、例えばｍビット、の単位以上でしかランダムア
クセスが出きない。すなわち、ｍビットのブロック単位
ではデータの並べ替えができるが、１ピット単位でデー
タを逆転することはできない。

そのため、ＶＴＲの特殊再生機能の一つである鏡面反転
（左右反転）表示ができない。

本発明の目的は、入力した順番とは１ビット単位で逆に
読み出すことができるビデオメモリを提供することにあ
る。

〔課題を解決するための手段〕

上記目的を達成するため本発明は以下の構成をとる。

直列にデータを入力しｍビットの並列データを出力する
シリアル−パラレル変換回路と、該シリアル−パラレル
変換回路から出力されるｍビットの並列データが書き込
まれるダイナミック型のメモリセルを持つメモリセルア
レイと、該メモリセルアレイから読み出されるｍビット
の並列データが入力され、制御信号により第１のモード
では、該シリアル−パラレル変換回路に入力された順番
と同一順番で直列にデータを出力し、制御信号により第
２のモードでは、第１のモードとは逆の順番で直列にデ
ータを出力する双方向シリアル出力可能パラレル−シリ
アル変換回路と、該シリアル−パラレル変換回路からの
ｍビットの並列データを該メモリセルアレイに曹き込む
ための曹き込みアドレス発生回路と、該双方向シリアル
出力可能パラレル−シリアル変換回路に該メモリセルア
レイからｍビットの並列データを読み出すための読み出
しアドレス発生回路とで構成する。

〔作用〕

双方向シリアル出力可能パラレル−シリアル変換回路は
、制御信号により第１のモードでは、シリアル−パラレ
ル変換回路に直列に入力された順番に出力される。した
がって出力データは、単に一定時間遅延したデータとな
る。

第２のモードでは、シリアル−パラレル変換回路に直列
に入力された順番とは１ビット単位で逆の順番で出力さ
れる。したがって、例えば、シリアル−パラレル変換回
路の変換ビット数が、テレビ信号の１水平走査期間に相
当するデータ数と等しければ、モニターに得られる画像
は左右反転させることが可能となる。

伺、シリアル−パラレル変換回路、ハラレルーシリアル
変換回路を設ける理由は、以下の問題を解決するため、
メモリへのアクセスサイクルを下げるためである。

（１）ビデオ信号のデータ周期がＤＲＡＭのサイクル時
間に比べ短い。

（２）通常のＲＡＭは、書き込みと読み出しを同時に行
うことはできないのに対し、ビデオ信号処理では入出力
同時処理が必要である。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。同図
において、１は集積回路化したビデオメモリ、２はデー
タ入力端子、３はデータ出力端子、４はデータ入力のだ
めの書き込みクロック入力端子、５はデータ出力のため
の読み出しクロック入力端子、６は曹き込みアドレスを
指定番地に設定するための書き込みアドレスリセット信
号入力端子、７は読み出しアドレスを指定番地に設定す
るだめの読み出しアドレスリセット信号入力端子、８は
読み出しモードを切り替えるだめの制御信号入力端子、
９は直列に入力されたｍビットのデータを並列データに
変換するだめのシリアル−パラレル変換回路、１０は入
力バッファレジスタ回路、１１はダイナミック型のメモ
リセルで構成されるメモリセルアレイ、１２は出力バッ
ファレジスタ回路、１３は入力されたｍビットの並列デ
ータをシリアル−パラレル変換回路９に入力された順番
と圏じ順番で直列に出力するパラレル−シリアル変換回
路、１４は入力されたｍビットの並列データをシリアル
−パラレル変換回路９に入力ぢれたデータの順番とは逆
の順番で直列にデータを出力するパラレル−シリアル変
換回路、１５は入力端子８から入力される制御信号によ
りパラレル−シリアル変換回路１３．１４の出力のうち
一方全選択する切替えスイッチでろる。パラレル−シリ
アル変換回路１３．１４と切替えスイッチ１５とで双方
向シリアル出力可能パラレルーシリアル変換回路１６’
ｆ（構成する。１７は書き込みアドレス発生回路で入力
端子６から入力される書き込みアドレスリセット信号の
立ち上りでアドレスが０番地に設定されるものとする。

１８は読み出しアドレス発生回路で入力端子７から入力
される読み出しアドレスリセット信号の立ち上りでアド
レスが０番地に設定されるものとする。１９は優先順位
回路でメモリセルアレイ１１へのデータの書き込み要求
とメモリセルアレイ１１からのデータの読み出し要求と
が時間軸上で同時に発生した場合、読み出し動作を優先
させる信号を発生するもので必る。

２０は優先順位回路１９の出力信号により書き込みアド
レスと読み出しアドレスのうち一方を選択する選択スイ
ッチでおる。

次に具体的な数値を例にとって動作を説明する。

処理する信号としてはＮＴＳＣ映像信号とする。量子化
するサンプリング周波数として色副搬送波数ｆ　の４倍
を選ぶと１水平走査期間のサンプリング点の数は９１０
ドツトとなる。シリアル−パラレル変換回路９の変換ビ
ット数ｍ’ｒ上記１水平走査期間のサンプリング点の数
９１０に設定する。第２図、第５図にタイミングチャー
トを示し動作を説明する。第２図は入力端子８から入力
される制御信号により第１のモードで動作している場合
で（Ａ）の波形は入力端子６から入力された書き込みア
ドレスリセット信号波形、（Ｂ）はデータが書き込まれ
るアドレス番号を示す、（Ｃ）は入力端子２から入力さ
れた入力データで波形内に記入した数字は１水平走査期
間の９１０個のデータの書き込まれた順番を示す０番号
は慣例に従い０番から記入した。（Ｄ）は入力端子７か
ら入力された読み出しアドレスリセット信号、（Ｅ）は
読み出されたデータのアドレス番号を示し、（Ｆ）は出
力端子６から出力されるデータで波形内に記入した番号
はシリアル−パラレル変換回路９に書き込まれた順番を
示す。時刻も、に書き込みアドレスリセット信号が入力
される。この信号はテレビ信号の垂直同期信号と水平同
期信号から生成される。この信号の立ち上りで書き込み
アドレスは０番地に設定される。書き込みアドレスリセ
ット信号は水平同期信号により生成されるので、時刻も
、における曹き込みデータは１水平走査期間の先頭デー
タとなる。時刻ｔ２では、９１０個のデータがシリアル
−パラレル変換回路９に取込み完了となり９１０個の並
列データとして入力バッファレジスタ回路１０に転送さ
れ、その後メモリセルアレイ１１のアドレス０番地に書
き込まれる。時刻ｔ２以後、次の水平走査期間のデータ
が７リアル一パラレル変換回路９に直列に取り込まれて
いく。時刻も、には取り込まれた９１０個のデータが並
列に入力バッファレジスタ回路１０に転送されその後メ
モリセルアレイ１１のアドレス１番地に書き込まれる。

書き込みアドレス発生回路１７は入力端子４から入力さ
れる書き込みクロックを９１０個カウントシ、アドレス
を１づつ更新していく。書き込み動作は以後同様な動作
を繰り返す。

時刻ｔ４に入力端子７から読み出しアドレスリセット信
号が入力されると、読み出しアドレスが０番地となりメ
モリセルアレイ１１のアドレス０番地のデータ９１０個
が出力バッファレジスタ１２に転送されその後、双方向
７リアル出力可能パラレル−シリアル変換回路１６内の
２つパラレル−シリアル変換回路１５．１４に転送され
、それぞれから直列に出力される。切替えスイッチ１５
は入力端子８からの制御信号で第１のモードに設定され
パラレル−シリアル変換回路１３の出力を選択するよう
に設定されているので出力端子６から出力されるデータ
は第２図（Ｆ）に示すように書き込まれた順番と同じに
なる。読み出しアドレスリセット信号が入力されてから
データが出力されるまでに時間遅れがあるのはメモリセ
ルアレイからのデータの読み出しに時間がかかるためで
おる。

第５図に入力端子８から入力される制御信号により第２
のモードで動作している場合の波形図を示す、（Ａ）〜
（Ｆ）の波形は第２図の場合と同一箇所のものでおる。

第２のモードでは入力端子８からの制御信号で切替えス
イッチ１５はパラレル−７リアル変換回路１４の出力を
選択するように設定されるので、出力端子３には第３図
（Ｆ’）　Ｋ示すよう１水平走査期間毎に書き込まれた
順番とは逆の順番で読み出される。以上のように第１図
の構成で１水平走査期間内でデータを１ビット単位で書
き込まれた順番とは逆の順番でａみ出せるので、モニタ
ー上の画像を左右反転することができる。

第４図に他の一実施例を示す。第１図と同一符号のブロ
ックはほぼ同様な機能を有するものとする。２１は書き
込みアドレス発生回路１７の初期値を与える外部書き込
みアドレス入力端子、２２は入力端子２１より入力され
た外部書き込みアドレスが入力され、入力端子６から入
力される書き込みアドレスリセット信号で書き込みアド
レス発生回路１７に書き込みアドレスの初期値として外
部書き込みアドレスを出力する外部書き込みアドレスレ
ジスタ回路、２５は読み出しアドレス発生回路２５の初
期値を与える外部読み出しアドレス入力端子、２４は入
力端子２５よシ入力された外部読み出しアドレスが入力
され、入力端子７から入力される読み出しアドレスリセ
ット信号で読み出しアドレス発生回路２５に読み出しア
ドレスの初期値として外部読み出しアドレスを出力する
外部読み出しアドレスレジスタ回路でるる、２５は読み
出しアドレス発生回路であるが、第１図の場合と若干具
なり、入力端子８から入力される制御信号により第１の
モードではアドレスが順次１づつ増加し、第２のモード
ではアドレスが順次１づつ減小するものとする。また、
シリアル−パラレル変換回路９の変換ビット数ｍは９１
に設定されており、１水平走査期間のデータ数９１０個
はその１０倍に相当する。

第５図に第２のモードの動作波形を示し、動作を説明す
る。（Ａ）〜（Ｆ）の波形は第２図、第６図と同一の箇
所の波形であるが時間軸は同一でない。さらに、第５図
内において、（Ａ）　、　（Ｂ）　、　（Ｄ）　、　（
Ｅ）は同一時間軸であるが、（Ｃ）　、　（Ｆ）の時間
軸は拡大されている。（Ａ）は入力端子６から入力され
た書き込みアドレスリセット信号で、時刻ｔ、に′４Ｆ
き込みアドレス発生回路１７のアドレス全入力端子２１
から入力され外部書す込みアドレスレジスタ回路に取り
込まれたアドレス０番に設定する。シリアル−パラレル
変換回路９に直列に入力された９１個のデータは入力バ
ッファレジスタ回路１０を介してメモリセルアレイ１１
のアドレス０番地Ｋ１１Ｆき込まれる。以降、書キ込み
アドレス発生回路１７は誓き込みクロック９１個毎に１
づつ増加していく、シたがって曹き込みデータの８１９
〜９０９までの９１個のデータがメモリセルアレイ１１
のアドレス９番に書き込まれて、１水平走査期間のデー
タ９１０個の書き込みが完了する。時刻ｔ２になると、
再度入力端子６から書き込みアドレスリセット信号が入
力され、あらかじめ入力端子２１を介して外部書き込み
アドレスレジスタ回路２２に入力されていたアドレス１
０に曹き込みアドレス発生回路のアドレス値が設定され
る。この場合、書き込みアドレスリセット信号は水平同
期信号が使われる。

書き込み動作は以降この繰シ返しでろる。

次に読み出し動作について説明する。

時刻ｔ３に、読み出しアドレスリセット信号が入力され
、あらかじめ入力端子２５から外部読み出しアドレスレ
ジスタ回路２４に入力したアドレス値９番に読み出しア
ドレス発生回路のアドレス値が設定され、メモリセルア
レイ１１からアドレス９番のデータ９１個が出力バッフ
ァレジスタ回路１２に転送され、さらにパラレル−シリ
アル変換回路１３．１４に転送される。第２のモードな
ので、書き込まれた順番とは逆の順番に直列データを出
力するパラレル−シリアル変換回路１４の出力が切替え
スイッチ１５で選択され、出力端子３には９０９→８１
９の順番でデータが出力される。読み出しアドレス発生
回路２５は第２のモードではアドレス値が１づつ減小す
る方向で動作する。すなわち、読み出しクロックを９１
個カウントするとアドレス値は８になる。したがって時
刻ｔ４には、メモリセルアレイ１１内のアドレス８番の
データ９１個が出力バッファレジスタ回路１２’ｉＪ’
ｉしてパラレル−シリアル変換回路１３．１４に入力さ
れ、切替えスイッチ１５を介してパラレル−シリアル変
換回路１４の出力が出力端子３から出力される。

以後、読み出しクロック９１個カウントする毎に読み出
しアドレスは１づつ減小し、時刻ｔ５には０番地となり
、メモリセルアレイ１１の０番地のデ−タ９１個が誉き
込まれた順番とは逆の順番（９０→０）で出力され、そ
の結果１水平走査期間に相当する９１０個のデータが書
き込まれた順番と逆の順番で出力されることになる。時
刻ｔ６には、わらかしめ外部読み出しアドレスレジスタ
回路２４に入力されたアドレス値１９番に読み出しアド
レス発生回路のアドレス値が設定され、メモリセルアレ
イ１１内のアドレス１９番のデータ９１個が出力バッ７
アレジスタ回路１２を介してパラレル−シリアル変換回
路１３．１４に転送され、パラレル−シリアル変換回路
１４の出力が切替スイッチ１５で遇択され出力端子３か
ら書き込まれた順番とは逆の順番（９０９→８１９）で
出力される０以上のように、１水平走査期間内で、１ビ
ツト毎に書き込まれた順番と逆の順番でデータが出力さ
れるのでテレビ画面上で左右反転した画像を得ることが
できる。

以上、述べた例は、シリアル−パラレル変換回路９の変
換ビット数ｍが９１の場曾について説明したが、１水平
走査期間に相当するデータ数以下でめれば良い。

信号の檎類としてＮＴＳＣ映像信号で説明したが、これ
にも依存しない。

双方向シリアル出力可能パラレル−シリアル変換回路の
例として、２つのパラレル−シリアル変換回路で構成し
たが、この構成方法には依存しない。

また、アドレス発生回路の回路方式にも依存し。

ない。

〔発明の効果〕

本発明によれば、１水平走査期間内で１ビット単位で書
き込まれた順番と逆の順番で読み出せるとデオメモＩＪ
　を実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのビデオメモＩＪ　ｋ
示すブロック図、第２図、第６図はそれぞれ第１図の主
要部の波形図、第４図は本発明の他の一実施例としての
ビデオメモリを示すブロック図、第５図は第４図の主要
部の動作波形図である。 １・・・ビデオメモリ ・・・薔き込みアドレスリセット信号入力端子・・・読
み出しアドレスリセット１百号入力端子・・モード切替
え制御信号入力端子 ・・・／リアルーパラレル変換回路 １・・・メモリセルアレイ ６・・・双方向シリアル出力可能パラレルー７リアル変
換回路。 第　４０ １【グト？ｔ−ゴしアト’Ｌ７−

Claims (1)

【特許請求の範囲】
1. １、直列にデータを入力しｍビットの並列データを出力
   するシリアル−パラレル変換回路（但しｍは整数）と、
   前記シリアル−パラレル変換回路から出力されるｍビッ
   トの並列データが書き込まれるダイナミック型のメモリ
   セルを持つメモリセルアレイと、前記シリアル−パラレ
   ル変換回路からのｍビットの並列データを前記メモリセ
   ルアレイに書き込むための書き込みアドレスを発生する
   書き込みアドレス発生回路と、前記メモリセルアレイか
   ら読み出されるｍビットの並列データが入力され、印加
   される制御信号により第１のモードでは、前記シリアル
   −パラレル変換回路に入力された順番と同一順番で直列
   にデータを出力し、印加される制御信号により第２のモ
   ードでは、前記第１のモードとは逆の順番で直列にデー
   タを出力する双方向シリアル出力可能なパラレル−シリ
   アル変換回路と、前記双方向シリアル出力可能なパラレ
   ル−シリアル変換回路に前記メモリセルアレイからｍビ
   ットの並列データを読み出すための読み出しアドレスを
   発生する読み出しアドレス発生回路と、から成ることを
   特徴とするビデオメモリ。