JP2961733B2

JP2961733B2 - 画像メモリ装置

Info

Publication number: JP2961733B2
Application number: JP63120832A
Authority: JP
Inventors: 規郎海老原; 洋仁大澤; 宏之喜多
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-05-18
Filing date: 1988-05-18
Publication date: 1999-10-12
Anticipated expiration: 2014-10-12
Also published as: JPH01290084A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、タイムベースコレクター，フレームシンク
ロナイザー等の画像処理装置或いはVTR（ビデオテープ
レコーダー），テレビジョン受像機等に用いられる画像
メモリ装置に関し、特に入力バッファ手段と出力バッフ
ァ手段を備えた所謂デュアルポート型の画像メモリ装置
に関する。

〔発明の概要〕

本発明は、映像信号が供給される入力バッファ手段
と、書き込み転送信号の制御によって入力バッファ手段
の出力が供給されるメモリ手段と、読み出し転送信号の
制御によってメモリ手段の出力が供給される出力バッフ
ァ手段と、非同期とされる書き込み転送信号及び読み出
し転送信号を、外部との間で入出力するための切り替え
手段とを有することにより、複数の当該画像メモリ装置
間で書き込み転送信号毎，読み出し転送信号毎に同期さ
せるものである。

〔従来の技術〕

画像メモリ装置として、入出力バッファを備え、１フ
レームの画像情報を記憶するフレームメモリが提案され
ている。この画像メモリ装置では、マトリクス状にセル
が配列されるメモリセルアレイが設けられ、各ワード方
向に１ラインの画像データ（例えば960ドット）が記憶
される。

ところで、入出力バッファとして、１ライン相当の画
像情報数よりもその容量が小さいバッファを複数設け、
これらを切り替えながら各バッファとメモリセルアレイ
間のデータの転送を行う画像メモリ装置がある。例え
ば、このような画像メモリ装置は、特開昭62−256300号
公報に記載されている。そして、このような画像メモリ
装置では、入力バッファとメモリセルアレイ間の転送が
書き込み転送信号T_Wにより制御され、出力バッファとメ
モリセルアレイ間の転送が読み出し転送信号T_Rにより制
御される。すなわち、１ライン毎にブロック分割した数
に応じたパルス数を有する各転送信号T_W,T_Rが発生さ
れ、そのタイミングで入出力の転送が行われる。これら
各転送信号T_W,T_Rは、所要のクリア信号等を利用してメ
モリ装置内部で発生されており、外部からは信号として
供給されていない。

画像メモリ装置の中には、そのメモリセルアレイに対
し書き込みと読み出しが並行して行われ、書き込み転送
信号T_Wと読み出し転送信号T_Rを同期させないものが知ら
れている。この非同期な各転送信号T_W,T_Rを発生させる
画像メモリ装置では、書き込み転送信号T_Wのパルスの周
期は読み出し転送信号T_Rのパルスの周期より長い。そし
て、第４図に示すように非同期な各転送信号T_W,T_Rを発
生させる画像メモリ装置においては、その各転送信号
T_W,T_Rのパルスのタイミングが一致する場合が生じてい
る。そのタイミングを第４図において時刻Tcで示す。こ
のように各転送信号T_W,T_Rのパルスが同一時刻で送られ
る時、メモリ装置では一般に誤動作が生じる。そこで、
従来の画像メモリ装置では、非同期の書き込み転送信号
T_Wと読み出し転送信号T_Rの各パルスを時間的に前後にず
らせている。第４図では、時刻TcのパルスP_R1を時間的
に前にして、読み出し転送パルスP_R2とした例を示して
いる。

〔発明が解決しようとする課題〕

例えば、８ビット構成とした時には、そのデータ数が
増大し2Mビット近くのデータが必要となる。従って、1M
ビットの画像メモリ装置では２つのチップが使用され
る。このとき例えば、上位４ビットを一方の画像メモリ
装置とし下位４ビットを他方の画像メモリ装置にでき
る。

ところが、上述のようにチップの内部で生成される各
転送信号T_W,T_Rによって転送の制御を行っていた場合に
は、そのパルスのタイミングがチップ毎で異なってくる
ことがある。その結果、チップ間では、各転送のタイミ
ングがずれてくることになる。そして、特にタイミング
のずれだけではなく、一方のチップのみで上述のような
転送信号を時間的に前後にずらせた場合、他方のチップ
ではそれに追従しない。このため、上位と下位のビット
で異なるデータが出力されて、画像が乱れる原因となっ
ていた。

そこで、本発明は複数の画像メモリ装置間における書
き込み転送信号や読み出し転送信号毎の同期を実現し、
画像の乱れ等を防止するような画像メモリ装置の提供を
目的とする。

〔課題を解決するための手段〕

上述の目的を達成するために、本発明の画像メモリ装
置は、映像信号が供給される入力バッファ手段と、書き
込み転送信号の制御によって入力バッファ手段の出力が
供給されるメモリ手段と、読み出し転送信号の制御によ
ってメモリ手段の出力が供給される出力バッファ手段
と、非同期とされる書き込み転送信号及び読み出し転送
信号を、外部との間で入出力するための切り替え手段と
を有する。

この本発明において、上記メモリ手段の構成はDRAM,S
RAMを問わない。また、入力バッファ手段，出力バッフ
ァ手段の分割数は、１又は２以上の整数であり、特に限
定されない。各入出力バッファ手段がそれぞれ複数でも
良い。入出力バッファ手段の一例としてSAM（シリアル
アクセスメモリ）からなる構成にできる。本発明にかか
る画像メモリ装置は、複数接続されてマスター若しくは
スレーブの関係を有するが、接続される数は２つに限定
されず、さらに多数としても良い。勿論、シリアルアク
セスと共にランダムアクセスできる構成であっても良
い。

〔作用〕

本来チップの内部における信号である書き込み転送信
号T_W及び読み出し転送信号T_Rを、上記切り替え手段によ
って外部に対して入出力可能とすることで、接続される
他の画像メモリ装置を同じ書き込み転送信号T_W及び読み
出し転送信号T_Rで制御することが可能となる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明す
る。

本実施例の画像メモリ装置は、第１図に示す構成を有
するフィールドメモリである。特に書き込み転送信号T_W
と読み出し転送信号T_Rの外部への入出力を切り替える切
り替え手段としてマスター／スレーブ切り替え回路１が
設けられているために、他のチップとの同期が行われる
画像メモリ装置となっている。

まず、その画像メモリ装置には、４ビットの映像信号
D_INが入力する入力バッファ手段として、２個のSAM（シ
リアルアクセスメモリ）11,12が設けられている。SAM1
1,12は、直並列変換する機能を有する。各SAM11,12に
は、それぞれ書き込みクロック信号CKWが供給され、そ
の出力はそれぞれN₁ドットの並列出力とされる。

SAM11,12の出力は、転送の制御を行う入力スイッチ回
路18を介してメモリ手段としてのメモリセルアレイ13に
供給される。このメモリセルアレイ13は、例えばDRAMで
あって、N₁（例えば60ドット）×N₂（例えば16）で１ラ
インが構成され、所要のライン数を有している。このメ
モリセルアレイ13に隣接して、書き込みアドレスを選択
するための書き込み制御回路16と、読み出しアドレスを
選択するための読み出し制御回路17が設けられている。
書き込み制御回路16には書き込みクリア信号CLRWが供給
される。読み出し制御回路17には読み出しクリア信号CL
RRが供給される。

上記メモリセルアレイ13のN₁ドットの出力は、出力ス
イッチ回路19を介して、出力バッファ手段としてのSAM1
4,15に供給される。これらSAM14,15には、読み出しクロ
ック信号CKRがそれぞれ供給される。そして、上記出力
スイッチ回路19を介して並列入力したデータが直列に変
換され、４ビットでの出力信号D_OUTが出力される。

このような構成の本実施例の画像メモリ装置では、メ
モリセルアレイ13と各SAM11,12,14,15の間のデータの転
送が、入力スイッチ回路18と出力スイッチ回路19によっ
て制御されている。

入力スイッチ回路18は、上記SAM11,12を選択してメモ
リセルアレイ13に接続する機能を有し、例えば１ライン
にN₂パルスが送られる書き込み転送信号T_Wによって制御
される。すなわち、書き込み転送信号T_Wによって、SAM1
1,12のうちの一方のデータが入力スイッチ回路18を介し
てメモリセルアレイ13に転送され、その間に他方のSAM
へ映像信号D_INが転送される。そして、書き込み転送信
号T_Wの次のパルスのタイミングでは、その接続関係が交
替し、映像信号D_INが転送されていたSAMが入力スイッチ
回路18を介してメモリセルアレイ13に接続され、既にデ
ータをメモリセルアレイ13に転送したSAMには映像信号D
_INが転送される。

出力スイッチ回路19は、上記SAM14,15を選択してメモ
リセルアレイ13に接続する機能を有し、例えば１ライン
毎にN₂パルス発生する読み出し転送信号T_Rによって制御
される。すなわち、読み出し転送信号T_Rによって出力ス
イッチ回路19を介した転送が行われ、メモリセルアレイ
13からSAMの一方へデータが出力される。このとき他方
のSAMでは出力信号D_OUTが出力される。そして、その読
み出し転送信号T_Rの次のパルスのタイミングでは、その
逆が行われる。

このような構成の画像メモリ装置は、書き込み動作と
読み出し動作を並行して行っており、しかも書き込み動
作と読み出し動作は非同期に行われている。したがっ
て、それぞれ書き込み転送信号T_Wの周期と読み出し転送
信号T_Rの周期は、第４図に示したように、基本的には異
なったものとされる。このため、そのパルスのタイミン
グが一致（Tc）した場合には、一方のパルスを時間的に
ずらせる操作を行っている。本実施例の画像メモリ装置
では、その操作を転送制御回路２によって行っており、
書き込み制御回路16及び読み出し制御回路17からの書き
込み転送信号T_W及び読み出し転送信号T_Rは、転送制御回
路２によって、そのパルスのタイミングが一致するか否
かが検出される。そして、この転送制御回路２からは、
パルスのタイミングが一致しないように操作された書き
込み転送信号T_R及び読み出し転送信号T_Wが、次に説明す
るマスター／スレーブ切り替え回路１を介して上記入力
スイッチ回路18や出力スイッチ回路19等に出力されて行
く。

そして、本実施例の画像メモリ装置では、その内部的
に生成された転送制御回路２からの書き込み転送信号T_W
及び読み出し転送信号T_Rを外部に対して出力し或いは外
部から入力するためのマスター／スレーブ切り替え回路
１が設けられている。このマスター／スレーブ切り替え
回路１は、トランスファーシンクロナイゼーションモー
ド信号TSMのレベルによって、上記転送制御回路２から
の各転送信号T_W,T_Rを当該マスター／スレーブ切り替え
回路１を介して外部端子に対して出力したり、或いは他
の画像メモリ装置からの各転送信号T_W,T_Rを当該マスタ
ー／スレーブ切り替え回路１を介して上記スイッチ回路
18,19等へ転送する機能を有している。

第２図は、そのマスター／スレーブ切り替え回路１の
具体的な回路構成例を示す図である。例えば転送制御回
路２はスイッチ21の端子21aと接続し、内部的に発生し
た各転送信号T_W,T_Rは端子21aに供給される。各転送信号
T_W,T_Rにより制御される入出力スイッチ回路等はスイッ
チ21の端子21cに接続される。スイッチ21は端子21cが上
記端子21a若しくは端子21bと接続するように切り替えら
れる構成とされる。その端子21bには、バッファ22の出
力端子が接続される。バッファ22の入力端子は外部端子
24と接続される。バッファ22はトランスファーシンクロ
ナイゼーションモード信号TSMによりオン・オフが切り
替えられる。外部端子24には、バッファ23の出力端子も
接続される。バッファ23の入力端子は上記スイッチ21の
端子21cと接続される。このバッファ23は、反転したト
ランスファーシンクロナイゼーションモード信号TSMに
よりそのオン・オフが切り替えられる。

この第２図の回路の作動について説明する。マスター
／スレーブ切り替え回路１は、トランスファーシンクロ
ナイゼーションモード信号TSMのレベルによって、マス
ターのメモリ装置となるか、スレーブのメモリ装置とな
るかが設定される。上記トランスファーシンクロナイゼ
ーションモード信号TSMが“L"レベルの時、バッファ22
はオフ，バッファ23はオンとなる。この時、スイッチ21
は、端子21aと端子21c間を接続する（第２図中の実線側
へ）ように切り替えられる。すると、上記転送制御回路
２からの各転送信号T_W,T_Rは、スイッチ21を介して端子2
1cと接続する入出力スイッチ回路18,19等へ供給されて
行く。これと同時に、各転送信号T_W,T_Rは、オンにされ
たバッファ23を介して外部端子24に出力される。逆に、
上記トランスファーシンクロナイゼーションモード信号
TSMが“H"レベルの時、バッファ22はオン，バッファ23
はオフとなる。この時、スイッチ21は、端子21bと端子2
1c間を接続する（第２図中の破線側へ）ように切り替え
られる。すると、チップ内で生成された各転送信号T_W,T
_Rは、利用されず、外部端子24からの供給される各転送
信号T_W,T_Rが、バッファ22及びスイッチ21を介して入出
力スイッチ回路18,19等へ供給されて行くことになる。
このように、マスター／スレーブ切り替え回路１では、
与えられるレベルによってマスター／スレーブが切り替
わる。“L"レベルならば、その画像メモリ装置は、各転
送信号T_W,T_Rを出力する側のマスターとして用いられ
る。“H"レベルならば、その画像メモリ装置は、各転送
信号T_W,T_Rを受け取る側のスレーブとして用いられる。

次に、このような構成の画像メモリ装置の適用ついて
説明する。例えば第３図に示すように、メモリＡとメモ
リＢがマスター／スレーブの関係で設けられる。これ
は、例えばNTSCの４倍のf_scでサンプリングした８ビッ
トのデータを記憶する構成である。そして、その上位４
ビットがメモリＡに入力され、下位４ビットがメモリＢ
に入力される。これら各メモリA,Bには、各４ビットの
映像信号D_INが入力し、出力信号D_OUTからデータの出力
が行われる。また、書き込みクリア信号CLRW,読み出し
クリア信号CLRR,書き込みクロック信号CKW,読み出しク
ロック信号CKRも各メモリA,Bに供給されている。

そして、メモリＡとメモリＢは、メモリ間の同期をと
るために、相互に接続されている。すなわち、メモリＡ
の外部端子の１つであるトランスファーライト端子は、
メモリＢのトランスファーライト端子と接続される。こ
れと並行して、メモリＡのトランスファーリード端子
は、メモリＢのトランスファーリード端子と接続され
る。これらトランスファーライト端子，トランスファー
リード端子は、双方向の端子であって、第２図の外部端
子24に該当する。

さらに、メモリＡのトランスファーシンクロナイゼー
ションモード信号TSM1は“L"レベルにされ、メモリＢの
トランスファーシンクロナイゼーションモード信号TSM2
は“H"レベルにされる。

このような接続及び制御を行うことで、メモリA,B
は、その間で同期が取られることになり、上位と下位の
ビットで異なるタイミングでデータが出力され、画像が
乱れるような問題は解決されることになる。また、転送
信号T_W,T_Rを入出力するための外部端子を双方向とする
ことで、さらに外部端子を余分に増設する必要もない。

なお、上述の例では、２つの画像メモリ装置を用いる
場合について説明したが、例えばマスターに対して３つ
のスレーブとなる画像メモリ装置を設けることもでき、
さらに多くの画像メモリ装置をチップ間で同期をとりな
がら接続することもできる。また、本発明の画像メモリ
装置は、上述の実施例に限定されることなく、その要旨
を逸脱しない範囲での種々の変更が可能である。

〔発明の効果〕

本発明の画像メモリ装置は、各当該画像メモリ装置に
他の画像メモリ装置との間で各転送信号を入出力するた
めの切り替え手段を有しているために、１つの画像メモ
リ装置で書き込み，読み出しが非同期であっても、他の
画像メモリ装置との間では、その同期をとることができ
る。このため、画像が乱れるような問題は解決されるこ
とになる。

【図面の簡単な説明】

第１図は本発明の画像メモリ装置の回路構成の一例を示
すブロック図、第２図はそのマスター／スレーブ切り替
え回路の一例の回路図、第３図は上記画像メモリ装置を
画像処理用に２つ接続して使用する例を示すブロック
図、第４図は非同期とされる各転送信号の波形図であ
る。１……マスター／スレーブ切り替え回路２……転送制御回路 11,12,14,15……SAM 13……メモリセルアレイ T_W……書き込み転送信号 T_R……読み出し転送信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−1269（ＪＰ，Ａ) 特開昭51−101427（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06T 1/60 G06F 12/00 304

Claims

(57)【特許請求の範囲】

【請求項１】映像信号が供給される入力バッファ手段
と、書き込み転送信号の制御によって上記入力バッファ手段
の出力が供給されるメモリ手段と、読み出し転送信号の制御によって上記メモリ手段の出力
が供給される出力バッファ手段と、非同期とされる上記書き込み転送信号及び上記読み出し
転送信号を、外部との間で入出力するための切り替え手
段とを有する画像メモリ装置。