JPS631269A - 映像記憶装置 - Google Patents
映像記憶装置Info
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- JPS631269A JPS631269A JP61144075A JP14407586A JPS631269A JP S631269 A JPS631269 A JP S631269A JP 61144075 A JP61144075 A JP 61144075A JP 14407586 A JP14407586 A JP 14407586A JP S631269 A JPS631269 A JP S631269A
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- 102100031151 C-C chemokine receptor type 2 Human genes 0.000 description 6
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Studio Circuits (AREA)
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばビデオテープレコーダやテレビジョ
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。
この発明は、ビデオテープレコーダやテレビジョン受像
機等における画像処理を行う映像記憶装置において、メ
モリ手段の入力側に入力バッファ手段、出力側に第１及
び第２の出力バッファ手段を設け、入力バッファ手段と
第１または第２の出力バッファ手段の少くとも一方を非
同期とすることにより、簡単な回路構成で画質の改善を
図るようにしたものである。
機等における画像処理を行う映像記憶装置において、メ
モリ手段の入力側に入力バッファ手段、出力側に第１及
び第２の出力バッファ手段を設け、入力バッファ手段と
第１または第２の出力バッファ手段の少くとも一方を非
同期とすることにより、簡単な回路構成で画質の改善を
図るようにしたものである。
画像処理を行う従来の映像記憶装置として、例えば第４
図に示すようなものが提案されている。
図に示すようなものが提案されている。
すなわち、同図において、（１１は映像信号が供給され
る入力端子、（２）は入力信号に係数Ｋ（Ｋ＜１）を付
加するための乗算器、（３）は加五器、（４）は入力信
号を１フレ一ム分遅延するためのフレーム遅延回路、（
５）はフレーム遅延回路（４）の出力に係数１−Ｋを付
加するための乗算器、（６）はファーストイン・ファー
ストアウト（以下、ＦＩＦＯと称する）回路、（７）は
出力端子である。
る入力端子、（２）は入力信号に係数Ｋ（Ｋ＜１）を付
加するための乗算器、（３）は加五器、（４）は入力信
号を１フレ一ム分遅延するためのフレーム遅延回路、（
５）はフレーム遅延回路（４）の出力に係数１−Ｋを付
加するための乗算器、（６）はファーストイン・ファー
ストアウト（以下、ＦＩＦＯと称する）回路、（７）は
出力端子である。
（２）〜（５）はＫを時定数とする一種のローパスフィ
ルタを形成し、映像信号に含まれる雑音成分を低滅する
ための雑音低減回路を構成している。フレーム遅延回路
（４）としては汎用のダイナミックランダムアクセスメ
モリ （以下、ＤＲＡＭと称する）が用いられ、低速で
あるので図示せずもその入出力側にはシリアル−パラレ
ル変換回路及びパラレル−シリアル変換回路が設けられ
ている。
ルタを形成し、映像信号に含まれる雑音成分を低滅する
ための雑音低減回路を構成している。フレーム遅延回路
（４）としては汎用のダイナミックランダムアクセスメ
モリ （以下、ＤＲＡＭと称する）が用いられ、低速で
あるので図示せずもその入出力側にはシリアル−パラレ
ル変換回路及びパラレル−シリアル変換回路が設けられ
ている。
ＦＩＦＯ回路（６）は時間軸補正回路として使用される
もので、入力される映像信号に同期したクロックでメモ
リに書き込み、この書き込み用クロックに非同期で外部
的に設定した基準となる読み出しクロックでメモリに書
き込まれた情報を読み出す。
もので、入力される映像信号に同期したクロックでメモ
リに書き込み、この書き込み用クロックに非同期で外部
的に設定した基準となる読み出しクロックでメモリに書
き込まれた情報を読み出す。
このＦＩＦＯ回路（６）も低速のものが使用されるので
、その入出力側には図示せずもシリアル−パラレル変換
回路及びパラレル−シリアル変換回路が設けられている
。
、その入出力側には図示せずもシリアル−パラレル変換
回路及びパラレル−シリアル変換回路が設けられている
。
〔発明が解決しようとする問題点〕
ところが、第４図の如き構成の従来装置の場合、雑音低
減や時間軸補正等画質を改善するのに複数個のメモリを
用いている。すなわち雑音低減にフレームメモリを用い
、時間軸補正にＦＩＦＯメモリを用いているので、回路
構成が複雑となり、また、これ等の各メモリに対して制
御回路を必要とするので周辺回路も複雑となり、システ
ムの規模が大きくなって、コスト的にも設計工数的にも
芳しくない等の欠点があった。
減や時間軸補正等画質を改善するのに複数個のメモリを
用いている。すなわち雑音低減にフレームメモリを用い
、時間軸補正にＦＩＦＯメモリを用いているので、回路
構成が複雑となり、また、これ等の各メモリに対して制
御回路を必要とするので周辺回路も複雑となり、システ
ムの規模が大きくなって、コスト的にも設計工数的にも
芳しくない等の欠点があった。
この発明は斯る点に鑑みてなされたもので、簡単な回路
構成で画質を改善することができる映像記憶装置を提供
するものである。
構成で画質を改善することができる映像記憶装置を提供
するものである。
この発明による映像記憶装置は、入力信号が供給される
入力バッファ手段（１１）と、この人カバソファ手段の
出力が供給されるメモリ手段（１２）〜（１５）と、こ
のメモリ手段の出力が交互に供給される第！及び第２の
出力バッファ手段（ＩＧ）。
入力バッファ手段（１１）と、この人カバソファ手段の
出力が供給されるメモリ手段（１２）〜（１５）と、こ
のメモリ手段の出力が交互に供給される第！及び第２の
出力バッファ手段（ＩＧ）。
（１８）とを備え、上記人カバソファ手段と上記第１ま
たは第２の出力バッファ手段の少くとも一方を非同期す
るように構成している。
たは第２の出力バッファ手段の少くとも一方を非同期す
るように構成している。
入力バッファ手段（１１）と第１または第２の出力バッ
ファ手１０ （１６） 、 （１８）の少くとも一方
を非同期とする。例えば第１の出力バッファ手段を大カ
バソファ手段に対して同期させ、第２の出力バッファ手
段を入力バッファ手段に対して非同期とする。入力バッ
ファ手段と第２の出力バッファ手段が非同期となること
により時間軸補正の機能が達成され、入力バッファ手段
と同期している第１のバッファ手段の出力を入力バッフ
ァ手段に帰還することにより雑音低減の機能が達成され
る。
ファ手１０ （１６） 、 （１８）の少くとも一方
を非同期とする。例えば第１の出力バッファ手段を大カ
バソファ手段に対して同期させ、第２の出力バッファ手
段を入力バッファ手段に対して非同期とする。入力バッ
ファ手段と第２の出力バッファ手段が非同期となること
により時間軸補正の機能が達成され、入力バッファ手段
と同期している第１のバッファ手段の出力を入力バッフ
ァ手段に帰還することにより雑音低減の機能が達成され
る。
また、例えば入力バッファ手段に対して第１及び第２の
出力バッファ手段を非同期とし、第１及び第２の出力バ
ッファ手段を同期させる。入力バッファ手段と第１及び
第２の出力バッファ手段が非同期となることにより時間
軸補正の機能が達成され、同期している第１及び第２の
出力バッファ手段の出力を加算して １／２することに
よりくし形フィルタの機能が達成される。
出力バッファ手段を非同期とし、第１及び第２の出力バ
ッファ手段を同期させる。入力バッファ手段と第１及び
第２の出力バッファ手段が非同期となることにより時間
軸補正の機能が達成され、同期している第１及び第２の
出力バッファ手段の出力を加算して １／２することに
よりくし形フィルタの機能が達成される。
以下、この発明の諸実施例を第１図〜第３図に基づいて
詳しく説明する。
詳しく説明する。
先ず、この発明で使用されるフレームメモリ（又はフィ
ールドメモリ・・・以下同じ）に付いて第３図を参照し
て説明する。 （１０）は映像信号がシリアルデータ
として供給されるＩ入力端子であって、この入力端子（
１０）からのシリアルデータは入力バッファ手段として
のライン単位のシリアルアクセスメモリ （以下、ＳＡ
Ｍと称する）に書き込み用クロック信号ＣＫＷに基づい
て順次書き込まれる。このＳＡＭ（１１）に書き込まれ
たデータは、ライン単位でＤＲＡＭ （１２）に転送さ
れ、書き込み用アドレス回路（１３）からのアドレス信
号により指定されるＤＲＡＭ （１２）の所定位置に書
き込まれる。
ールドメモリ・・・以下同じ）に付いて第３図を参照し
て説明する。 （１０）は映像信号がシリアルデータ
として供給されるＩ入力端子であって、この入力端子（
１０）からのシリアルデータは入力バッファ手段として
のライン単位のシリアルアクセスメモリ （以下、ＳＡ
Ｍと称する）に書き込み用クロック信号ＣＫＷに基づい
て順次書き込まれる。このＳＡＭ（１１）に書き込まれ
たデータは、ライン単位でＤＲＡＭ （１２）に転送さ
れ、書き込み用アドレス回路（１３）からのアドレス信
号により指定されるＤＲＡＭ （１２）の所定位置に書
き込まれる。
第１の読み出し用アドレス回路（１４）からのアドレス
信号により指定されたＤＲＡＭ （１２）の所定位置に
書き込まれている内容がライン単位で読み出され、第１
の出力バッファ手段としてのＳＡＭ（１６）に転送され
て書き込まれる。 ＳＡＭ （１６）に転送された情報
は読み出し用クロック信号ＣＫＲ工が供給される毎に１
ビツトずつシフトされ、第１の出力０ＵＴＩとして出力
端子（１７）に取り出される。
信号により指定されたＤＲＡＭ （１２）の所定位置に
書き込まれている内容がライン単位で読み出され、第１
の出力バッファ手段としてのＳＡＭ（１６）に転送され
て書き込まれる。 ＳＡＭ （１６）に転送された情報
は読み出し用クロック信号ＣＫＲ工が供給される毎に１
ビツトずつシフトされ、第１の出力０ＵＴＩとして出力
端子（１７）に取り出される。
また、第２の読み出し用アドレス回路（１５）からのア
ドレス信号により指定されたＤＲＡＭ （１２）の所定
位置に書き込まれている内容がライン単位で読み出され
、第２の出力バッファ手段としてのＳＡＭ（１８）に転
送されて書き込まれる。ＳＡＭ（１８）に転送された情
報は読み出し用クロック信号ＣＫＲ２が供給される毎に
１ビツトずつシフトされ、第２の出力ＯＵ２として出力
端子（１９）に取り出される。なお、ＳＡＭ （１１）
、 （１６）及び（１日）は等容量とされている。
ドレス信号により指定されたＤＲＡＭ （１２）の所定
位置に書き込まれている内容がライン単位で読み出され
、第２の出力バッファ手段としてのＳＡＭ（１８）に転
送されて書き込まれる。ＳＡＭ（１８）に転送された情
報は読み出し用クロック信号ＣＫＲ２が供給される毎に
１ビツトずつシフトされ、第２の出力ＯＵ２として出力
端子（１９）に取り出される。なお、ＳＡＭ （１１）
、 （１６）及び（１日）は等容量とされている。
第１図は第３図のようなフレームメモリを用いたこの発
明の第１実施例を示すもので、ここでは時間軸補正の機
能と雑音軽減の機能を同一のフレームメモリを用いて達
成するようにしたものである。なお、第１図において、
第４図と対応する部分には同一符号を付し、その詳細説
明は省略する。
明の第１実施例を示すもので、ここでは時間軸補正の機
能と雑音軽減の機能を同一のフレームメモリを用いて達
成するようにしたものである。なお、第１図において、
第４図と対応する部分には同一符号を付し、その詳細説
明は省略する。
第１図において、（２０）は第３図のような構成のフレ
ームメモリであって、フレームメモリ （２０）の入力
端子（１０）を加算器（３）の出力側に接続し、出力端
子（１７）を乗算器（５）の入力側に接続し、出力端子
（１９）を出力端子（２１）に接続する。そして、フレ
ームメモリ （２０）内のＳＡＭ（１６）に印加される
読み出し用クロ、ツク信号ＣＫＲ１をＳＡＭ（１１）に
印加される書き込み用クロック信号ＣＫＷと同期させ、
−方ＳＡＭ（１８）に印加される読み出し用クロック信
号ＣＫＲ２をクロック信号ＣＫＲｓ及びＣＫＷと非同期
となし、外部的に設定される基準信号とする。なお、ク
ロック信号ＣＲＫ １及びＣＫＷとＣＫＲ２とは非同期
なので、１ラインＣＩＨ相当であるが、必ずしもこれに
限定されない）の時間内で夫々のポートの転送パルスが
瓜ならないようにしておく。
ームメモリであって、フレームメモリ （２０）の入力
端子（１０）を加算器（３）の出力側に接続し、出力端
子（１７）を乗算器（５）の入力側に接続し、出力端子
（１９）を出力端子（２１）に接続する。そして、フレ
ームメモリ （２０）内のＳＡＭ（１６）に印加される
読み出し用クロ、ツク信号ＣＫＲ１をＳＡＭ（１１）に
印加される書き込み用クロック信号ＣＫＷと同期させ、
−方ＳＡＭ（１８）に印加される読み出し用クロック信
号ＣＫＲ２をクロック信号ＣＫＲｓ及びＣＫＷと非同期
となし、外部的に設定される基準信号とする。なお、ク
ロック信号ＣＲＫ １及びＣＫＷとＣＫＲ２とは非同期
なので、１ラインＣＩＨ相当であるが、必ずしもこれに
限定されない）の時間内で夫々のポートの転送パルスが
瓜ならないようにしておく。
入力端子（１０）からのデータをクロック信号ＣＫＷに
基づいてＳＡＭ（１１）に書き込んだ後ＤＲＡ？Ｉ （
１２）を介しテＳＡＭ （１６） ニ転送し、ごれをク
ロツタ信号ＣＫＷと同期したクロック信号ＣＫＲＬで読
み出すことにより入力データと出力データには実質的に
１フレ一ム分の遅延を生じ、これを乗算器（５）を介し
て加算器（３）に供給することにより一種の巡回型フィ
ルタが構成され、雑音低減の機能が達成される。
基づいてＳＡＭ（１１）に書き込んだ後ＤＲＡ？Ｉ （
１２）を介しテＳＡＭ （１６） ニ転送し、ごれをク
ロツタ信号ＣＫＷと同期したクロック信号ＣＫＲＬで読
み出すことにより入力データと出力データには実質的に
１フレ一ム分の遅延を生じ、これを乗算器（５）を介し
て加算器（３）に供給することにより一種の巡回型フィ
ルタが構成され、雑音低減の機能が達成される。
また、ジッタ成分を含むクロック信号ＣＫＷでデータを
ＳＡＭ（１１）に書き込み、ジッタ成分のない固定基準
クロック信号ＣＫＲ２でＳＡＭ（１８）よりデータを読
み出すことにより、時間軸補正の機能が達成される。
ＳＡＭ（１１）に書き込み、ジッタ成分のない固定基準
クロック信号ＣＫＲ２でＳＡＭ（１８）よりデータを読
み出すことにより、時間軸補正の機能が達成される。
第２図は第３図のようなフレームメモリを用いたこの発
明の第２実施例を示すので、ここでは時間軸補正の機能
とくし形フィルタの機能を同一のフレームメモリを用い
て達成するようにしたものである。
明の第２実施例を示すので、ここでは時間軸補正の機能
とくし形フィルタの機能を同一のフレームメモリを用い
て達成するようにしたものである。
本実施例では出力端子（１７）及び（１９）を加算器（
２２）の各入力端子に接続し、加算器（２２）の出力側
に１／２減衰器（２３）を設ける。そして、フレームメ
モリ （２０）内のＳＡＭ（１１）に印加される書き込
み用クロック信号ＣＫＷとＳＡＭ（１６）及び（１８）
に印加される読み出し用クロック信号ＣＫＲｓ及びＣＫ
Ｒ２を非同期とし、クロック信号ＣＫＲ１及びＣＫＲ２
同士は同期させ、外部的に設定される基準信号とする。
２２）の各入力端子に接続し、加算器（２２）の出力側
に１／２減衰器（２３）を設ける。そして、フレームメ
モリ （２０）内のＳＡＭ（１１）に印加される書き込
み用クロック信号ＣＫＷとＳＡＭ（１６）及び（１８）
に印加される読み出し用クロック信号ＣＫＲｓ及びＣＫ
Ｒ２を非同期とし、クロック信号ＣＫＲ１及びＣＫＲ２
同士は同期させ、外部的に設定される基準信号とする。
なおりロック信号ＣＫＷとクロック信号ＣＫＲ１及びＣ
ＫＲ２とは非同期なので、この場合も１ラインの時間内
で夫々のポートの転送パルスが重ならないようにしてお
く。
ＫＲ２とは非同期なので、この場合も１ラインの時間内
で夫々のポートの転送パルスが重ならないようにしてお
く。
本実施例でも、ジッタ成分を含むクロック信号ＣＫＷで
データをＳＡＭ（１１）に書き込み、ジッタ成分のない
固定基準クロック信号ＣＫＲ１及びＣＫＲ２でＳＡＭ（
１６）及び（１８）よりデータを読み出すことにより時
間軸補正の機能が達成される。
データをＳＡＭ（１１）に書き込み、ジッタ成分のない
固定基準クロック信号ＣＫＲ１及びＣＫＲ２でＳＡＭ（
１６）及び（１８）よりデータを読み出すことにより時
間軸補正の機能が達成される。
また、映像信号は輝度信号Ｙと色信号Ｃがら成るが色信
号Ｃは１ライン毎に反転しているので現在のラインの映
像信号をＹ＋Ｃとすると、次のラインの映像信号はＹ−
Ｃで表わされる。そこで両（Ｙ＋Ｃ）＋ （Ｙ−Ｃ） 者を加算して１／２すると□ ＝Ｙとなり、Ｙを分離できる。そこで、本実施例では同
期しているライン単位のＳＡＭ（１６）及び（１８）の
各出力を加算器（２２）で加算し、その加算出力を１／
２減衰器（２３）で１７２する。すると、出力端子（２
１）には分離された輝度信号のみが得られる。つまり、
くし形フィルタと同一の機能が達成されたことになる。
号Ｃは１ライン毎に反転しているので現在のラインの映
像信号をＹ＋Ｃとすると、次のラインの映像信号はＹ−
Ｃで表わされる。そこで両（Ｙ＋Ｃ）＋ （Ｙ−Ｃ） 者を加算して１／２すると□ ＝Ｙとなり、Ｙを分離できる。そこで、本実施例では同
期しているライン単位のＳＡＭ（１６）及び（１８）の
各出力を加算器（２２）で加算し、その加算出力を１／
２減衰器（２３）で１７２する。すると、出力端子（２
１）には分離された輝度信号のみが得られる。つまり、
くし形フィルタと同一の機能が達成されたことになる。
上述の如（この発明によれば、メモリ手段の入力側に入
力バッファ手段、出力側に第１及び第２の出力バッファ
手段を設け、入力バッファ手段と第１または第２の出力
バッファ手段の少くとも一方を非同期することにより、
単一のメモリで周辺の制御回路を複雑にすることなく、
時間軸補正の機能、雑音低減の機能、くし形フィルタの
機能を達成でき、もって画質の改善がなされ、また、回
路構成も簡略化される。
力バッファ手段、出力側に第１及び第２の出力バッファ
手段を設け、入力バッファ手段と第１または第２の出力
バッファ手段の少くとも一方を非同期することにより、
単一のメモリで周辺の制御回路を複雑にすることなく、
時間軸補正の機能、雑音低減の機能、くし形フィルタの
機能を達成でき、もって画質の改善がなされ、また、回
路構成も簡略化される。
第１図はこの発明の一実施例を示す回路構成図、第２図
はこの発明の他の実施例を示す回路構成図、第３図はこ
の発明の要部を示す回路構成図、第４図は従来装置の一
例を示す回路構成図である。 （２１，（５］は乗算器、＋３１ 、 （２２）は加
算器、（１１） 。 （１６） 、 （１８）はシリアルアクセスメモリ
（ＳＡＭ）、（１２）はダイナミックランダムアクセス
メモリ（ＤＲＡＭ）、（１３）〜（１５）はアドレス回
路、（２０）はフレームメモリ、（２３）は１／２減衰
器である。
はこの発明の他の実施例を示す回路構成図、第３図はこ
の発明の要部を示す回路構成図、第４図は従来装置の一
例を示す回路構成図である。 （２１，（５］は乗算器、＋３１ 、 （２２）は加
算器、（１１） 。 （１６） 、 （１８）はシリアルアクセスメモリ
（ＳＡＭ）、（１２）はダイナミックランダムアクセス
メモリ（ＤＲＡＭ）、（１３）〜（１５）はアドレス回
路、（２０）はフレームメモリ、（２３）は１／２減衰
器である。
Claims (1)
- 【特許請求の範囲】 入力信号が供給される入力バッファ手段と、該入力バッ
ファ手段の出力が供給されるメモリ手段と、 該メモリ手段の出力が交互に供給される第１及び第２の
出力バッファ手段とを備え、 上記入力バッファ手段と上記第１または第２の出力バッ
ファ手段の少くとも一方を非同期とするようにしたこと
を特徴とする映像記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144075A JPH0734586B2 (ja) | 1986-06-20 | 1986-06-20 | 映像記憶装置 |
| US07/064,013 US4864402A (en) | 1986-06-20 | 1987-06-19 | Video memory |
| DE87108801T DE3787324T2 (de) | 1986-06-20 | 1987-06-19 | Videospeicher. |
| EP87108801A EP0249985B1 (en) | 1986-06-20 | 1987-06-19 | Video memory |
| KR1019870006215A KR950006055B1 (ko) | 1986-06-20 | 1987-06-19 | 영상 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144075A JPH0734586B2 (ja) | 1986-06-20 | 1986-06-20 | 映像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631269A true JPS631269A (ja) | 1988-01-06 |
| JPH0734586B2 JPH0734586B2 (ja) | 1995-04-12 |
Family
ID=15353692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144075A Expired - Lifetime JPH0734586B2 (ja) | 1986-06-20 | 1986-06-20 | 映像記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0734586B2 (ja) |
| KR (1) | KR950006055B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01290084A (ja) * | 1988-05-18 | 1989-11-21 | Sony Corp | 画像メモリ装置 |
| JPH02146220U (ja) * | 1989-05-15 | 1990-12-12 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8206495B2 (en) | 2009-06-23 | 2012-06-26 | Sam Yung Kwack | Gas filtration system |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58189896A (ja) * | 1982-02-25 | 1983-11-05 | テイ・ア−ル・ダブリユ−・インコ−ポレ−テツド | 多ポ−トレジスタフアイル |
-
1986
- 1986-06-20 JP JP61144075A patent/JPH0734586B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-19 KR KR1019870006215A patent/KR950006055B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS58189896A (ja) * | 1982-02-25 | 1983-11-05 | テイ・ア−ル・ダブリユ−・インコ−ポレ−テツド | 多ポ−トレジスタフアイル |
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| JPH01290084A (ja) * | 1988-05-18 | 1989-11-21 | Sony Corp | 画像メモリ装置 |
| JPH02146220U (ja) * | 1989-05-15 | 1990-12-12 | ||
| JPH064097Y2 (ja) * | 1989-05-15 | 1994-02-02 | エヌティエヌ株式会社 | 油圧ユニット用モータ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0734586B2 (ja) | 1995-04-12 |
| KR950006055B1 (ko) | 1995-06-07 |
| KR880000961A (ko) | 1988-03-30 |
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