JPH0734586B2 - 映像記憶装置 - Google Patents
映像記憶装置Info
- Publication number
- JPH0734586B2 JPH0734586B2 JP61144075A JP14407586A JPH0734586B2 JP H0734586 B2 JPH0734586 B2 JP H0734586B2 JP 61144075 A JP61144075 A JP 61144075A JP 14407586 A JP14407586 A JP 14407586A JP H0734586 B2 JPH0734586 B2 JP H0734586B2
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- JP
- Japan
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- buffer means
- output
- input
- data
- serial data
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Memory System (AREA)
- Image Input (AREA)
- Studio Circuits (AREA)
- Picture Signal Circuits (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、例えばビデオテープレコーダやテレビジョ
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。
ン受像機等において画像処理を行う場合等に用いて好適
な映像記憶装置に関する。
この発明は、ビデオテープレコーダやテレビジョン受像
機等における画像処理を行う映像記憶装置において、メ
モリ手段の入力側に入力バッファ手段、出力側に第１及
び第２の出力バッファ手段を設け、入力バッファ手段と
第１または第２の出力バッファ手段の少なくとも一方を
非同期とすることにより、簡単な回路構成で画質の改善
を図るようにしたものである。
機等における画像処理を行う映像記憶装置において、メ
モリ手段の入力側に入力バッファ手段、出力側に第１及
び第２の出力バッファ手段を設け、入力バッファ手段と
第１または第２の出力バッファ手段の少なくとも一方を
非同期とすることにより、簡単な回路構成で画質の改善
を図るようにしたものである。
画像処理を行う従来の映像記憶装置として、例えば第４
図に示すようなものが提案されている。すなわち、同図
において、（１）は映像信号が供給される入力端子、
（２）は入力信号に係数Ｋ（Ｋ＜１）を付加するための
乗算器、（３）は加算器、（４）は入力信号を１フレー
ム分遅延するためのフレーム遅延回路、（５）はフレー
ム遅延回路（４）の出力に係数１−Ｋを付加するための
乗算器、（６）はファーストイン・ファーストアウト
（以下、FIFOと称する）回路、（７）は出力端子であ
る。
図に示すようなものが提案されている。すなわち、同図
において、（１）は映像信号が供給される入力端子、
（２）は入力信号に係数Ｋ（Ｋ＜１）を付加するための
乗算器、（３）は加算器、（４）は入力信号を１フレー
ム分遅延するためのフレーム遅延回路、（５）はフレー
ム遅延回路（４）の出力に係数１−Ｋを付加するための
乗算器、（６）はファーストイン・ファーストアウト
（以下、FIFOと称する）回路、（７）は出力端子であ
る。
（２）〜（５）はＫを時定数とする一種のローパスフィ
ルタを形成し、映像信号に含まれる雑音成分を低減する
ための雑音低減回路を構成している。フレーム遅延回路
（４）としては汎用のダイナミックランダムアクセスメ
モリ（以下、DRAMと称する）が用いられ、低速であるの
で図示せずもその入出力側にはシリアル−パラレル変換
回路及びパラレル−シリアル変換回路が設けられてい
る。
ルタを形成し、映像信号に含まれる雑音成分を低減する
ための雑音低減回路を構成している。フレーム遅延回路
（４）としては汎用のダイナミックランダムアクセスメ
モリ（以下、DRAMと称する）が用いられ、低速であるの
で図示せずもその入出力側にはシリアル−パラレル変換
回路及びパラレル−シリアル変換回路が設けられてい
る。
FIFO回路（６）は時間軸補正回路として使用されるもの
で、入力される映像信号に同期したクロックでメモリに
書き込み、この書き込み用クロックに非同期で外部的に
設定した基準となる読み出しクロックでメモリに書き込
まれた情報を読み出す。このFIFO回路（６）も低速のも
のが使用されるので、その入出力側には図示せずもシリ
アル−パラレル変換回路及びパラレル−シリアル変換回
路が設けられている。
で、入力される映像信号に同期したクロックでメモリに
書き込み、この書き込み用クロックに非同期で外部的に
設定した基準となる読み出しクロックでメモリに書き込
まれた情報を読み出す。このFIFO回路（６）も低速のも
のが使用されるので、その入出力側には図示せずもシリ
アル−パラレル変換回路及びパラレル−シリアル変換回
路が設けられている。
ところが、第４図の如き構成の従来装置の場合、雑音低
減や時間軸補正等画質を改善するのに複数個のメモリを
用いている。すなわち雑音低減にフレームメモリを用
い、時間軸補正にFIFOメモリを用いているので、回路構
成が複雑となり、また、これ等の各メモリに対して制御
回路を必要とするので周辺回路も複雑となり、システム
の規模が大きくなって、コスト的にも設計工数的にも芳
しくない等の欠点があった。
減や時間軸補正等画質を改善するのに複数個のメモリを
用いている。すなわち雑音低減にフレームメモリを用
い、時間軸補正にFIFOメモリを用いているので、回路構
成が複雑となり、また、これ等の各メモリに対して制御
回路を必要とするので周辺回路も複雑となり、システム
の規模が大きくなって、コスト的にも設計工数的にも芳
しくない等の欠点があった。
この発明は斯る点に鑑みてなされたもので、映像信号処
理用として汎用的に使用することができる簡単な構成の
映像記憶装置を提供するものである。
理用として汎用的に使用することができる簡単な構成の
映像記憶装置を提供するものである。
この発明による映像記憶装置は、例えば、第３図に示す
ように、映像信号のシリアルデータを供給するための入
力端子（10）と、この入力端子からの上記シリアルデー
タが供給され、パラレルデータを出力する入力バッファ
手段（11）と、この入力バッファ手段からの上記パラレ
ルデータを受け取り、これを蓄積するメモリ手段（12）
と、このメモリ手段からの上記パラレルデータを交互に
受け取り、それぞれ映像信号のシリアルデータを出力す
る第１及び第２の出力バッファ手段（16）（18）と、上
記第１及び第２の出力バッファ手段からの上記シリアル
データをそれぞれ出力するための第１及び第２の出力端
子（17）（19）とを備え、上記入力バッファ手段は上記
入力端子を通じて供給されるシリアルデータを所定容量
だけ蓄積する手段であり、上記第１及び第２のバッファ
手段は上記メモリ手段からの上記パラレルデータを上記
所定容量だけ蓄積する手段であることを特徴とするもの
である。
ように、映像信号のシリアルデータを供給するための入
力端子（10）と、この入力端子からの上記シリアルデー
タが供給され、パラレルデータを出力する入力バッファ
手段（11）と、この入力バッファ手段からの上記パラレ
ルデータを受け取り、これを蓄積するメモリ手段（12）
と、このメモリ手段からの上記パラレルデータを交互に
受け取り、それぞれ映像信号のシリアルデータを出力す
る第１及び第２の出力バッファ手段（16）（18）と、上
記第１及び第２の出力バッファ手段からの上記シリアル
データをそれぞれ出力するための第１及び第２の出力端
子（17）（19）とを備え、上記入力バッファ手段は上記
入力端子を通じて供給されるシリアルデータを所定容量
だけ蓄積する手段であり、上記第１及び第２のバッファ
手段は上記メモリ手段からの上記パラレルデータを上記
所定容量だけ蓄積する手段であることを特徴とするもの
である。
上記のように構成される本発明によれば、入力バッファ
手段（11）から映像信号のシリアルデータを所定容量ず
つパラレルデータとしてメモリ手段（12）に書き込み、
また、このメモリ手段（12）から交互に上記パラレルデ
ータを第１及び第２の出力バッファ手段（16）（18）に
読み出し、この第１及び第２の出力バッファ手段からそ
れぞれ所定容量の映像信号のシリアルデータを出力する
ことができる。
手段（11）から映像信号のシリアルデータを所定容量ず
つパラレルデータとしてメモリ手段（12）に書き込み、
また、このメモリ手段（12）から交互に上記パラレルデ
ータを第１及び第２の出力バッファ手段（16）（18）に
読み出し、この第１及び第２の出力バッファ手段からそ
れぞれ所定容量の映像信号のシリアルデータを出力する
ことができる。
以下、この発明の諸実施例を第１図〜第３図に基づいて
詳しく説明する。
詳しく説明する。
先ず、この発明で使用されるフレームメモリ（又はフィ
ールドメモリ・・・以下同じ）に付いて第３図を参照し
て説明する。（10）は映像信号がシリアルデータとして
供給される入力端子であって、この入力端子（10）から
のシリアルデータは入力バッファ手段としてのライン単
位のシリアルアクセスメモリ（以下、SAMと称する）に
書き込み用クロック信号CKWに基づいて順次書き込まれ
る。このSAM（11）に書き込まれたデータは、ライン単
位でDRAM（12）に転送され、書き込み用アドレス回路
（13）からのアドレス信号により指定されるDRAM（12）
の所定位置に書き込まれる。
ールドメモリ・・・以下同じ）に付いて第３図を参照し
て説明する。（10）は映像信号がシリアルデータとして
供給される入力端子であって、この入力端子（10）から
のシリアルデータは入力バッファ手段としてのライン単
位のシリアルアクセスメモリ（以下、SAMと称する）に
書き込み用クロック信号CKWに基づいて順次書き込まれ
る。このSAM（11）に書き込まれたデータは、ライン単
位でDRAM（12）に転送され、書き込み用アドレス回路
（13）からのアドレス信号により指定されるDRAM（12）
の所定位置に書き込まれる。
第１の読み出し用アドレス回路（14）からのアドレス信
号により指定されたDRAM（12）の所定位置に書き込まれ
ている内容がライン単位で読み出され、第１の出力バッ
ファ手段としてのSAM（16）に転送されて書き込まれ
る。SAM（16）に転送された情報は読み出し用クロック
信号CKR1が供給される毎に１ビットずつシフトされ、第
１の出力OUT1として出力端子（17）に取り出される。
号により指定されたDRAM（12）の所定位置に書き込まれ
ている内容がライン単位で読み出され、第１の出力バッ
ファ手段としてのSAM（16）に転送されて書き込まれ
る。SAM（16）に転送された情報は読み出し用クロック
信号CKR1が供給される毎に１ビットずつシフトされ、第
１の出力OUT1として出力端子（17）に取り出される。
また、第２の読み出し用アドレス回路（15）からのアド
レス信号により指定されたDRAM（12）の所定位置に書き
込まれている内容がライン単位で読み出され、第２の出
力バッファ手段としてのSAM（18）に転送されて書き込
まれる。SAM（18）に転送された情報は読み出し用クロ
ック信号CKR2が供給される毎に１ビットずつシフトさ
れ、第２の出力OU2として出力端子（19）に取り出され
る。なお、SAM（11），（16）及び（18）は等容量とさ
れている。
レス信号により指定されたDRAM（12）の所定位置に書き
込まれている内容がライン単位で読み出され、第２の出
力バッファ手段としてのSAM（18）に転送されて書き込
まれる。SAM（18）に転送された情報は読み出し用クロ
ック信号CKR2が供給される毎に１ビットずつシフトさ
れ、第２の出力OU2として出力端子（19）に取り出され
る。なお、SAM（11），（16）及び（18）は等容量とさ
れている。
第１図は第３図のようなフレームメモリを用いたこの発
明の第１実施例を示すもので、ここでは時間軸補正の機
能と雑音軽減の機能を同一のフレームメモリを用いて達
成するようにしたものである。なお、第１図において、
第４図と対応する部分には同一符号を付し、その詳細説
明は省略する。
明の第１実施例を示すもので、ここでは時間軸補正の機
能と雑音軽減の機能を同一のフレームメモリを用いて達
成するようにしたものである。なお、第１図において、
第４図と対応する部分には同一符号を付し、その詳細説
明は省略する。
第１図において、（20）は第３図のような構成のフレー
ムメモリであって、フレームメモリ（20）の入力端子
（10）を加算器（３）の出力側に接続し、出力端子（1
7）を乗算器（５）の入力側に接続し、出力端子（19）
を出力端子（21）に接続する。そして、フレームメモリ
（20）内のSAM（16）に印加される読み出し用クロック
信号CKR1をSAM（11）に印加される書き込み用クロック
信号CKWと同期させ、一方SAM（18）に印加される読み出
し用クロック信号CKR2をクロック信号CKR1及びCKWと非
同期となし、外部的に設定される基準信号とする。な
お、クロック信号CKR1及びCKWとCKR2とは非同期なの
で、１ライン（1H相当であるが、必ずしもこれに限定さ
れない）の時間内で夫々のポートの転送パルスが重なら
ないようにしておく。
ムメモリであって、フレームメモリ（20）の入力端子
（10）を加算器（３）の出力側に接続し、出力端子（1
7）を乗算器（５）の入力側に接続し、出力端子（19）
を出力端子（21）に接続する。そして、フレームメモリ
（20）内のSAM（16）に印加される読み出し用クロック
信号CKR1をSAM（11）に印加される書き込み用クロック
信号CKWと同期させ、一方SAM（18）に印加される読み出
し用クロック信号CKR2をクロック信号CKR1及びCKWと非
同期となし、外部的に設定される基準信号とする。な
お、クロック信号CKR1及びCKWとCKR2とは非同期なの
で、１ライン（1H相当であるが、必ずしもこれに限定さ
れない）の時間内で夫々のポートの転送パルスが重なら
ないようにしておく。
入力端子（10）からのデータをクロック信号CKWに基づ
いてSAM（11）に書き込んだ後DRAM（12）を介してSAM
（16）に転送し、これをクロック信号CKWと同期したク
ロック信号CKR1で読み出すことにより入力データと出力
データには実質的に１フレーム分の遅延を生じ、これを
乗算器（５）を介して加算器（３）に供給することによ
り一種の巡回型フィルタが構成され、雑音低減の機能が
達成される。
いてSAM（11）に書き込んだ後DRAM（12）を介してSAM
（16）に転送し、これをクロック信号CKWと同期したク
ロック信号CKR1で読み出すことにより入力データと出力
データには実質的に１フレーム分の遅延を生じ、これを
乗算器（５）を介して加算器（３）に供給することによ
り一種の巡回型フィルタが構成され、雑音低減の機能が
達成される。
また、ジッタ成分を含むクロック信号CKWでデータをSAM
（11）に書き込み、ジッタ成分のない固定基準クロック
信号CKR2でSAM（18）よりデータを読み出すことによ
り、時間軸補正の機能が達成される。
（11）に書き込み、ジッタ成分のない固定基準クロック
信号CKR2でSAM（18）よりデータを読み出すことによ
り、時間軸補正の機能が達成される。
第２図は第３図のようなフレームメモリを用いたこの発
明の第２実施例を示すので、ここでは時間軸補正の機能
とくし形フィルタの機能を同一のフレームメモリを用い
て達成するようにしたものである。
明の第２実施例を示すので、ここでは時間軸補正の機能
とくし形フィルタの機能を同一のフレームメモリを用い
て達成するようにしたものである。
本実施例では出力端子（17）及び（19）を加算器（22）
の各入力端子に接続し、加算器（22）の出力側に1/2減
衰器（23）を設ける。そして、フレームメモリ（20）内
のSAM（11）に印加される書き込み用クロック信号CKWと
SAM（16）及び（18）に印加される読み出し用クロック
信号CKR1及びCKR2を非同期とし、クロック信号CKR1及び
CKR2同士は同期させ、外部的に設定される基準信号とす
る。なおクロック信号CKWとクロック信号CKR1及びCKR2
とは非同期なので、この場合も１ラインの時間内で夫々
のポートの転送パルスが重ならないようにしておく。
の各入力端子に接続し、加算器（22）の出力側に1/2減
衰器（23）を設ける。そして、フレームメモリ（20）内
のSAM（11）に印加される書き込み用クロック信号CKWと
SAM（16）及び（18）に印加される読み出し用クロック
信号CKR1及びCKR2を非同期とし、クロック信号CKR1及び
CKR2同士は同期させ、外部的に設定される基準信号とす
る。なおクロック信号CKWとクロック信号CKR1及びCKR2
とは非同期なので、この場合も１ラインの時間内で夫々
のポートの転送パルスが重ならないようにしておく。
本実施例でも、ジッタ成分を含むクロック信号CKWでデ
ータをSAM（11）に書き込み、ジッタ成分のない固定基
準クロック信号CKR1及びCKR2でSAM（16）及び（18）よ
りデータを読み出すことにより時間軸補正の機能が達成
される。
ータをSAM（11）に書き込み、ジッタ成分のない固定基
準クロック信号CKR1及びCKR2でSAM（16）及び（18）よ
りデータを読み出すことにより時間軸補正の機能が達成
される。
また、映像信号は輝度信号Ｙと色信号Ｃから成るが色信
号Ｃは１ライン毎に反転しているので現在のラインの映
像信号をＹ＋Ｃとすると、次のラインの映像信号はＹ−
Ｃで表わされる。そこで両者を加算して1/2すると となり、Ｙを分離できる。そこで、本実施例では同期じ
ているライン単位のSAM（16）及び（18）の各出力を加
算器（22）で加算し、その加算出力を1/2減衰器（23）
で1/2する。すると、出力端子（21）には分離された輝
度信号のみが得られる。つまり、くし形フィルタと同一
の機能が達成されたことになる。
号Ｃは１ライン毎に反転しているので現在のラインの映
像信号をＹ＋Ｃとすると、次のラインの映像信号はＹ−
Ｃで表わされる。そこで両者を加算して1/2すると となり、Ｙを分離できる。そこで、本実施例では同期じ
ているライン単位のSAM（16）及び（18）の各出力を加
算器（22）で加算し、その加算出力を1/2減衰器（23）
で1/2する。すると、出力端子（21）には分離された輝
度信号のみが得られる。つまり、くし形フィルタと同一
の機能が達成されたことになる。
上述の如くこの発明によれば、入力バッファ手段から映
像信号のシリアルデータを所定容量ずつパラレルデータ
としてメモリ手段に書き込み、また、このメモリ手段か
ら交互に上記パラレルデータを第１及び第２の出力バッ
ファ手段に読み出し、この第１及び第２の出力バッファ
手段からそれぞれ所定容量の映像信号のシリアルデータ
を出力することができるようにしている。
像信号のシリアルデータを所定容量ずつパラレルデータ
としてメモリ手段に書き込み、また、このメモリ手段か
ら交互に上記パラレルデータを第１及び第２の出力バッ
ファ手段に読み出し、この第１及び第２の出力バッファ
手段からそれぞれ所定容量の映像信号のシリアルデータ
を出力することができるようにしている。
このため、映像信号処理用として汎用的に使用すること
ができる簡単な構成の映像記憶装置が得られる。
ができる簡単な構成の映像記憶装置が得られる。
映像信号処理用としての具体的な応用例について説明す
ると、例えば、入力バッファ手段と第１または第２の出
力バッファ手段の少なくとも一方を非同期とすること
で、以下に説明する第１及び第２の応用例が考えられ
る。
ると、例えば、入力バッファ手段と第１または第２の出
力バッファ手段の少なくとも一方を非同期とすること
で、以下に説明する第１及び第２の応用例が考えられ
る。
第１の応用例としては、第１の出力バッファ手段を入力
バッファ手段に対して同期させ、第２の出力バッファ手
段を入力バッファ手段に対して非同期にする。このよう
にすれば、入力バッファ手段と第２の出力バッファ手段
とが非同期となることにより時間軸補正の機能が達成さ
れ、入力バッファ手段と同期している第１のバッファ手
段の出力を入力バッファ手段に帰還することにより雑音
低減の機能が達成される。
バッファ手段に対して同期させ、第２の出力バッファ手
段を入力バッファ手段に対して非同期にする。このよう
にすれば、入力バッファ手段と第２の出力バッファ手段
とが非同期となることにより時間軸補正の機能が達成さ
れ、入力バッファ手段と同期している第１のバッファ手
段の出力を入力バッファ手段に帰還することにより雑音
低減の機能が達成される。
また、第２の応用例として、入力バッファ手段に対して
第１及び第２の出力バッファ手段を非同期とし、第１及
び第２の出力バッファ手段と同期させる。このようにす
れば、入力バッファ手段と第１及び第２の出力バッファ
手段が非同期となることにより時間軸補正の機能が達成
され、かつ、同期している第１及び第２の出力バッファ
手段の出力を加算して1/2することによりくし形フィル
タの機能が達成される。
第１及び第２の出力バッファ手段を非同期とし、第１及
び第２の出力バッファ手段と同期させる。このようにす
れば、入力バッファ手段と第１及び第２の出力バッファ
手段が非同期となることにより時間軸補正の機能が達成
され、かつ、同期している第１及び第２の出力バッファ
手段の出力を加算して1/2することによりくし形フィル
タの機能が達成される。
第１図はこの発明の一実施例を示す回路構成図、第２図
はこの発明の他の実施例を示す回路構成図、第３図はこ
の発明の要部を示す回路構成図、第４図は従来装置の一
例を示す回路構成図である。 （２），（５）は乗算器、（３），（22）は加算器、
（11），（16），（18）はシリアルアクセスメモリ（SA
M）、（12）はダイナミックランダムアクセスメモリ（D
RAM）、（13）〜（15）はアドレス回路、（20）はフレ
ームメモリ、（23）は1/2減衰器である。
はこの発明の他の実施例を示す回路構成図、第３図はこ
の発明の要部を示す回路構成図、第４図は従来装置の一
例を示す回路構成図である。 （２），（５）は乗算器、（３），（22）は加算器、
（11），（16），（18）はシリアルアクセスメモリ（SA
M）、（12）はダイナミックランダムアクセスメモリ（D
RAM）、（13）〜（15）はアドレス回路、（20）はフレ
ームメモリ、（23）は1/2減衰器である。
フロントページの続き (72)発明者 大澤 洋仁 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (56)参考文献 特開 昭58−189896（ＪＰ，Ａ)
Claims (1)
- 【請求項１】映像信号のシリアルデータを供給するため
の入力端子と、 この入力端子からの上記シリアルデータが供給され、パ
ラレルデータを出力する入力バッファ手段と、 この入力バッファ手段からの上記パラレルデータを受け
取り、これを蓄積するメモリ手段と、 このメモリ手段からの上記パラレルデータを交互に受け
取り、それぞれ映像信号のシリアルデータを出力する第
１及び第２の出力バッファ手段と、 上記第１及び第２の出力バッファ手段からの上記シリア
ルデータをそれぞれ出力するための第１及び第２の出力
端子とを備え、 上記入力バッファ手段は上記入力端子を通じて供給され
るシリアルデータを所定容量だけ蓄積する手段であり、
上記第１及び第２のバッファ手段は上記メモリ手段から
の上記パラレルデータを上記所定容量だけ蓄積する手段
であることを特徴とする映像記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144075A JPH0734586B2 (ja) | 1986-06-20 | 1986-06-20 | 映像記憶装置 |
| US07/064,013 US4864402A (en) | 1986-06-20 | 1987-06-19 | Video memory |
| DE87108801T DE3787324T2 (de) | 1986-06-20 | 1987-06-19 | Videospeicher. |
| EP87108801A EP0249985B1 (en) | 1986-06-20 | 1987-06-19 | Video memory |
| KR1019870006215A KR950006055B1 (ko) | 1986-06-20 | 1987-06-19 | 영상 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144075A JPH0734586B2 (ja) | 1986-06-20 | 1986-06-20 | 映像記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631269A JPS631269A (ja) | 1988-01-06 |
| JPH0734586B2 true JPH0734586B2 (ja) | 1995-04-12 |
Family
ID=15353692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144075A Expired - Lifetime JPH0734586B2 (ja) | 1986-06-20 | 1986-06-20 | 映像記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0734586B2 (ja) |
| KR (1) | KR950006055B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2961733B2 (ja) * | 1988-05-18 | 1999-10-12 | ソニー株式会社 | 画像メモリ装置 |
| JPH064097Y2 (ja) * | 1989-05-15 | 1994-02-02 | エヌティエヌ株式会社 | 油圧ユニット用モータ |
| US8206495B2 (en) | 2009-06-23 | 2012-06-26 | Sam Yung Kwack | Gas filtration system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4491937A (en) * | 1982-02-25 | 1985-01-01 | Trw Inc. | Multiport register file |
-
1986
- 1986-06-20 JP JP61144075A patent/JPH0734586B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-19 KR KR1019870006215A patent/KR950006055B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950006055B1 (ko) | 1995-06-07 |
| KR880000961A (ko) | 1988-03-30 |
| JPS631269A (ja) | 1988-01-06 |
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