DE3787324T2 - Videospeicher. - Google Patents

Description

• Die Erfindung betrifft eine Videospeichervorrichtung zur Verwendung mit einem Videobandrekorder, einem Fernsehempfänger oder dergleichen, um ein Videosignal zu verarbeiten.
• Eine bekannte Videospeichervorrichtung zum Verarbeiten eines Videosignals ist in Fig. 1 dargestellt.
• Gemäß Fig. 1 wird ein Videosignal an einen Eingangsanschluß 1 gelegt, und dieses Videosignal wird dann einem Multiplizierer 2 zugeführt, in dem es mit einem Koeffizienten K (K < 1) multipliziert wird. Das Ausgangssignal des Multiplizierers 2 wird über einen Addierer 3 einer Vollbildverzögerungsschaltung 4 zugeführt, in der es um die Verzögerungszeit einer Vollbildperiode verzögert wird. Das Ausgangssignal der Vollbildverzögerungsschaltung 4 wird einem Multiplizierer 5 zugeführt, in dem es mit einem Koeffizienten 1- K multipliziert wird. Das Ausgangssignal des Multiplizieres 5 wird dem Addierer 3 zugeführt, in dem es zum Ausgangssignal des Multiplizierers 2 addiert wird. Das Ausgangssignal dieser Vollbildverzögerungsschaltung 4 wird über eine Speicherschaltung 6, aus der als erstes ausgelesen wird, was als erstes eingeschrieben wurde (nachfolgend einfach als FIFO bezeichnet) an einen Ausgangsanschluß 7 gegeben.
• Der Multiplizierer 2, der Addierer 3, die Vollbildverzögerungsschaltung 4 und der Multiplizierer 5 bilden eine Art Tiefpaßfilter mit einer Zeitkonstanten K, die eine Störsignalverringerungsschaltung bildet, um die im Videosignal enthaltene Störsignalkomponente zu verringern. Die Vollbildverzögerungsschaltung 4 kann durch einen allgemein erhältlichen dynamischen Direktzugriffsspeicher (nachfolgend einfach als DRAM bezeichnet) gebildet sein. Da die Vollbildverzögerungsschaltung 4 mit geringer Geschwindigkeit arbeitet, sind ein Seriell/Parallel-Konverter und ein Parallel/Seriell-Konverter an den Eingang und den Ausgang dieser Vollbildverzögerungsschaltung 4 angeschlossen, obwohl dies nicht dargestellt ist.
• Die FIFO-Schaltung 6 wird als Zeitbasiskorrigiereinrichtung verwendet. Durch die Funktion dieser FIFO-Schaltung 6 wird ein ihr zugeführter Datenwert in ihren Speicher durch einen Schreibtakt eingeschrieben, der mit einem eintreffenden Videosignal synchronisiert ist, und der eingeschriebene Datenwert wird aus dem Speicher durch einen Bezugslesetakt ausgelesen, der asynchron zum Schreibtakt ist, und der extern erzeugt wird. Da diese FIFO-Schaltung 6 mit geringer Geschwindigkeit arbeitet, sind auch an den Eingang und den Ausgang derselben ein seriell/Parallel-Konverter und ein Parallel/ Seriell-Konverter angeschlossen, obwohl dies nicht dargestellt ist.
• Wenn der bekannte Videospeicher aufgebaut ist, wie dies in Fig. 1 dargestellt ist, werden mehrere Speicher verwendet, um die Störsignalkomponenten zu verringern und den Zeitbasisfehler zu korrigieren, um dadurch die Qualität eines Bildes zu verbessern. Anders gesagt, weist der bekannte Videospeicher eine komplizierte Schaltungsanordnung auf, da der Vollbildspeicher zum Verringern der Störsignalkomponente und der FIFO-Speicher zum Korrigieren des Zeitbasisfehlers verwendet werden. Ferner erfordern diese Speicher Steuerschaltungen für ihren Betrieb. Dies verkompliziert die periphere Schaltung, führt zu einer großen Abmessung des Systems und verursacht verschiedene Nachteile vom Kostenstandpunkt und vom Konstruktionsstandpunkt aus.
• Bei der oben angegebenen Videospeichervorrichtung wird eine Frequenzwandlerschaltung verwendet. Dieser Frequenzwandler ist für eine Videospeichervorrichtung geeignet. Die bekannte Frequenzwandlerschaltung (Vollbildsynchronisierer) zum Wandeln einer Frequenz ist z. B. so aufgebaut, wie dies in Fig. 2 dargestellt ist.
• In Fig. 2 sind mehrere Vollbildspeicher (oder Halbbildspeicher) 1 und 2 dargestellt. Diese Vollbildspeicher 1 und 2 werden mit Daten der unteren vier Bits und Daten der oberen vier Bits eines zusammengesetzten Farbvideosignals von acht Bits versorgt. D.h., daß die Rahmenspeicher 1 und 2 jeweils so ausgebildet sind, daß sie Daten von vier Bits, die ihnen zugeführt werden, auf ein Schreibtaktsignal CKW hin einschreiben, und dasselbe auf ein Lesetaktsignal CKR hin auslesen. Dabei sind das Schreibtaktsignal CKW und das Lesetaktsignal CKR nicht miteinander synchronisiert, so daß die Vollbildspeicher 1 und 2 Ausgangssignale mit Frequenzen erzeugen, die sich von denen der Eingangssignale unterscheiden, oder Ausgangssignale, die frequenzgewandelt sind.
• Wenn ein "Überschneiden" zwischen einem Schreibadreßsignal und einem Leseadreßsignal auftritt, wie sie bei den Vollbildspeichern 1 und 2 verwendet werden, was später beschrieben wird, wird dieses Überschneiden durch eine Überschneidungserfassungsschaltung 3 festgestellt. Dann verschiebt ein Chromainverter 4, dem die aus den Speicher 1 und 2 ausgelesenen Daten zugeführt werden, auf Grundlage des Ermittlungsergebnisses von der Überschneidungserfassungsschaltung 3 die Phase eines Unterträgers um 180 und liefert ein Videosignal mit korrigierter Farbwiedergabe an einen Ausgangsanschluß 5.
• Die Vollbildspeicher 1 und 2 können jeweils so aufgebaut sein, wie dies z. B. in Fig. 3 dargestellt ist. Wie in Fig. 3 gezeigt, wird ein einem Eingangsanschluß 10 zugeführtes Videosignal sequentiell in einen Speicher mit seriellem Zugriff (nachfolgend als SAM bezeichnet) 11 mit der Einheit einer Zeile auf den Schreibtakt CKW hin eingeschrieben. Ein in den SAM 11 eingeschriebener Datenwert wird an einen DRAM (dynamischer Direktzugriffsspeicher) 12 übertragen und an vorgegebener Stelle in den DRAM 12 eingeschrieben, wie sie durch ein Adreßsignal von einer Schreibadreßschaltung 13 vorgegeben wird, die durch einen Zähler gebildet wird, und die mit einem Taktsignal CLK versorgt wird.
• Der in die vorgegebene Position des DRAM 12 eingeschriebene Datenwert wird durch ein Adreßsignal von einer Leseadreßschaltung 14 gekennzeichnet, die aus einem Zähler aufgebaut ist, und der das Taktsignal CLK zugeführt wird; der Datenwert wird ausgelesen und an einen SAM 16 übertragen und in diesen eingeschrieben. Der zum SAM 16 übertragene Datenwert wird bitweise jedesmal dann verschoben, wenn das Lesetaktsignal CKR dem SAM 16 zugeführt wird, und es wird dann einem Ausgangsanschluß 17 zugeführt. Die SAMs 11 und 16 weisen dieselbe Speicherkapazität auf, und die Taktsignale CKW und CKR sind nicht miteinander synchronisiert.
• Bei der in Fig. 2 dargestellten Schaltungsanordnung überschneiden sich das Schreibadreßsignal von der Adreßschaltung 13 und das Leseadreßsignal von der Adreßschaltung 14 von Zeit zu Zeit, da der Eingang und der Ausgang jedes der Vollbildspeicher 1 und 2 nicht miteinander synchronisiert sind. Wenn sie einander überschneiden, wird ein Datenwert vom aktuellen Halbbild auf das direkt folgende Halbbild umgewechselt. Dies wird vollständiger unter Bezugnahme auf Fig. 4 erläutert. In Fig. 4 stellt eine ausgezogene Linie eine Annahme für einen zeitlichen Übergang des Schreibadreßsignals dar, und eine gestrichelte Linie stellt eine Annahme für einen zeitlichen Übergang des Leseadreßsignals dar. Es sei auch angenommen, daß das Leseadreßsignal eine höhere Frequenz (einen kürzeren Zyklus) aufweist als das Schreibadreßsignal. Wenn dann das Schreibadreßsignal und das Leseadreßsignal einander nicht überschneiden, wird die Halbbildinformation für das n-te Halbbild zwischen t&sub1; und t&sub2; ausgelesen;
• die Halbbildinformation für das n+1-te Halbbild wird zwischen den Zeitpunkten t&sub2; und t&sub4; ausgelesen; die Halbbildinformation für das n+2-te Halbbild wird zwischen t&sub4; und t&sub5; ausgelesen; und die Halbbildinformation für das n+3-te Halbbild wird zwischen den Zeitpunkten t&sub5; und t&sub6; ausgelesen. Wenn jedoch das Leseadreßsignal das Schreibadreßsignal zu einem Zeitpunkt t&sub3; überschneidet, wird die Halbbildinformation für das n+1-te Halbbild, d. h. die Halbbildinformation für das aktuelle Halbbild zwischen den Zeitpunkten t&sub2; und t&sub3; ausgelesen, jedoch wird die Halbbildinformation für das n-te Halbbild, oder die Halbbildinformation vor der vorangehenden Halbbildinformation zwischen den Zeitpunkten t&sub3; bis t&sub4; ausgelesen, wie in Fig. 4 dargestellt. Auf ähnliche Weise wird die Halbbildinformation für ein Halbbild zuvor, wie z. B. die Halbbildinformation des n+1-ten Halbbildes zwischen den Zeitpunkten t&sub4; und t&sub5; ausgelesen, und die Halbbildinformation des n+2-ten Halbbildes wird zwischen den Zeitpunkten t&sub5; und t&sub6; ausgelesen usw.
• Bei der Schaltungsanordnung, bei der der Vollbildspeicher 1 für die oberen vier Bits und der Vollbildspeicher 2 für die unteren vier Bits verwendet werden, wie dies in Fig. 2 dargestellt ist, sorgt die oben angegebene Überschneidung für keine Probleme, wenn sie gleichzeitig in den Vollbildspeichern 1 und 2 stattfindet. Jedoch stellt es ein ernsthaftes Problem dar, wenn die Überschneidung aufgrund einer Streuung der Verzögerung in den Speichern 1 und 2 nicht gleichzeitig für die Vollbildspeicher 1 und 2 auftritt. D.h., daß dann die Halbbildinformation und die Halbbildinformation für ein Halbbild zuvor hinsichtlich der oberen vier Bits und der unteren vier Bits vermischt werden. Infolgedessen wirkt sich dies als vernichtend schlechter Einfluß auf das Bild aus.
• Die oben beschriebene, bekannte Videospeichervorrichtung weist die Merkmale a, b, c, d, e, h, i und j des beigefügten Anspruchs 1 auf. Es ist auch eine Adreßerzeugungseinrichtung vorhanden, jedoch unterscheidet sich diese Einrichtung von der Einrichtung g von Anspruch 1 dadurch, daß sie keinen zweiten Lesetakt erzeugt. Derjenige Teil der bekannten Videospeichervorrichtung, der die gerade erwähnten Merkmale aufweist, führt die Störsignalverringerung aus. Eine Zeitbasiskorrektur wird durch den "FIFO-Speicher 6" ausgeführt.
• Eine Videospeichervorrichtung mit den Merkmalen a- h von Anspruch 1, d. h. mit den Merkmalen des Oberbegriffs von Anspruch 1, ist in US-A-4,339,803 beschrieben. In dieser Vorrichtung sind ein Schreibadreßsignal und zwei Leseadreßsignale alle zueinander asynchron. Der Ausgangsanschluß empfängt sein Signal von der Signalverarbeitungseinrichtung.
• Eine Videovorrichtung zum Korrigieren von Zeitbasisfehlern und zum Kompensieren von Ausfällen ist in EP-A-0 163 504 beschrieben. Diese Vorrichtung weist die Merkmale a, b, c, e, f, g, h, i und k des beigefügten Anspruchs 1 auf. Sie weist auch eine Speichereinrichtung ähnlich der Vollbildspeichereinrichtung gemäß Merkmal d von Anspruch 1 auf, jedoch weist diese Speichereinrichtung eine Speicherkapazität von weniger als einem Vollbild auf. Die Vorrichtung weist ferner eine Signalverarbeitungseinrichtung zum Kompensieren von Ausfällen auf. Das Signal von dieser Signalverarbeitungseinrichtung wird nur dann auf die Eingangspuffereinrichtung geschaltet, wenn ein Ausfalldetektor einen Ausfall feststellt.
• Es ist eine Aufgabe der Erfindung, eine Videospeichervorrichtung mit einfachem Aufbau für Störsignalverringerung und Zeitbasiskorrektur anzugeben.
• Diese Aufgabe wird durch die Videospeichervorrichtung gelöst, wie sie durch die Merkmale von Anspruch 1 definiert ist.
• Diese Vorrichtung weist dadurch einen sehr einfachen Aufbau auf, daß die Merkmale, wie sie aus EP-A-0 163 504 bekannt sind, mit der Vorrichtung kombiniert sind, wie sie in US-A- 4,339,803 beschrieben ist. Ferner ist die erfindungsgemäße Vorrichtung mit einer Einrichtung zum Handhaben der Schreibadresse und der zweiten Leseadresse versehen, wenn Überschneidungen aufgrund der Tatsache auftreten, daß diese Adressen asynchron getaktet werden. Derartige Einrichtungen sind in ähnlicher Weise aus US-A-4,249,198 bekannt, jedoch wird bei der Vorrichtung gemäß diesem US-Patent eine Übereinstimmung nicht durch Vergleichen der Adreßsignale unter Verwendung von Eingangs- und Ausgangssignalen festgestellt, und das Addieren oder Subtrahieren eines feststehenden Wertes wird nicht auf der Ausgangsseite sondern der Eingangsseite einer Speichereinrichtung vorgenommen.
• Diese und andere Aufgaben, Merkmale und Vorteile der Erfindung gehen aus der folgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele hervor, die in Zusammenhang mit den beigefügten Zeichnungen zu lesen ist, in denen gleiche Bezugszeichen gleiche Elemente und Teile kennzeichnen.
• Fig. 1 ist ein Blockdiagramm, das schematisch eine bekannte Videospeichervorrichtung zeigt;
• Fig. 2 ist ein Blockdiagramm, das schematisch eine bekannte Frequenzwandlerschaltung zeigt;
• Fig. 3 ist ein Blockdiagramm, das eine bekannte Anordnung eines Vollbildspeichers zeigt;
• Fig. 4 ist ein Diagramm, das dazu verwendet wird, das Auftreten einer Überschneidung zwischen Schreib- und Leseadreßsignalen zu erläutern;
• Fig. 5 ist ein Blockdiagramm, das schematisch den Hauptteil eines Vollbildspeichers zeigt, wie er bei der Erfindung verwendet wird;
• Fig. 6 ist ein Blockdiagramm, das schematisch ein Ausführungsbeispiel einer erfindungsgemäßen Videospeichervorrichtung zeigt;
• Fig. 7 ist ein Blockdiagramm, das schematisch ein anderes Ausführungsbeispiel einer erfindungsgemäßen Videospeichervorrichtung zeigt;
• Fig. 8 ist ein Blockdiagramm, das schematisch ein Ausführungsbeispiel einer erfindungsgemäßen Frequenzwandlerschaltung zeigt;
• Fig. 9A bis 9F sind jeweils Diagramme, die dazu verwendet werden, das Erzeugen von Flags bei dem in Fig. 8 dargestellten Ausführungsbeispiel zu erläutern;
• Fig. 10A bis 10C und Fig. 11A bis 11C sind jeweils Diagramme, wie sie zum Erläutern des Betriebs des in Fig. 8 dargestellten Ausführungsbeispiels verwendet werden; und
• Fig. 12 ist ein Diagramm, das die Beziehung zwischen einem Videosignal und der Position eines Adreßsignals zeigt.
• Nachfolgend wird ein Ausführungsbeispiel einer erfindungsgemäßen Videospeichervorrichtung unter Bezugnahme auf die Fig. 5 bis 7 im einzelnen beschrieben.
• Zunächst wird ein Vollbildspeicher (oder Halbbildspeicher) wie er in der erfindungsgemäßen Videospeichervorrichtung verwendet wird, unter Bezugnahme auf Fig. 5 beschrieben, die einen Hauptteil dieses Vollbildspeichers zeigt. Gemäß Fig. 5 wird ein Videosignal einem Eingangsanschluß 10 in Form eines seriellen Datenwerts zugeführt. Der an den Eingangsanschluß 10 gelegte serielle Datenwert wird einer SAM-Einheit 11 zugeführt und sequentiell auf ein Schreibtaktsignal CKW hin in diese eingeschrieben, die als Eingangspuffereinrichtung wirkt. Der in den SAM 11 eingeschriebene Datenwert wird über einen Datenbus parallel an einen DRAM 12 übertragen und dann in eine vorbestimmte Adresse in den DRAM 12 eingeschrieben, die durch ein Adreßsignal von einer Schreibadreßschaltung 13 festgelegt wird.
• Der in den DRAM 12 unter einer vorgegebener Adresse eingeschriebene Datenwert wird aus dieser durch das Adreßsignal von einer ersten Leseadreßschaltung 14 parallel ausgelesen, an einen SAM 16, der als erste Ausgangspuffereinrichtung wirkt, übertragen und in diesen eingeschrieben. Die an den SAM 16 übertragene Information wird jedesmal dann um ein Bit verschoben, wenn der SAM 16 mit einem Lesetaktsignal CKR&sub1; versorgt wird, und sie wird dann als erstes Ausgangssignal OUT1 an einen Ausgangsanschluß 17 geliefert.
• Ein in den DRAM 12 unter einer anderen vorgegebenen Adresse eingeschriebener Datenwert wird daraus parallel durch ein Adreßsignal von einer zweiten Leseadreßschaltung 14A ausgelesen, und an einen SAM 18 übertragen, der als zweite Ausgangspuffereinrichtung verwendet wird, und in diesen eingeschrieben. Die an den SAM 18 übertragene Information wird jedesmal dann um ein Bit verschoben, wenn der SAM 18 mit einem Lesetaktsignal CKR&sub2; versorgt wird, und sie wird dann als zweites Ausgangssignal OUT2 an einen Ausgangsanschluß 12 geliefert. Die SAMs 11, 16 und 18 sind so ausgewählt, daß sie dieselbe Speicherkapazität aufweisen.
• Fig. 6 veranschaulicht schematisch ein Ausführungsbeispiel einer erfindungsgemäßen Videospeichervorrichtung, die den in Fig. 5 dargestellten Vollbildspeicher verwendet. Dieses Ausführungsbeispiel kann die Funktion einer Zeitbasiskorrektureinrichtung und die Funktion einer Störsignalverringerungseinrichtung unter Verwendung desselben Vollbildspeichers ausführen. In Fig. 6 sind Teile, die solchen von Fig. 1 entsprechen, mit denselben Bezugszeichen bezeichnet, und sie werden nicht im einzelnen beschrieben.
• In Fig. 6 ist ein Vollbildspeicher 20 dargestellt, der aufgebaut ist, wie dies in Fig. 5 dargestellt ist. Gemäß den Fig. 5 und 6 ist der Eingangsanschluß des Vollbildspeichers 20 mit der Ausgangsseite des Addierers 3 verbunden, und der Ausgangsanschluß 17 desselben ist mit der Eingangsseite des Multiplizierers 5 verbunden. Der Ausgangsanschluß 19 des Vollbildspeichers 20 ist mit einem Ausgangsanschluß 21 verbunden. Dann wird das dem SAM 16 innerhalb des Vollbildspeichers 20 zugeführte Lesetaktsignal CKR&sub1; mit dem den SAM 11 zugeführten Schreibtaktsignal CKW synchronisiert. Das Lesetaktsignal CKR&sub2;, das dem SAM 18 zugeführt wird, wird mit dem Lesetaktsignal CKR&sub1; und dem Schreibtaktsignal CKW synchronisiert, und es bildet ein Bezugssignal, das extern erzeugt wird. Da das Lesetaktsignal CKR&sub1; und das Schreibtaktsignal CKW asynchron zum Lesetaktsignal CKR&sub2; sind, ist es erforderlich, zu verhindern, daß Übertragungsimpulse von jeweiligen Ports gleichzeitig während der Periode einer Horizontalzeile übertragen werden (entsprechend der Dauer 1H, wobei H eine horizontale Abtastperiode ist).
• Der dem Eingangsanschluß 10 zugeführte Datenwert wird auf das Taktsignal CKW hin in den SAM 11 eingeschrieben und dann über den DRAM 12 an den SAM 16 übertragen. Wenn der an den SAM 16 übertragene Datenwert aus diesem abhängig vom mit dem Taktsignal CKW synchronisierten Lesetaktsignal CKR&sub1; ausgelesen wird, sind der Eingangsdatenwert und der Ausgangsdatenwert um eine Verzögerungszeit von im wesentlichen einer Vollbildperiode verzögert. Dann wird der Ausgangsdatenwert über den Multiplizierer 5 dem Addierer 3 zugeführt, um dadurch eine Art zyklisches Filter zu bilden, um die Störsignalverringerungsfunktion zu erzielen.
• Wenn der Datenwert in den SAM 11 auf Grundlage eines Taktsignals CKW mit einer Gitterkomponente eingeschrieben wird und dieser Datenwert aus dem SAM 18 auf Grundlage des festen Bezugstaktsignals CKR&sub2; ohne Gitterkomponente ausgelesen wird, kann die Funktion einer Zeitbasiskorrektureinrichtung erzielt werden.
• Fig. 7 veranschaulicht schematisch ein anderes Ausführungsbeispiel einer erfindungsgemäßen Videospeichervorrichtung, die den in Fig. 5 dargestellten Vollbildspeicher verwendet. Gemäß diesem Ausführungsbeispiel wird derselbe Vollbildspeicher dazu verwendet, die Funktion der Zeitbasiskorrektureinrichtung und die Funktion eines Kammfilters zu erzielen.
• Gemäß Fig. 7 sind die Ausgangsanschlüsse 17 und 19 des Vollbildspeichers 20 mit jeweiligen Eingangsanschlüssen eines Addierers 22 verbunden, und ein 1/2-Dämpfungsglied 23 ist so angeschlossen, daß es das Ausgangssignal des Addierers 22 empfängt. Dann wird dafür gesorgt, daß das dem SAM 11 zugeführte Schreibtaktsignal CKW und die den SAMs 16 und 18 des Vollbildspeichers 20 (Fig. 5) zugeführten Lesetaktsignale CKR&sub1; und CKR&sub2; zueinander asynchron sind, und die Lesetaktsignale CKR&sub1; und CKR&sub2; werden zueinander synchronisiert und als extern erzeugte Bezugssignale verwendet. Da das Schreibtaktsignal CKW asynchron zu den Lesetaktsignalen CKR&sub1; und CKR&sub2; ist, ist es auch in diesem Fall erforderlich, zu verhindern, daß sich Übertragungsimpulse für die jeweiligen Ports während einer Periode einer Horizontalzeile (1H) überlappen.
• Gemäß diesem Ausführungsbeispiel wird ein Datenwert auf das Taktsignal CKW mit Gitterkomponente in den SAM 11 eingeschrieben, und Daten werden aus den SAMs 16 und 18 auf die feststehenden Bezugstaktsignale CKR&sub1; und CKR&sub2; ohne Gitterkomponente hin ausgelesen, wodurch die Funktion einer Zeitbasiskorrektureinrichtung erzielt werden kann.
• Das Videosignal besteht aus einem Luminanzsignal Y und einem Chrominanzsignal C, und das Chrominanzsignal C wird in jeder Zeile invertiert, so daß dann, wenn das Videosignal der aktuellen Zeile zu Y + C angenommen wird, das Videosignal der nächsten Zeile mit Y-C ausgedrückt wird. Wenn beide Videosignale Y + C und Y-C addiert werden und dann die Summe durch zwei geteilt wird, kann demgemäß [(Y + C) + (Y- 2 = Y erhalten werden. So kann das Luminanzsignal Y vom Videosignal abgetrennt werden. Daher kann bei diesem Ausführungsbeispiel das abgetrennte Luminanzsignal am Ausgangsanschluß 21 erhalten werden, wenn die jeweiligen Ausgangssignale der SAMs 16 und 18 durch den Addierer 22 addiert werden und das Additionausgangssignale desselben durch das 1/2- Dämpfungsglied 23 durch 2 geteilt wird. D.h., daß dieselbe Funktion wie diejenige eines Kammfilters erzielt werden kann.
• Wie oben dargelegt, ist bei der erfindungsgemäßen Videospeichervorrichtung die Eingangspuffereinrichtung mit der Eingangsseite der Speichereinrichtung verbunden, die erste und die zweite Ausgangspuffereinrichtung sind mit der Ausgangsseite der Speichereinrichtung verbunden, und die Eingangspuffereinrichtung arbeitet asynchron zumindest in bezug auf die erste oder die zweite Ausgangspuffereinrichtung. Demgemäß können die Funktion einer Zeitbasiskorrektureinrichtung, die Funktion eines Störsignalerniedrigers und die Funktion eines Kammfilters mit einem einzigen Speicher erzielt werden, ohne daß die periphere Steuerschaltung kompliziert wird, die Bildqualität kann verbessert werden, und die Schaltungsanordnung kann vereinfacht werden.
• Ein Ausführungsbeispiel einer erfindungsgemäßen Frequenzwandlerschaltung wird nun unter Bezugnahme auf Fig. 8 beschrieben, die ein Blockdiagramm ist, die eine Schaltungsanordnung dieses Ausführungsbeispiels zeigt. Bei diesem Ausführungsbeispiel wird der in Fig. 3 dargestellte Vollbildspeicher verwendet, so daß in Fig. 8 Teile, die solchen von Fig. 3 entsprechen, mit denselben Bezugszeichen bezeichnet sind und nicht im einzelnen beschrieben werden.
• In Fig. 8 ist ein Komparator 30 dargestellt, der das Adreßsignal von der Schreibadreßschaltung 13 und das Adreßsignal von der Leseadreßsignalschaltung 14 vergleicht. Der Komparator 30 erzeugt ein Flagsignal, wenn ein Adreßsignal das andere überschneidet. Das Flagsignal vom Komparator 30 wird den Eingangsanschlüssen D eines Paars Flipflopschaltungen 31 und 32 zugeführt. Das der Leseadreßschaltung 14 zugeführte Taktsignal CLK wird dem Taktanschluß der Flipflopschaltung 31 zugeführt, und es wird auch über einen Inverter 33 dem Taktsignal der Flipflopschaltung 32 zugeführt. Wenn sich ein Zustand, bei dem das Schreiben vor dem Lesen erfolgt, in einen Zustand ändert, bei dem das Lesen vor dem Schreiben erfolgt, oder wenn das Leseadreßsignal das Schreibadreßsignal überschneidet, wird das Ausgangssignal der Flipflopschaltung 32 "1" (hoher Pegel) und das Ausgangssignal der Flipflopschaltung 31 wird "0" (niedriger Pegel). Ferner wird, wenn der Zustand, bei dem das Lesen vor dem Schreiben liegt, sich in den Zustand ändert, bei dem das Schreiben vor dem Lesen liegt, oder wenn das Schreibadreßsignal das Leseadreßsignal überschneidet, das Ausgangssignal der Flipflopschaltung 31 "1", und das Ausgangssignal der Flipflopschaltung 32 wird "0".
• Das Ausgangssignal der Flipflopschaltung 31 wird einem Setzanschluß SET2 eines Umschaltsteuerkreises 34 zugeführt, während das Ausgangssignal des Flipflops 32 einem Setzanschluß SET1 des Umschaltsteuerkreises 34 zugeführt wird. Der Umschaltsteuerkreis 34 steuert einen Schalter 35 so, daß dessen beweglicher Kontakt c während einer vertikalen Austastperiode beim Lesen mit einem feststehenden Kontakt a verbunden wird. Wenn der Steuerkreis 34 entweder an seinem Setzanschluß SET1 oder SET2 mit dem Signal "1" versorgt wird, steuert dieser Umschaltsteuerkreis 34 den Schalter 35 so, daß dessen beweglicher Kontakt C nach einer vorgegebenen Zeitspanne, z. B. 2H, folgend auf das ihm zugeführte Signal "1" auf den feststehenden Kontakt a geschaltet wird. Der andere feststehende Kontakt b des Schalters 35 ist über eine 2H-Verzögerungsschaltung 36 mit der Ausgangsseite des SAM 16 verbunden, und der feststehende Kontakt a des Schalters 35 ist direkt mit der Ausgangsseite des SAM 16 verbunden. Der gemeinsame Anschluß c des Schalters 35 ist mit einem Ausgangsanschluß 37 verbunden.
• Die Ausgangssignale der Flipflopschaltungen 31 und 32 werden einer Adreßkorrekturschaltung 38 zugeführt, die, ansprechend auf die Ausgangssignale der Flipflopschaltungen 31 und 32, die Schreibadreßschaltung 13 oder die Leseadreßschaltung 14 steuert. Genauer gesagt, steuert die Adreßkorrekturschaltung 38 dann, wenn die Flipflopschaltung 32 ein Ausgangssignal "1" erzeugt und die Flipflopschaltung 31 ein Ausgangssignal "0" erzeugt, die Leseadreßschaltung 14 so, daß diese die Reihenfolge für das Adreßsignal zu -2 einstellt, während die Adreßkorrekturschaltung 38 die Schreibadreßschaltung 13 dann, wenn die Flipflopschaltung 31 das Ausgangssignal "1" erzeugt und die Flipflopschaltung 32 das Ausgangssignal "0" erzeugt, so steuert, daß die Reihenfolge ihres Adreßsignals zu +2 ist. Anders gesagt, wird der Zustand der Schaltung für die anwendbare Adresse um 2 erhöht oder erniedrigt.
• Der Betrieb der in Fig. 8 dargestellten Frequenzwandlerschaltung wird unter Bezugnahme auf die Fig. 9 bis 12 beschrieben.
• Die Fig. 9A bis 9F sind jeweils Diagramme, die dazu verwendet werden, Flagsignale zu erläutern, wie sie an der Ausgangsseite des Komparators 30 erzeugt werden. Ein in Fig. 9A dargestelltes Taktsignal CLK wird der Leseadreßschaltung 14 und dem Taktanschluß der Flipflopschaltung 31 zugeführt. Dieses Taktsignal CLK wird ferner über den Inverter 33 dem Taktanschluß der Flipflopschaltung 32 zugeführt. Wenn der Zustand des Leseadreßsignals, wie es in Fig. 9B dargestellt ist, von der Leseadreßschaltung 14 höher ist als derjenige des Schreibadreßsignals, wie es in Fig. 9C dargestellt ist, von der Schreibadreßschaltung 13, was aus den Fig. 9B und 9C klar erkennbar ist, überschneidet das Leseadreßsignal das Schreibadreßsignal. Wenn das Leseadreßsignal teilweise mit dem Schreibadreßsignal übereinstimmt, oder wenn das Leseadreßsignal das Schreibadreßsignal überschneidet, erzeugt der Komparator 30 ein Flagsignal, wie es in Fig. 9D dargestellt ist. Wenn z. B. das (n-1)-te, das n-te und das (n + 1)-te Lese- und Schreibadreßsignal teilweise zusammenfallen, erzeugt der Komparator 30 Flagsignale, wie sie in den Fig. 9B bis 9D dargestellt sind.
• Wenn der Zustand des Schreibadreßsignals höher ist als derjenige des Leseadreßsignals, wie es aus den Fig. 9B und 9E erkennbar ist, überschneidet das Schreibadreßsignal das Leseadreßsignal. Wenn das Schreibadreßsignal teilweise mit dem Leseadreßsignal übereinstimmt, oder wenn das Schreibadreßsignal das Leseadreßsignal überschneidet, erzeugt der Komparator 30 ein Flagsignal, wie es in Fig. 9F dargestellt ist. Z.B. erzeugt der Komparator 30 Flagsignale, wenn das (n - 2)-te, das (n-1)-te und das n-te Lese- und Schreibadreßsignal miteinander teilweise übereinstimmen, wie dies in den Fig. 9B, 9E und 9F dargestellt ist.
• Das an der Ausgangsseite des Komparators 30 erzeugte Flagsignal wird den D-Eingangsanschlüssen der Flipflopschaltungen 31 und 32 zugeführt, so daß dann, wenn das an die Leseadreßschaltung 14 gelegte Taktsignal CLK den Taktanschlüssen der Flipflopschaltungen 31 und 32 zugeführt wird, das Flagsignal an den Ausgangsanschlüssen Q der Flipflopschaltungen 31 und 32 erscheint. Anders gesagt, wird dann, wenn das Leseadreßsignal (Fig. 9B) das Schreibadreßsignal (Fig. 9C) überschneidet, das in Fig. 9D dargestellte Flagsignal erzeugt, und die Flipflopschaltung 32 erzeugt zum Zeitpunkt der Hinterflanke des in Fig. 9A dargestellten Taktsignals CLK das Ausgangssignal "1" (während die Flipflopschaltung 31 das Ausgangssignal "0" erzeugt); und wenn das Schreibadreßsignal (Fig. 9E) das Leseadreßsignal (Fig. 9B) überschneidet, wird das in Fig. 9F dargestellte Flagsignal erzeugt, und die Flipflopschaltung 31 zeigt zum Zeitpunkt der Vorderflanke des in Fig. 9A dargestellten Taktsignals CLK das Ausgangssignal "1" (während die Flipflopschaltung 32 das Ausgangssignal "0" erzeugt).
• Bei normalem Betrieb, bei dem sich die Lese- und Schreibadreßsignale nicht überschneiden, erlaubt es der Umschaltsteuerkreis 31, daß der bewegliche Kontakt c des Schalters 35 mit dessen feststehendem Kontakt b verbunden ist, so daß der Vollbildspeicher oder der SAM 16 die Videosignale abhängig vom (n-2)-ten, (n-1)-ten, n-ten, (n + 1)-ten, . . . , (n + 5)-ten Adreßsignal der Reihenfolge nach erzeugt, wie in Fig. 10A dargestellt. Im Ergebnis werden an dem mit dem beweglichen Kontakt C verbundenen Ausgangsanschluß 37 der Reihe nach die Videosignale erzeugt, die dem (n - 4)-ten, (n - 3)-ten, (n-2)-ten, (n-1)-ten, n-ten, . . . , (n + 3)-ten Adreßsignal entsprechen, die alle davon herrühren, daß die Ausgangssignale des SAM 16 in der 2H-Verzögerungsschaltung 36 um zu 2H verzögert werden, wie in Fig. 10C dargestellt.
• Wenn jedoch das Leseadreßsignal das Schreibadreßsignal überschneidet, wie oben beschrieben, erzeugt die Flipflopschaltung 32 das Ausgangssignal "1" und die Flipflopschaltung 31 erzeugt das Ausgangssignal "0", mit dem Ergebnis, daß die Adreßkorrekturschaltung 38 die Leseadreßschaltung 14 so steuert, daß der Zeitpunkt verschoben wird, zu dem die Überschneidung auftritt, z. B. wird die n-te Adresse um -2 verschoben, wie in Fig. 10A dargestellt. So wird das (n-2)-te Adreßsignal von der Leseadreßschaltung 14 erzeugt und dem DRAM 12 zugeführt. Auf ähnliche Weise erzeugt die Leseadreßschaltung 14 sequentiell die Adreßsignale in verschobener Form, wie das (n-1)-te Adreßsignal für das (n + 1)-te Adreßsignal, das (n + 3)-te Adreßsignal für das (n + 1)-te Adreßsignal, . . . , wobei jeweils eine Verschiebung um -2 stattfindet. Dann wird 2H Perioden nach dem Zeitpunkt des Auftretens des Überschneidens das Ausgangssignal der Flipflopschaltung 32 "1" und das Ausgangssignal der Flipflopschaltung 31 wird "0", und der Umschaltsteuerkreis 34 steuert den Schalter 35 so, daß dessen beweglicher Kontakt c mit dem Kontakt a verbunden werden kann.
• Während Videosignale, die dem in Fig. 10C dargestellten (n - 4)-ten, dem (n-3)-ten, dem (n-2)-ten und dem (n-1)-ten Adreßsignal entsprechen, am Ausgangsanschluß 37 erzeugt werden, werden dann, wenn der Schalter 35 seinen beweglichen Kontakt c mit dem feststehenden Kontakt a verbindet, am Ausgangsanschluß 37 solche Videosignale erzeugt, die denen an der n-ten, (n + 1)-ten, (n + 2)-ten und (n + 3)-ten entsprechen, wie rechts unten in Fig. 10A dargestellt. Anders gesagt, werden am Ausgangsanschluß 37 Videosignale mit derjenigen Reihenfolge erzeugt, wie sie durch die schraffierten Bereiche in Fig. 10A umrandet ist.
• Wenn das Schreibadreßsignal das Leseadreßsignal überschneidet, wird das Ausgangssignal der Flipflopschaltung 31 "1" und das Ausgangssignal der Flipflopschaltung 32 wird "0", so daß die Adreßkorrekturschaltung 38 die Schreibadreßschaltung 13 so steuert, daß diese ein Adreßsignal an einem Überschneidungszeitpunkt verschiebt, z. B. das n-te Adreßsignal um +2, wie in Fig. 11A dargestellt, um das (n + 2)-te Adreßsignal dem DRAM 12 zuzuführen. Dann wird ein dem n-ten Adreßsignal entsprechendes Videosignal an einer vorgegebenen Position, die dem (n + 2)-ten Adreßsignal entspricht, in den DRAM 12 eingeschrieben. Anders gesagt, werden beim Normalbetrieb, wenn keine Überschneidung auftritt, Videosignale V&sub1;, V&sub2;, V&sub3;, . . . , Vn auf die jeweiligen Adressen 1, 2, 3, . . . , n, wie in Fig. 12 dargestellt, in diese eingeschrieben und aus diesen ausgelesen. Wenn das Schreibadreßsignal das Leseadreßsignal überschneidet, wird das Videosignal nicht an den Positionen des überschneidenden Adreßsignals und des folgenden Adreßsignals eingeschrieben, sondern es wird sequentiell von der Position an eingeschrieben, die dem um +2 verschobenen Adreßsignal entspricht. Demgemäß wird, wie dies in Fig. 11A dargestellt ist, kein Videosignal an Positionen eingeschrieben, die dem n-ten Adreßsignal eines Überschneidungszeitpunktes und dem folgenden, (n + 1)-ten Adreßsignal entsprechen, sondern es wird das dem n-ten Adreßsignal entsprechende Videosignal Vn in die Position eingeschrieben, die dem (n + 2)-ten Adreßsignal entspricht; und ein dem (n + 1)ten Adreßsignal entsprechendes Videosignal Vn + 1 wird in die Position eingeschrieben, die dem (n + 3)-ten Adreßsignal entspricht. Dies gilt auch für die folgenden Videosignale.
• Nach 24 Perioden ab dem Zeitpunkt, zu dem ein Überschneiden auftritt, oder wenn das Ausgangssignal der Flipflopschaltung 31 "1" wird und das Ausgangssignal der Flipflopschaltung 32 "0" wird, gibt der Umschaltsteuerkreis 34 ein Steuersignal in solcher Weise an den Umschalter 35 aus, daß dieser seinen beweglichen Kontakt c mit dem feststehenden Kontakt a verbindet. Während Videosignale Vn-4, Vn-3, Vn-2 und Vn-1, die dem (n-4)-ten, (n-3)-ten, (n-2)-ten bzw. (n-1)-ten Adreßsignal (Fig. 11C) entsprechen, zuvor sequentiell über die 2H-Verzögerungsschaltung 36 an den Ausgangsanschluß 37 geliefert wurden, werden dann, nachdem der bewegliche Kontakt c des Umschalters 35 mit dem feststehenden Kontakt a verbunden ist, die Videosignale Vn, Vn+1, Vn+2, Vn+3, die dem (n + 2)-ten, (n + 3)-ten, (n + 4)-ten bzw. (n + 5)-ten Adreßsignal entsprechen, wie dies in Fig. 10A dargestellt ist, an den Ausgangsanschluß 37 ausgegeben. D.h., daß Videosignale, die den jeweiligen Adreßsignalen in der Reihenfolge, wie sie durch die schraffierten Bereiche in Fig. 11 umrandet sind, sequentiell am Ausgangsanschluß 37 erzeugt werden.
• Mit der erfindungsgemäßen Frequenzwandlerschaltung wird, wie dies oben dargelegt wurde, dann, wenn sich durch Vergleich des ersten und des zweiten Adreßsignals herausstellt, daß ein Überschneiden zwischen diesen auftritt, die Reihenfolge, mit der Adreßsignale dem Speicher zugeführt werden, umgeschaltet, und es wird ein kontinuierliches Ausgangssignal vom Speicher erhalten, so daß das Auftreten einer Überschneidung zwischen den Adreßsignalen vermieden werden kann. Demgemäß tritt dann, wenn Eingangsdaten in der Datenform oberer und unterer Bits verarbeitet werden, kein Problem auf, und es wird möglich, zu verhindern, daß sich ein ernsthafter, schlechter Einfluß auf ein Bild auswirkt, was ein Nachteil beim Stand der Technik war.
• Ferner kann gemäß der Erfindung die Überschneidung selbst zwischen den Adreßsignalen vermieden werden, so daß abweichend vom Stand der Technik die Überschneidungserfassungsschaltung, der Chromainverter oder dergleichen beseitigt werden können, wodurch die Schaltungsanordnung entsprechend vereinfacht wird.

Claims (2)

1. Videospeichervorrichtung zum Erzielen von Störsignalverringerung und Zeitbasiskorrektur, welche Vorrichtung folgendes aufweist:

a) einen Eingangsanschluß (1) zum Eingeben von Videosignalen;

b) eine Signalverarbeitungseinrichtung (2, 3, 5) zum Verarbeiten sowohl der eingegebenen Videosignale als auch von Videosignalen, die aus einer Vollbildspeichereinrichtung (12) durch eine erste Ausgangspuffereinrichtung (16) und eine zweite Ausgangspuffereinrichtung (18) ausgelesen werden;

c) eine Eingangspuffereinrichtung (11) zum Empfangen der von der Signalverarbeitungseinrichtung ausgegebenen Signale, und zum Zuführen ihrer Ausgangssignale an die Vollbildspeichereinrichtung in Übereinstimmung mit einem Schreibtakt (CKW);

d) die genannte Vollbildspeichereinrichtung (12);

e) die genannte erste Ausgangspuffereinrichtung (16), die Signale von der Vollbildspeichereinrichtung mit einem ersten Lesetakt (CKR1) liest;

f) die genannte zweite Ausgangspuffereinrichtung (18), die Signale von der Vollbildspeichereinrichtung mit einem zweiten Lesetakt (CKR2) liest;

g) eine Adreßerzeugungseinrichtung (13, 14, 14A) zum Adressieren der Vollbildspeichereinrichtung abhängig vom Schreibtakt und dem ersten und dem zweiten Lesetakt; und

h) einen Ausgangsanschluß (19), der die Ausgangssignale der zweiten Ausgangspuffereinrichtung erhält; dadurch gekennzeichnet, daß

i) die Eingangspuffereinrichtung und die erste Ausgangspuffereinrichtung synchron getaktet werden, wodurch die erste Ausgangspuffereinrichtung Signale empfängt, die gegenüber den Eingangssignalen im wesentlichen um ein Vollbild verschoben sind;

j) die Signalverarbeitungseinrichtung (2, 3, 5) so ausgebildet ist, daß sie zum Erzielen von Störsignalverringerung - die Eingangssignale mit einem Faktor K multipliziert; - die von der ersten Ausgangspuffereinrichtung ausgegebenen Signale mit einem Faktor 1-K multipliziert; - die zwei Multiplikationsergebnisse addiert; und - das Additionssignal an die Eingangspuffereinrichtung ausgibt;

k) die zweite Ausgangspuffereinrichtung zum Erzielen einer Zeitbasiskorrektur mit einem zweiten Lesetakt getaktet wird, der asynchron zum Schreibtakt und zum ersten Lesetakt ist;

l) eine Vergleichseinrichtung (30) vorhanden ist, um das Schreibadreßsignal und das zweite, asynchrone Leseadreßsignal miteinander zu vergleichen und ein Übereinstimmungssignal auszugeben;

m) eine Adreßkorrekturschaltung (38) vorhanden ist, um die zweite Leseadresse um einen festgelegten Wert zu erhöhen, sobald das Übereinstimmungssignal anzeigt, daß die Schreibadresse die zweite Leseadresse überholt, und zum Erniedrigen der zweiten Leseadresse um den festgelegten Wert, sobald das Übereinstimmungssignal anzeigt, daß die zweite Leseadresse die Schreibadresse überholt;

n) eine Verzögerungsschaltung (36) vorhanden ist, um das unter der zweiten Leseadresse ausgelesene Signal um eine Verzögerungszeitperiode zu verzögern, die einem ganzzahligen Vielfachen der horizontalen Synchronisierperiode entspricht, wobei die ganze Zahl ein festgelegter Wert ist; und

o) eine Umschalteinrichtung (31, 32, 34, 35) vorhanden ist, um das verzögerte Signal auf den Ausgangsanschluß zu schalten, wenn das Übereinstimmungssignal geliefert wird, und um das unverzögerte Signal um eine vorgegebene Zeitspanne später an den Ausgangsanschluß zu liefern, wodurch das Umschalten auf das verzögerte Signal erfolgt, nachdem die Verzögerungszeitperiode ab Auftreten des Übereinstimmungssignals abgelaufen ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der festgelegte Wert "2" ist.