AT404417B - Digitalsignal-filtereinrichtung - Google Patents

Description

AT 404 417 B

Die Erfindung bezieht sich auf eine Digitalsignal- Filterschaltung gemäß dem Oberbegriff des Anspruches 1 .

Es ist unvermeidbar, daß elektrische Signale zum einen den erwünschten Informationssignalteil und zum anderen einen unerwünschten Störsignalteil enthalten. Der Begriff "Signal/Rausch-Verhältnis" (SNR) 5 wird gewöhnlich dazu benützt, das Größenverhältnis von Informationsanteil zum Störsignalanteil anzugeben. Das Leistungsvermögen elektronischer Einrichtungen wird im allgemeinen besser, wenn das Nutz-zu-Stör-Signalverhältnis gesteigert wird. Eine zur Verminderung des Einflusses von Störsignalen verwendete Technik, mit deren Hilfe das SNR verbessert wird, ist eine Siebschaltung (coring Circuit).

Eine herkömmliche Siebschaltung verschiebt die Mittelwerte eines Signals, d.h., sie erzeugt ein io Ausgangssignal nur dann, wenn sich das Eingangssignal außerhalb eines definierten Wertebereiches befindet. Der Wertebereich, für den kein Ausgangssignal hervorgebracht wird, umschließt einen Null- oder Grundlinien-Signalwert und liegt gewöhnlich symmetrisch zu diesem. Außerdem ist bei üblichen Siebschaltungen der definierte Wertebereich fest. Daraus ergibt sich, daß herkömmliche Siebschaltungen sich dazu eignen, Störsignale mit kleinem Pegel nur dann zu beseitigen, wenn keine wesentlichen Informationssignale 75 vorhanden sind. Mit anderen Worten, Störsignale um den Grundlinienpegel herum werden ausgesiebt, nicht jedoch Störsignale, die Informationssignalen überlagert sind; diese werden zusammen mit den Informationssignalen durchgelassen. Darüber hinaus läßt sich der definierte Aussiebbereich bei herkömmlichen Aussiebschalrungen nicht leicht verändern, so daß eine Anpassung an wechselnde Störsignalpegel nicht möglich ist. 20 Aus der US 43 03 943 ist eine derartige Amplitudensiebschaltung gemäß dem Oberbegriff des Anspruchs 1 bekannt, bei welcher der Amplitudenaussiebungsbereich variabel ist und wechselnden Signalverhältnissen zur jeweiligen Optimierung des Störabstandes angepaßt werden kann. Bei dieser zur Verarbeitung von Fernsehbildern bekannten Schaltung wird von dem Videosignal ein Zeilenmittelwert oder ein Flächemittelwert subtrahiert, und der resultierende Differenzwert wird mit einem Schwellenwert verglichen. 25 Der Zeilen- oder Flächenmittelwert kann für die gewünschte Adaptierung des Amplitudenaussiebungsbereiches modifiziert werden.

Ziel der Erfindung ist es, diese Nachteile zu vermeiden und eine Digitalsignal-Filterschaltung vorzuschlagen, bei der eine Anpassung an sich ändernde Störsignalpegel auf einfache Weise möglich ist.

Erfindungsgemaß wird dies bei einer Digitalsignal-Filterschaltung der eingangs erwähnten Art durch die so kennzeichnenden Merkmale des Anspruches 1 erreicht.

Durch die vorgeschlagenen Maßnahmen ergibt sich ein einfacher Aufbau und die Möglichkeit eine Anpassung an sich ändernde Störsignalpegel, wobei die den Amplitudenaussiebungsbereich bestimmenden Digitalbezugssignale einfach erzeugt werden können und damit der Aussiebungsbereich verändert werden kann. 35 Die beiden Bezugssignale werden einer Vergleichseinrichtung von ihrer Signalquelle zugeführt. Die Vergleichseinrichtung vergleicht die Bezugssignale mit dem digitalen Eingangssignal von dessen Quelle. Die Vergleichseinrichtung entwickelt Digitalsignale, die ein Maß für die Abweichung zwischen den digitalen Eingangssignalen und dem Bereich der Digitalwerte darsteilen, welcher durch die digitalen Bezugssignale bestimmt ist. Die Grenzen des Digitalwertebereiches werden nach Maßgabe der die Abweichung angeben· 40 den Digitalsignale verändert. Aus dem Abweichungsgrad der Digitalsignale wird ein gefiltertes Ausgangsdigitalsignal entwickelt.

Durch die Merkmale des Anspruches 2 ergibt sich ein sehr vorteilhaftes Betriebsverhalten.

Durch die Merkmale des Ansprüche 2 und 3 ergeben sich Vorteile im Hinblick auf einen einfachen Aufbau der Schaltung. 45 Die Erfindung wird nun anhand der Zeichnung näher erläutert. Dabei zeigen:

Fig. 1 ein Schemaschaltbild einer die Erfindung enthaltenden Enrichtung;

Fig. 2 verschiedene Signalformen, die für das Verständnis der Enrichtung nach Fig. 1 nützlich sind, und Eg. 3 und 4 Schemabiider von Abwandlungsformen der Enrichtung nach Eg. 1.

Digitale Eingangssignale, die eine Folge von Parallelbit-Digitalwörtern enthalten, werden am Eingang 12 so einer anpaßbaren Digitalsignal-Siebeinrichtung 10 zugeführt. Diese Siebeinrichtung 10 gibt gesiebte Datenausgangssignale CS, die den gleichen Strom paralleler Digitalwerte enthalten, an ihrem Ausgang 14 ab.

Mit breiten Pfeilbahnen sind in der Zeichnung die Bahnverläufe von Parallelbit-Digitalsignalen gezeigt, beispielsweise 8-Bit-Digitalwörter, welche in einem Behandlungssystem für digitale Fernsehsignale Hellig-keits- und Farbinformationswerte darstellen. Die durch einen Strich dargestellten Pfeiibahnen leiten jeweils 55 digitale Einzelbits, ein Digitalwort in Serienbitform oder ein Dauersignai, z.B. Steuersignale oder Taktsignale.

Ein oberer Digitalkomparator 20 für 8 Bit erhält vom Eingang 12 die Digitalsignale und ein Digitalsignal UTS eines oberen Grenzwertes. Das Signal UTS des oberen Grenzwertes legt die Obergrenze eines Bereiches von zu siebenden Digitalwerten fest. Der obere Komparator 20 gibt ein oberes 8-Bit-Digitaldiffe- 2

AT 404 417 B renzsignal UDS ab, dessen Wert ein Maß für die Differenz zwischen dem Digitaleingangssignai und dem Schwellsignal UTS ist, wenn das digitale Eingangssignal UTS übersteigt, d.h. wenn das digitale Eingangssignal größer als UTS ist und außerhalb des Bereichs der Siebwerte liegt. Ansonsten hat das Differenzsignal UDS den Wert Null.

Ein unterer 8-Bit-Digitalkomparator 22 erhält an seinen Eingängen die vom Eingang 12 kommenden Digitalsignale sowie ein Digitalsignal LTS für den unteren Schwellwert, der die untere Grenze des Bereiches der zu siebenden Werte bestimmt. Daraus entwickelt der untere Komparator 22 ein unteres 8-Bit-Digitaldifferenzsignal LDS, dessen Wert ein Maß für die Differnez zwischen dem digitalen Eingangssignal und dem Schwellwertsignal LDS ist, wenn das Eingangssignal im entgegengesetzten Sinne zu dem des Komparators 20 das Signal LTS übergreift, d.h., wenn der Eingangsdigitalsignalwert kleiner als LTS ist und außerhalb des Bereichs der Siebungswerte liegt. Andernfalls hat das Differenzsignal LDS den Wert null.

Die Differenzsignale UDS und LDS werden von einem 8*Bit-Addierer 24 zu einem 8-Bit-Digitalsignal RDS kombiniert, dessen Wert ein Maß darstellt, inwieweit das digitale Eingangssignal vom Wertebereich abweicht, der durch Aussiebung ausgeschlossen werden soll, wobei auch die Richtung der Abweichung festgestellt wird. Das maßgebende Signal RDS hat also den Wert Null, wenn sich der Eingangssignalwert innerhalb des Wertebereiches befindet, dessen Grenzen durch die Schwellwertsignale UTS und LTS bestimmt sind. Zudem stellt RDS beispielsweise einen positiven Differenzwert, wenn der Eingangssignalwert größer als der Schwellwert UTS ist, dagegen einen negativen Differenzwert, wenn das Eingangssignal unter dem Schwellwert LTS liegt.

Von einer Signalquelle 34 werden synchron mit der Folge, mit der die Digitalworte des digitalen Eingangssignais aufgenommen werden, Taktsignale CLK hervorgebracht. In einem digitalen Fernsehsystem ist die Taktsignalquelle 34 die Abtastsignalquelle, die einen Analog/Digital-Wandler veranlaßt, die ankom-menden analogen Videosignale in eine Folge von Digitalwörtern mit einer Geschwindigkeit umzuwandeln, die das Drei- bis Vierfache der Farbhilfsträgerfrequenz beträgt. Ein 8-Bit-Addierer 30 kombiniert die repräsentativen Digitalsignale RDS oder ein in einem 8-Bit-Puffer 32 gespeichertes Digitalwort, welche den entsprechenden Eingängen zugeführt werden, woraus eine Summe gebildet wird, die dann dem Gngang des 8-Bit-Pufferregisters 32 zugeführt wird. Aufgrund des Taktsignals CLK vom Taktgenerator 34 wird das Summensignal im Puffer 32 gespeichert, indem es an die Stelle des vorherigen Speicherinhalts tritt. Bei jedem Zugang eines Digitalwortes des Gngangssignals wird folglich der Inhalt des Puffers 32 aufdatiert, so daß er das Ergebnis der von den Digitalkomparatoren 20 und 22 durchgeführten Vergleiche wiedergibt.

Die gespeicherten Inhalte des Puffers 32 werden als die gesiebten digitalen Ausgangssignale CS am Ausgang 14 der Ausiebschaltung 10 abgegeben. Sie dienen außerdem dazu, die oben bereits erwähnten Schwellwertsignale UTS und LTS hervorzubringen. Eine Schwellwertbezugssignalquelle 40 erzeugt ein oberes Bezugssignal UR und ein unteres Bezugssignai LR in Abhängigkeit von Steuersignalen, die von einer Bezugssteuereinrichtung 42 zugeführt werden. Diese kann von Hand bedienbar sein, so daß mit ihr die Grenzwerte des Filterbereichs eingestellt werden können. Die Steuereinrichtung 42 kann aber auch eine Apparatur für die Bestimmung des Filterbereiches enthalten, die auf Anzeichen des Pegels der Störsignale reagiert, die in den empfangenen Femsehsignalen auftreten. Solche Anzeichen können z.B. dem RF-AGC-Pegel im Abstimmsystem des Fernsehempfängers, dem Durchschnittswert des gesiebten Signals CS oder dem Scheitelabstand des gesiebten Signals CS entnommen werden.

Die Schwellwertbezugssignalquelle 40 enthält zwei Speicherregister, die die Digitalwörter speichert, die ihr als Bezugssignale UR und LR zugeführt werden. Die Werte UR und LR werden von der Bezugssteuerung 42 in die Speicherregister eingeführt. Sie können bis zu 8 Bits enthalten, sind jedoch in einem Fernsehsignalverarbeitungssystem für 8 Digitalbits gewöhnlich kürzer. Diese Bezugssignale UR und LR stellen die obere und untere Grenze des Filterbereiches, bezogen auf den Grundliniensignalwert (z.B. Null) dar.

Der obere Bezugssignalwert UR wird mit dem im Puffer 32 gespeicherten Digitalwert mittels eines 8-Bit-Addierers 44 zur Bildung des oberen Schwellwertsignals UT$ kombiniert. Gleiches erfolgt für das untere Schwellwertsignal LTS in einem 8-Bit-Addierer 46. Ist der Basissignalwert Null, so ist UR ein positiver Digitalwert, LR dagegen ein negativer. Der Abstand zwischen diesen Bezugssignalen UR und LR bildet die Größe des Filterbereiches.

Da UR und LR zum Inhalt des Speichers 32 hinzuaddiert werden, der die Größe des gefilterten Signals wiedergibt, geben die Schwellwertsignale UTS und LTS die Größe des durch UR und LR hervorgerufenen Filterbereiches wieder, jedoch bezogen auf einen durch die Größe des gefilterten Signals veränderten Basislinienwert. Das hat zur Folge, daß der Filtervorgang, der durch die Digitalkomparatoren 20 und 22, die Addierer 24 und 30 und den Puffer 32 durchgeführt wird. Veränderungen im digitalen Eingangssignal, die eine geringere Größe als den Filterbereich (UTS-LTS) haben, über den gesamten Bereich der Werte des digitalen Eingangssignals beseitigen und nicht lediglich um einen festen Basislinienwert. Die Filtereinrich- 3

AT 404 417 B tung 10 paßt sich folglich Schwankungen der Basislinie des Filterbereiches in Übereinstimmung mit den digitalen Eingangssignalwerten an.

Der Filtervorgang ist in der nachfolgenden Tabelle dargestellt, in der die Werte verschiedener Digitalsignale aufgeführt sind, die aufgrund einer beispielweisen Folge von digitalen Eingangssignalwörtern erzeugt 5 werden. Die Binärwörter sind in der Tabelle durch ihre äquivalenten Dezimalwerte dargestellt, z.B. "6" statt "0110". In dem Beispiel der Tabelle sind die Filterbezugswerte UR = +2 und LR = -1. Die einzelnen Digitalsignaie sind durch die Buchstabenkombinationen gekennzeichnet, die den Bezeichnungen in der Fig. 1 entsprechen. So bezeichnet CS beispielsweise den Inhalt des Puffers 32 während eines bestimmten Taktzyklus. CS’ wird dagegen dazu benutzt, den aufdatierten Wert von CS zu kennzeichnen, der am Ende io eines bestimmten Taktzyklus erzeugt wird und in den nächsten Taktzyklus hinüberreicht.

Tabelle 1 15 20 25 30 35 40

Digital-Signale : Eingangs-Signal CS UR LR UTS LTS UDS LDS RDS CS' Taktzyklen 1 0 0 2 -1 2 -1 0 0 0 0 2 2 0 2 -1 2 -1 0 0 0 0 3 -1 0 2 -1 2 -1 0 0 0 0 4 2 0 2 -1 2 -1 0 0 0 0 5 0 0 2 -1 2 -1 0 0 0 0 6 3 0 2 -1 2 -1 1 0 1 1 7 0 1 2 -1 3 0 0 0 0 1 8 4 1 2 -1 3 0 1 0 1 2 9 1 2 2 -1 4 1 0 0 0 2 10 12 2 2 -1 4 1 8 0 8 10 11 9 10 2 -1 12 9 0 0 0 10 12 12 10 2 -1 12 9 0 0 0 10 13 9 10 2 -1 12 9 0 0 0 10 14 -8 10 2 -1 12 9 0 -17 -17 -7 15 -11 -7 2 -1 -5 -8 0 -3 -3 -10 16 -8 -10 2 -1 -8 -11 0 0 0 -10 17 -11 -10 2 -1 •8 -11 0 0 0 -10 18 12 -10 2 -1 -8 -11 20 0 20 10 19 9 10 2 -1 12 9 0 0 0 10 20 4 10 2 -1 12 9 0 -5 -5 5 21 -4 5 2 -1 7 4 0 -8 -8 -3 22 4 -3 2 -1 -1 -4 5 0 5 2 23 -4 2 2 -1 4 1 0 -5 -5 -3 24 0 -3 2 -1 -1 -4 1 0 1 -2 25 0 -2 2 -1 0 -3 0 0 0 -2

Fig. 2a zeigt die digitalen Eingangssignale 100 entsprechend den Werten obiger Tabelle. Die Engangs-45 Signale 100 enthalten erwünschte Signale 102 (gestrichelt), die von Störsignalen (nicht gesondert dargestellt) zwischen den Werten +2 und -1 überlagert sind. Die entsprechenden gefilterten digitalen Ausgangssignale CS am Ausgang des Puffers 32 sind als gefilterte Signale 104 in Eg. 2b wiedergegeben.

Ein abgewandelt es Ausführungsbeispiel der Vergleichseinrichtung 20, 22, 24 nach Fig. 1 ist in der Eg. 3 dargestellt. Vom Eingang 12 der Eltereinrichtung 10 ankommende digitale 8-Bit-Engangs$ignale erhalten so das obere Schwellwertsignal UTS durch einen Subtrahierer SO abgezogen. Das 8-Bit-Differenzsignal 54 wird parallel auf die ersten Eingänge zugehöriger 8-UND-Glieder 56 gegeben, und das Vorzeichen Bit 52 wird invertiert und den zweiten Engängen dieser 8-UND-Glieder 56 zugeleitet. Wenn die digitalen Eingangssignale in ihrem Wert größer als das obere Schwellwertsignal sind, ist die Differenz positiv (Vorzeichen Bit = ”0", invertiertes Vorzeichen Bit = "1"), und die 8-UND-Glieder 56 lassen das Differenzsignal UDS auf 8-55 ODER-Glieder 24' passieren. Im anderen Fall geht ein Signal vom Wert ”0" weiter.

In vergleichbarer Weise subtrahiert ein Subtrahierer 60 das Schwellwertsignal LTS vom Eingangssignal und führt das Differenzsignal 64 parallel zu den ersten Eingängen von 8 UND-Gliedern 66. Das Vorzeichen Bit 62 wird den zweiten Eingängen sämtlicher 8 UND-Glieder 66 zugeleitet. Ist das digitale Eingangssignal 4

Claims (4)

1. AT 404 417 B im Wert kleiner als das untere Schwellwertsignal, so ist die Differenz negativ (Vorzeichen Bit - "1"), und 8 UND-Glieder 66 lassen die Differenzsignale LDS auf 8 ODER-Glieder 24' passieren. Andernfalls wird ein Signal vom Wert "0" durchgelassen. Da nur eines der Differenzsignale UDS oder LDS bei jedem Vergleich hervorgebracht werden kann, kann der Addierer 24 durch die 8 ODER-Gatter 24' gemäß Fig. 3 ersetzt werden. Jedes ODER-Glied erhält entsprechend gewichtete Bits von UDS und LDS an seinen entsprechenden Eingängen und erzeugt je nach auftretender Differenz die Bits, um die Bits vom repräsentativen Differenzsignal RDS an den Ausgängen der 8 ODER-Glieder 24' zu erzeugen. Das Signal vom Wert "0" an einem oder an beiden Eingängen des ODER-Gliedes 24' hat keine Wirkung auf den Ausgang. Fig. 4 stellt eine Abwandlungsform der Filtereinrichtung 10 dar, mit der gefilterte Signale von überhöhten Größenwerten erzeugt werden, so daß einer Verringerung entgegengewirkt wird, die durch den subtraktiven Vorgang des Vergleichs hervorgebracht wird, wie beschrieben. Ein oberes und ein unteres Differenzsignal UDS bzw. LDS werden mit dem Basisliniensignalpegel (Null) verglichen, der von einer Nullbezugsquelle 80 abgeleitet wird. Wenn in einzelnen Taktzyklen ein Differenzsignal UDS hervorgebracht wird, führt ein Digitalkomparator 82 einen wahren Logikwert an den J-Eingang eines Flipflops 88. wodurch sein Q-Ausgang in Verbindung mit einem Taktsignal CLK von der Taktquelle 34 gesetzt wird. Ein Multiplexer (MUX) 86 reagiert auf den im gesetzten Zustand befindlichen Q-Ausgang, indem er das obere Schwellwertsignal UTS zu seinem Ausgang leitet und für die nachfolgenden Taktzyklen ein gefiltertes und wiederhergestelltes digitales Ausgangssignal CS" bereithält. Gleichermaßen gibt, wenn das Differenzsignal LDS erzeugt wird, der Digitalkomparator 84 einen wahren Logikpegel auf den K-Eingang des Flipflops 88, wodurch sein Q-Ausgang rückgesetzt wird (Q-Ausgang wird gesetzt) sobald ein Taktsignal CLK ankommt. MUX 86 reagiert auf den rückgesetzten Q-Ausgang dadurch, daß das untere Schwellwertsignal LTS seinem Ausgang zugeführt wird und für die nachfolgenden Taktzyklen ein gefiltertes und wiederhergestelltes Signal CS" bereitsteht. Auf diese Weise enthält das gefilterte und wiederhergestell-te Signal CS" gemäß Auswahl durch MUX86 UTS oder LTS entsprechend dem Sinne, in welchem das digitale Eingangssignal zuletzt von dem dann gültigen Bereich der Filterwerte abweicht. Der Ausgang des Puffers 32 wird für diese Modifikation nicht als Ausgangssignal benötigt. Es sei noch vermerkt, daß die Addierer 44 und 46 die Filterbezugssignale UR und LR wiederum dem Speicherinhalt des Puffers 32 hinzuaddieren, um die Schwellwertsignale UTS und LTS zu bilden. Als Ergebnis ist das gefilterte und wiedergespeicherte Signal CS" bei der Ausführungsform nach Fig. 4 um die Werte von UR und LR gegenüber dem gespeicherten Signal erhöht, welches an der Ausgangsklemme 14 des Ausführungsbeispiels nach Fig. 1 auftritt. Aufgrund von Eingangssignalen 100, wie sie in Fig. 2a gezeigt sind, entwickelt die Ritereinrichtung 10 in der Modifikation nach Rg. 4 gefilterte und wiedergespeicherte Signale 106, wie sie in Rg. 2b gestrichelt dargestellt sind. In der Tabelle sind durch Unterstreichung die Werte der Schwellwertsignale UTS und LTS hervorgehoben, die durch MUX 86 ausgewählt sind, um die gefilterten und wiedergespeicherten Signale 106 hervorzubringen. Abweichungen gegenüber den beschriebenen Ausführungsbeispielen befinden sich innerhalb des Rahmens der durch die Patentansprüche umfaßten Erfindung. So haben beispielsweise die Bezugssignale UR und LR gleiche Werte, wenn der Filterbereich symmetrisch zum Basisliniensignalwert gewählt wird, so daß beide Werte von einem Speicherregister in der Signalquelle 40 abgeleitet werden können. Für diesen Fall kann der Addierer 46 ein dauerhaftes negatives Signalbit empfangen, oder es kann an die Stelle des Addierers 46 ein Subtrahierer treten, der das Signal LR vom Signal CS subtrahiert. In einer 8-Bit-Einrichtung (256 Pegelwerte) genügt es, wenn der Basislinienpegel sich nahe dem Mittenbereichswert hält. So kann der Basislinienwert 127 und können die Ober- bzw. Untergrenzwerte des Rlterbereichs 129 und 125 sein. Es versteht sich, daß eine von der 8-Bit-Teilung abweichende Signalbehandlung möglich ist. Patentansprüche 1. Digitalsignal-Filterschaltung mit einer digitalen Eingangssignalquelle, einem ersten und zweiten Vergleicher (20, 22), von denen jeder mit den digitalen Eingangssignalen und zugeordneten ersten und zweiten Schwellwertsignalen (UTS, LTS) beaufschlagbar ist, und einer Verknüpfungsschaltung (24), die mit den Ausgängen der Vergleicher (20, 22) in Verbindung steht, um ein gefiltertes digitales Signal zu erzeugen, das lediglich den Änderungen der Werte der digitalen Eingangssignale folgt, die außerhalb eines Bereiches digitaler Werte liegen, der durch das erste und das zweite Schwellwertsignal (UTS, LTS) festgelegt ist, dadurch gekennzeichnet, daß eine Quelle (40, 42) eines ersten (UR) und eines zweiten (LR) Digitalbezugssignales, mit einem ersten Signaladdierer (44), der auf die gefilterten 5 AT 404 417 B Digitalsignale und das erste Digitalbezugssignal (UR) anspricht, und das erste Schwellwertsignal (UTS) liefert, wobei der Ausgang des ersten Signaladdierers (44) mit einem Eingang des ersten Vergleichers (20) verbunden ist, und mit einem zweiten Signaladdierer (46) verbunden ist, der auf die gefilterten Digitalsignale und das zweite Digitalbezugssignal (LR) anspricht und das zweite Schwellwertsignal 5 (LTS) liefert, wobei der Ausgang des zweiten Signaladdierers (46) mit einem Eingang des zweiten Vergleichers (22) verbunden ist.
2. 2. Schaltung nach Anspruch 1, gekennzeichnet durch ein Pufferregister (32) und einen Addierer (30). dessen erster Eingang mit dem Ausgang des eingangsseitig mit den Vergleichern (20, 22) verbundenen io VerknQpfungsschaltung (24) und dessen zweiter Eingang mit dem Ausgang des Pufferregisters (32) verbunden ist, wobei der Ausgang des Addierers (30) mit dem Engang des Pufferregisters (32) verbunden ist und die mit der Quelle (40. 42) des ersten und zweiten Datenbezugssignales (UR, LR) verbundenen Signaladdierer (44, 46) eingangsseitig mit dem Ausgang des Pufferregisters (32) verbunden sind. 15
3. 3. Schaltung nach Anspruch 2. dadurch gekennzeichnet, daß der Ausgang des Pufferregisters (32) mit dem Ausgang der Digitalsignal-Elterschaltung verbunden ist, an dem eine Nutzschaltung für die gefilterten Digitalsignale (CS) anschlieBbar ist.
4. 4. Schaltung nach Anspruch 1, gekennzeichnet durch eine Quelle (80) eines dritten digitalen Bezugssigna-les, die mit ersten Eingängen zweier weiterer Vergleicher (82, 84) verbunden ist, deren zweite Eingänge mit den Ausgängen der eingangsseitig mit der digitalen Engangssignaiquelle verbundenen Vergleichern (20, 22) verbunden sind, wobei die Ausgänge der weiteren Vergleicher (82, 84) mit Eingängen einer Steuerschaltung (FF) verbunden sind, deren Ausgang mit einem Steuereingang eines 25 Multiplexers (86) verbunden ist, dessen Eingänge mit den Ausgängen der mit der Quelle (40, 42) der Digitalbezugssignale ((UR, LR) verbundenen Signaladdierer (44, 46) verbunden sind und dessen Ausgang mit dem Ausgang der Digitalsignal-Elterschaltung verbunden ist, an dem eine Nutzschaltung für die gefilterten Digitalsignale (CS) anschlieBbar ist. 30 Hiezu 2 Blatt Zeichnungen 35 40 45 50 6 55