DE3334541C2 - - Google Patents

Description

Die Erfindung geht aus von einer Schaltungsanordnung nach dem Oberbegriff des Anspruchs 1.

Es ist unvermeidbar, daß elektrische Signale außer den erwünschten Informationssignalteilen unerwünschte Störsignalteile enthalten. Der Begriff "Signal/Rausch-Verhältnis" (SNR) wird gewöhnlich dazu benützt, das Größenverhältnis von Informationsanteil zum Störsignalanteil anzugeben. Das Betriebsverhalten elektronischer Einrichtungen wird im allgemeinen besser, wenn dieses Verhältnis gesteigert wird. Eine zur Verminderung des Einflusses von Störsignalen verwendete Technik zur Verbesserung des Signal/Rausch-Verhältnisses besteht in der Verwendung einer im angelsächsischen Sprachgebrauch als "coring circuit" bezeichneten Schaltung, die hier Amplitudensiebschaltung genannt wird.

Eine solche Schaltung liefert nur dann ein Ausgangssignal, wenn sich das Eingangssignal außerhalb eines definierten, normalerweise festen Wertebereiches beiderseits der Null- oder Grundlinie liegt. Auf diese Weise lassen sich Störsignale um den Grundlinienpegel herum aussieben, nicht jedoch Störsignale, die Informationssignalen überlagert sind und zusammen mit diesen durchgelassen werden.

Aus der US 43 03 943 ist eine derartige Amplitudensiebschaltung gemäß dem Oberbegriff des Anspruchs 1 bekannt, bei welcher der Amplitudenaussiebungsbereich variabel ist und wechselnden Signalverhältnissen zur jeweiligen Optimierung des Störabstandes angepaßt werden kann. Bei dieser zur Verarbeitung von Fernsehbildern bekannten Schaltung wird von dem Videosignal ein Zeilenmittelwert oder ein Flächemittelwert subtrahiert, und der resultierende Differenzwert wird mit einem Schwellenwert verglichen. Der Zeilen- oder Flächenmittelwert kann für die gewünschte Adaptierung des Amplitudenaussiebungsbereiches modifiziert werden.

Demgegenüber besteht die Aufgabe der Erfindung in einer Vereinfachung der Schaltungsmaßnahmen zum Erzeugen der den Amplitudenaussiebungsbereich bestimmenden Schwellenwertsignale. Diese Aufgabe wird durch die im Kennzeichenteil des Anspruchs 1 angegebenen Merkmale gelöst. Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Anhand der Zeichnung wird die Erfindung näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein Schemaschaltbild einer die Erfindung beinhaltenden Schaltungsanordnung;

Fig. 2 verschiedene Signalformen, die für das Verständnis der Schaltungsanordnung nach Fig. 1 nützlich sind, und

Fig. 3 und 4 abgewandelte Ausführungsformen der Erfindung nach Fig. 1.

Bei der erfindungsgemäßen Schaltung werden mit Hilfe einer Vergleichsschaltungsanordnung Digitalsignale als Maß für die Abweichung der Eingangssignale von einem Wertbereich erzeugt, der durch ein erstes und ein zweites Digitalsignal bestimmt ist und sich verändern läßt. Hierbei werden zwei digitale Bezugssignale von einer Signalquelle einer Vergleichseinrichtung zugeführt, welche diese Bezugssignale mit dem digitalen Eingangssignal vergleicht. Auf diese Weise werden Digitalsignale erzeugt, die ein Maß für die Abweichung zwischen den digitalen Eingangssignalen und dem Bereich der Digitalwerte darstellen, welcher durch die digitalen Bezugssignale bestimmt ist. Die Grenzen des Digitalwertebereiches werden nach Maßgabe der die Abweichung angebenden Digitalsignale durch Modifizierungsschaltungen verändert, und aus den den Abweichungsgrad angebenden Digitalsignalen wird schließlich ein gefiltertes Ausgangsdigitalsignal erzeugt.

Digitale Eingangssignale mit einer Folge von Parallelbit- Digitalwörtern werden am Eingang 12 einer anpaßbaren Amplitudensiebschaltung 10 für Digitalsignale zugeführt, welche an ihrem Ausgang 14 Datenausgangssignale CS, die den gleichen Strom paralleler Digitalwerte enthalten, abgibt.

Mit breiten Pfeilbahnen sind in der Zeichnung die Wege von Parallelbit-Digitalsignalen gezeigt, beispielsweise 8-Bit- Digitalwörter, welche in einer Verarbeitungsschaltung für digitale Fernsehsignale Helligkeits- und Farbinformationswerte darstellen. Die durch einen Strich dargestellten Signalwerte leiten jeweils digitale Einzelbits, ein Digitalwort in Serienbitform oder ein Dauersignal, z. B. Steuersignale oder Taktsignale.

Eine Vergleichsschaltung für obere Signalwerte in Form eines Digitalkomparators 20 für 8 Bit erhält vom Eingang 12 die Digitalsignale und ein Digitalsignal UTS eines oberen Grenzwertes. Das Signal UTS des oberen Grenzwertes legt die Obergrenze eines Bereiches von zu siebenden Digitalwerten fest. Der Komparator 20 gibt ein oberes 8-Bit-Digitaldifferenzsignal UDS ab, dessen Wert ein Maß für die Differenz zwischen dem Digitaleingangssignal und dem Schwellensignal UTS ist, wenn das digitale Eingangssignal UTS übersteigt, d. h., wenn das digitale Eingangssignal größer als UTS ist und außerhalb des Bereichs der Siebwerte liegt. Ansonsten hat das Differenzsignal UDS den Wert Null.

Eine Vergleichsschaltung für untere Signalwerte in Form eines weiteren 8-Bit-Digitalkomparators 22 erhält eingangsseitig die vom Eingang 12 kommenden Digitalsignale sowie ein Digitalsignal LTS für den unteren Schwellenwert, der die untere Grenze des Bereiches der amplitudenmäßig zu siebenden Werte bestimmt. Daraus erzeugt der Komparator 22 ein unteres 8-Bit- Digitaldifferenzsignal LDS, dessen Wert ein Maß für die Differenz zwischen dem digitalen Eingangssignal und dem Schwellenwertsignal LTS ist, wenn das Eingangssignal im entgegengesetzten Sinne zu dem des Komparators 20 über das Signal LTS hinausgeht, d. h., wenn der Eingangsdigitalsignalwert kleiner als LTS ist und außerhalb des Bereichs der Siebungswerte liegt. Andernfalls hat das Differenzsignal LDS den Wert Null.

Die Differenzsignale UDS und LDS werden von einem 8-Bit- Addierer 24 zu einem 8-Bit-Digitalsignal RDS kombiniert, dessen Wert ein Maß darstellt, inwieweit das digitale Eingangssignal vom Wertebereich abweicht, der durch Aussiebung ausgeschlossen werden soll, wobei auch die Richtung der Abweichung festgestellt wird. Das maßgebende Signal RDS hat also den Wert Null, wenn sich der Eingangssignalwert innerhalb des Wertebereiches befindet, dessen Grenzen durch die Schwellenwertsignale UTS und LTS bestimmt sind. Zudem stellt RDS beispielsweise einen positiven Differenzwert, wenn der Eingangssignalwert größer als der Schwellenwert UTS ist, dagegen einen negativen Differenzwert, wenn das Eingangssignal unter dem Schwellenwert LTS liegt.

Von einer Signalquelle 34 werden synchron mit der Folge, mit der die Digitalworte des digitalen Eingangssignals zugeführt werden, Taktsignale CLK geliefert. In einem digitalen Fernsehsystem ist die Taktsignalquelle 34 die Abtastsignalquelle, die einen Analog/Digital-Wandler veranlaßt, die ankommenden analogen Videosignale in eine Folge von Digitalwörtern mit einer Rate umzuwandeln, die das drei- bis vierfache der Farbhilfsträgerfrequenz beträt. Ein 8-Bit-Addierer 30 kombiniert die Digitalsignale RDS und ein in einem 8-Bit-Puffer 32 gespeichertes Digitalwort, welche den entsprechenden Eingängen zugeführt werden, woraus eine Summe gebildet wird, die dann wiederum dem Eingang des 8-Bit-Puffers 32 zugeführt wird. Aufgrund des Taktsignals CLK vom Taktgenerator 34 wird das Summensignal im Puffer 32 gespeichert, indem es an die Stelle des vorherigen Speicherinhalts tritt. Bei jedem Zugang eines Digitalwortes des Eingangssignals wird folglich der Inhalt des Puffers 32 aktualisiert, so daß er das Ergebnis der von den Digitalkomparatoren 20 und 22 durchgeführten Vergleiche wiedergibt.

Die gespeicherten Inhalte des Puffers 32 werden als die gesiebten digitalen Ausgangssignale CS am Ausgang 14 der Schaltung 10 abgegeben. Sie dienen außerdem dazu, die oben bereits erwähnten Schwellenwertsignale UTS und LTS zu erzeugen. Eine Schwellenwert-Bezugssignalquelle 40 erzeugt ein oberes Bezugssignal UR und ein unteres Bezugssignal LR in Abhängigkeit von Steuersignalen, die von einer Bezugs-Steuerschaltung 42 zugeführt werden. Diese kann von Hand bedienbar sein, so daß mit ihr die Grenzwerte des Filterbereichs eingestellt werden können. Die Steuereinrichtung 42 kann aber auch ein Element für die Bestimmung des Filterbereiches enthalten, die auf den Pegel der Störsignale reagiert, die in den empfangenen Fernsehsignalen auftreten. Dazu kann z. B. das Verstärkungspegelsignal im Abstimmsystem des Fernsehempfängers, der Durchschnittswert des Signals CS oder der Scheitelabstand des Signals CS herangezogen werden.

Die Schwellenwert-Bezugssignalquelle 40 enthält zwei Speicherregister für Digitalwörter, die ihr als Bezugssignale UR und LR zugeführt werden. Die Werte UR und LR werden von der Bezugssteuerschaltung 42 in die Speicherregister eingegeben. Sie können bis zu 8 Bit enthalten, sind jedoch in einem Fernsehsignalverarbeitungssystem für 8 Digitalbits gewöhnlich kürzer. Diese Bezugssignale UR und LR stellen die obere und untere Grenze des Filterbereiches, bezogen auf den Grundliniensignalwert (z. B. Null) dar.

Der obere Bezugssignalwert UR wird mit dem im Puffer 32 gespeicherten Digitalwert mittels eines 8-Bit-Addierers 44 zum Bilden des oberen Schwellenwertsignals UTS kombiniert. Gleiches erfolgt für das untere Schwellenwertsignal LTS in einem 8-Bit-Addierer 46. Ist der Basissignalwert Null, so ist UR ein positiver Digitalwert, LR dagegen ein negativer. Der Abstand zwischen diesen Bezugssignalen UR und LR bildet die Größe des Filterbereiches.

Da UR und LR zum Inhalt des Speichers 32 hinzuaddiert werden, der die Größe des amplitudengefilterten Signals wiedergibt, geben die Schwellenwertsignale UTS und LTS die Größe des durch UR und LR hervorgerufenen Filterbereiches wieder, jedoch bezogen auf einen durch die Größe des amplitudengefilterten Signals veränderten Basislinienwert. Das hat zur Folge, daß der Filtervorgang, der durch die Digitalkomparatoren 20 und 22, die Addierer 24 und 30 und den Puffer 32 durchgeführt wird, Veränderungen im digitalen Eingangssignal, die eine geringere Größe als den Filterbereich (UTS-LTS) haben, über den gesamten Bereich der Werte des digitalen Eingangssignal beseitigen und nicht lediglich um einen festen Basislinienwert. Die Schaltung 10 paßt sich folglich Schwankungen der Basislinie des Filterbereiches in Übereinstimmung mit den digitalen Eingangssignalwerten an.

Der Filtervorgang ist in der nachfolgenden Tabelle dargestellt, in der die Werte verschiedener Digitalsignale aufgeführt sind, die aufgrund einer beispielsweisen Folge von digitalen Eingangssignalwörtern erzeugt werden. Die Binärwörter sind in der Tabelle durch ihre äquivalenten Dezimalwerte dargestellt, z. B. "6" statt "0110". In dem Beispiel der Tabelle sind die Filterbezugswerte UR = +2 und LR = -1. Die einzelnen Digitalsignale sind durch die Buchstabenkombination gekennzeichnet, die den Bezeichnungen in der Fig. 1 entsprechen. So bezeichnet CS beispielsweise den Inhalt des Puffers 32 während eines bestimmten Taktzyklus. CS′ wird dagegen dazu benutzt, den aktualisierten Wert von CS zu kennzeichnen, der am Ende eines bestimmten Taktzyklus erzeugt wird und in den nächsten Taktzyklus hinüberreicht.

Tabelle 1

Fig. 2a zeigt die digitalen Eingangssignale 100 entsprechend den Werten obiger Tabelle. Die Eingangssignale 100 enthalten erwünschte Signale 102 (gestrichelt), die von Störsignalen (nicht gesondert dargestellt) zwischen den Werten +2 und -1 überlagert sind. Die entsprechenden gefilterten digitalen Ausgangssignale CS am Ausgang des Puffers 32 sind als gefilterte Signale 104 in Fig. 2b wiedergegeben.

Ein abgewandeltes Ausführungsbeispiel der Vergleichseinrichtung 20, 22, 24 nach Fig. 1 ist in der Fig. 3 dargestellt. Vom Eingang 12 der Schaltung 10 ankommenden digitalen 8-Bit- Eingangssignalen wird das obere Schwellenwertsignal UTS durch einen Subtrahierer 50 abgezogen. Das 8-Bit-Differenzsignal 54 wird parallel auf die ersten Eingänge jeweiliger acht UND- Glieder 56 gegeben, und das Vorzeichen-Bit 52 wird invertiert und den zweiten Eingängen dieser acht UND-Glieder 56 zugeleitet. Wenn die digitalen Eingangssignale in ihrem Wert größer als das obere Schwellenwertsignal sind, ist die Differenz positiv (Vorzeichen-Bit = "0", invertierendes Vorzeichen-Bit = "1"), und die acht UND-Glieder 56 lassen das Differenzsignal UDS auf acht ODER-Glieder 24′ passieren. Im anderen Fall geht ein Signal vom Wert "0" weiter.

In vergleichbarer Weise subtrahiert ein Subtrahierer 60 das Schwellenwertsignal LTS vom Eingangssignal und führt das Differenzsignal 64 parallel zu den ersten Eingängen von acht UND-Gliedern 66. Das Vorzeichen-Bit 62 wird den zweiten Eingängen sämtlicher acht UND-Glieder 66 zugeleitet. Ist das digitale Eingangssignal im Wert kleiner als das untere Schwellenwertsignal, so ist die Differenz negativ (Vorzeichen-Bit = "1"), und acht UND-Glieder 66 lassen die Differenzsignale LDS auf acht ODER-Glieder 24′ passieren. Andernfalls wird ein Signal vom Wert "0" durchgelassen.

Da nur eines der Differenzsignale UDS oder LDS bei jedem Vergleich hervorgebracht werden kann, kann der Addierer 24 durch die acht ODER-Glieder 24′ gemäß Fig. 3 ersetzt werden. Jedes ODER-Glied erhält entsprechend gewichtete Bits von UDS und LDS an seinen entsprechenden Eingängen und erzeugt je nach auftretender Differenz die Bits, um die Bits vom Differenzsignal RDS an den Ausgängen der acht ODER-Glieder 24′ zu erzeugen. Das Signal vom Wert "0" an einem oder an beiden Eingängen des ODER-Gliedes 24′ hat keine Wirkung auf den Ausgang.

Fig. 4 stellt eine Abwandlungsform der Schaltung 10 dar, mit der gefilterte Signale von überhöhten Größenwerten erzeugt werden, so daß einer Verringerung entgegengewirkt wird, die durch den oben beschriebenen subtraktiven Vorgang des Vergleichs entsteht. Ein oberes und ein unteres Differenzsignal UDS bzw. LDS werden mit dem Basisliniensignalpegel (Null) verglichen, der von einer Null-Bezugsquelle 80 abgeleitet wird. Wenn in einzelnen Taktzyklen ein Differenzsignal UDS erzeugt wird, führt ein Digitalkomparator 82 einen wahren Logikwert an den J-Eingang eines Flipflops 88, wodurch sein Q-Ausgang in Verbindung mit einem Taktsignal CLK von der Taktquelle 34 gesetzt wird. Ein Multiplexer (MUX) 86 reagiert auf den im gesetzten Zustand befindlichen Q-Ausgang, indem er das obere Schwellenwertsignal UTS zu seinem Ausgang leitet und für die nachfolgenden Taktzyklen ein gefiltertes und wiederhergestelltes digitales Ausgangssignal CS′′ bereithält.

Gleichermaßen gibt, wenn das Differenzsignal LDS erzeugt wird, der Digitalkomparator 84 einen wahren Logikpegel auf den K-Eingang des Flipflops 88, wodurch sein Q-Ausgang rückgesetzt wird (-Ausgang wird gesetzt), sobald ein Taktsignal CLK ankommt. MUX 86 reagiert auf den rückgesetzten Q-Ausgang dadurch, daß das untere Schwellenwertsignal LTS seinem Ausgang zugeführt wird und für die nachfolgenden Taktzyklen ein gefiltertes und wiederhergestelltes Signal CS′′ bereitsteht.

Auf diese Weise enthält das gefilterte und wiederhergestellte Signal CS′′ gemäß Auswahl durch MUX 86 UTS oder LTS entsprechend dem Sinne, in welchem das digitale Eingangssignal zuletzt von dem dann gültigen Bereich der Filterwerte abweicht. Der Ausgang des Puffers 32 wird für diese Modifikation nicht als Ausgangssignal benötigt. Es sei noch vermerkt, daß die Addierer 44 und 46 die Filterbezugssignale UR und LR wiederum dem Speicherinhalt des Puffers 32 hinzuaddieren, um die Schwellenwertsignale UTS und LTS zu bilden. Als Ergebnis ist das gefilterte und wiedergespeicherte Signal CS′′ bei der Ausführungsform nach Fig. 4 um die Werte von UR und LR gegenüber dem gespeicherten Signal erhöht, welches an der Ausgangsklemme 14 des Ausführungsbeispiels nach Fig. 1 auftritt.

Aufgrund von Eingangssignalen 100, wie sie in Fig. 2a gezeigt sind, erzeugt die Schaltung 10 in der Abwandlung nach Fig. 4 gefilterte und wiedergespeicherte Signale 106, wie sie in Fig. 2b gestrichelt dargestellt sind. In der Tabelle sind durch Unterstreichung die Werte der Schwellenwertsignale UTS und LTS hervorgehoben, die durch MUX 86 ausgewählt sind, um die gefilterten und wiedergespeicherten Signale 106 zu liefern.

Abweichungen gegenüber den beschriebenen Ausführungsbeispielen befinden sich innerhalb des Rahmens der durch die Patentansprüche umfaßten Erfindung. So haben beispielsweise die Bezugssignale UR und LR gleiche Werte, wenn der Filterbereich symmetrisch zum Basisliniensignalwert gewählt wird, so daß beide Werte von einem Speicherregister in der Signalquelle 40 abgeleitet werden können. Für diesen Fall kann der Addierer 46 ein andauerndes negatives Signalbit empfangen, oder es kann an die Stelle des Addierers 46 ein Subtrahierer treten, der das Signal LR vom Signal CS subtrahiert.

In einem 8-Bit-System (256 Pegelwerte) genügt es, wenn der Basislinienpegel sich nahe dem Mittenbereichswert hält. So kann der Basislinienwert 127 und können die Ober- bzw. Untergrenzwerte des Filterbereichs 129 und 125 sein. Es versteht sich, daß eine von der 8-Bit-Teilung abweichende Signalbehandlung möglich ist.

Claims (5)

1. Digitale Amplitudensiebschaltung mit Vergleichsschaltungen (20, 22) zum Erzeugen digitaler Abweichungssignale (RDS) als Maß für Amplitudenabweichungen aus einer Signalquelle zugeführter digitaler Eingangssignale von einem bestimmten Amplitudenbereich,
gekennzeichnet durch eine Quelle (40, 42) eines ersten und eines zweiten Bezugssignals (UR bzw. LR)
und durch Summierschaltungen (44, 46), die aus den Abweichungssignalen (RDS) und den digitalen Bezugssignalen ein erstes und ein zweites Schwellenwertsignal (UTS bzw. LTS) erzeugen, welche den Vergleichsschaltungen (20 bzw. 22) zum Bestimmen des Amplitudenbereiches zugeführt werden.

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Abweichungssignale (RDS) einem ersten Eingang einer Addierschaltung (30) zugeführt werden, deren Ausgang mit dem Eingang eines Puffers (32) gekoppelt ist, und daß der Ausgang des Puffers mit dem zweiten Eingang der Addierschaltung (30) gekoppelt und außerdem auf die Summierschaltungen (44, 46) geführt ist.

3. Schaltung nach Anspruch 2, dadurch gekennzeichnet, daß die digitalen Ausgangssignale (CS) der Amplitudensiebschaltung am Ausgang des Puffers (32) abnehmbar sind.

4. Schaltung nach Anspruch 1, gekennzeichnet durch einen Multiplexer (86) mit einem ersten und einem zweiten Eingang, denen das erste bzw. zweite Schwellenwertsignal zugeführt wird zum wahlweisen Weiterleiten des einen oder anderen an den Multiplexerausgang, an dem die Ausgangssignale (CS) der Amplitudensiebschaltung abnehmbar sind (Fig. 4).

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Abweichungssignale (RDS) sowie ein von einer Quelle (80) geliefertes drittes Bezugssignal zusätzlichen Vergleichsschaltungen (82, 84) zugeführt werden, deren Ausgänge mit einer Steuerschaltung (FF) für den Multiplexer (86) verbunden sind.