IT8322947A1

IT8322947A1 - Circuito adattabile, di enucleazione di segnali, di tipo digitale

Info

Publication number: IT8322947A1
Application number: IT1983A22947A
Authority: IT
Original assignee: Rca Corp
Priority date: 1982-09-24
Filing date: 1983-09-21
Publication date: 1985-03-21
Also published as: GB2128441B; CA1219645A; MY8600722A; IT8322947A0; AT404417B; DE3334541C2; KR920004920B1; AU567689B2; GB2128441A; GB8325248D0; ES8406014A1; JPH0422059B2; JPS5981954A; ATA338183A; DE3334541A1; AU1919783A; KR840006104A; FR2533785A1; FR2533785B1; ES525659A0

Description

Descrizione dell?invenzione avente per titolo:

"Circuito adattabile, di enucleazione di segnali, di tipo digitale"

Riassunto

L'invenzione riguarda un apparato per enucleazione di segnali a carattere digitale. Due segnali digitali di riferimento (UR, LR) vengono alimentati, per mezzo delle loro sorgenti (40, 42), a un mezzo di confronto (20, 22, 24). Il mezzo di con Pronto compara questi segnali di riferimento con il segnale digitale di ingresso proveniente dalla pr?pria sorgente (12). il mezzo di confronto sviluppa segnali digitali rappresentativi del grado di diffe renza tra i segnali digitali di ingresso e la gamma di valori digitali determinata dai segnali digitali di riferimento. I confini della gamma dei valori di_ gitali, vengono modificati in risposta a segnali di ?gitali rappresentativi, con l'ausilio di mezzi di modifica (44, 46). Inoltre, vengono previsti mezzi (30, 32, 34) per sviluppare il segnale digitale enucleato di uscita dal segnale digitale rappreseli tativo.

Descrizione dell'invenzione

La presente invenzione si riferisce a un apparato per l'elaborazione di segnali digitali e, in particolare,aun apparato per enucleazione di se gnali digitali.

I segnali elettrici includono, inevitabile mente, una porzione desiderata rappresentata dal se gnale di informazione ed una porzione indesiderata, rappresentata dal segnale di rumore. Il termine "rapporto segnaie/rumore" (signal-to-noise ratio-SNR) viene comunemente utilizzato per descrivere le intensit? relative delle porzioni rappresentative dei segnali di informazione e di quelle rappresentative dei segnali di rumore. Le prestazioni di un'apparec chiatura elettronica migliorano, in generale, al-1'aumentare del rapporto segnaie/rumore. Una tecnica adottata per diminuire l'effetto dei segnali di.rumo re e per alimentare quindi il rapporto segnaie/rumore ? rappresentata da una tecnica comportante l'impiego di un circuito di enucleazione o di "coring".

Un classico circuito di enucleazione rimuo ve i valori di centro di un segnale, vale a dire for nisce un segnale di uscita soltanto quando il segnale di ingresso risulta al di fuori di una gamma definita di valori. La gamma dei valori per i quali non viene fornito alcun segnale di uscita, racchiude un valore zero del segnale, vale a dire un valore del segnale della banda di base che risulta normalmente simmetrica rispetto al valore del segnale della linea di base. Inoltre, nei classici circuiti enucleatori, la gamma definita di valori risulta fissa.

Conseguentemente, un classico circuito di enucleazione opera in modo tale da rimuovere i segnali di rumore di basso livello soltanto quando non sono presenti segnali sostanziali rappresentativi delle informazioni. In altre parole, i segnali di rumore attorno al livello della linea di base vengono enucleati,mentre i segnali di rumore sovra? posti ai segnali di informazione vengono trasferiti unitamente ai segnali di informazione. Inoltre, la gamma di enucleazione definita, di un classico circulto di enucleazione non pu? venire facilmente variata e, pertanto, non pu? adattarsi a livelli varia bili dei segnali di rumore.

Queste limitazioni vengono superate per mezzo dell?apparato adattativo di enucleazione di segnali digitali, proposto dalla presente invenzione, il quale comprende dispositivi di confronto per sviluppare segnali digitali rappresentativi dello scostamento dei segnali digitali di .ingresso da una gam ma di valori determinati da un primo e da un secondo segnale, a carattere digitale. In conformit? con l??n venzione viene fornito un apparato per modificare la gamma di valori in accordo con segnali digitali rappresentativi .

In accordo con i principi della presente * invenzione viene descritto un apparato per l?enuclea zione di segnali digitali. Due segnali digitali di riferimento vengono alimentati, per mezzo della loro sorgente, ad un mezzo di confronto. Il mezzo di confronto compara questi segnali di riferimento con il segnale digitale di ingresso proveniente dalla propria sorgente. Il mezzo di confronto sviluppa segnali digitali rappresentativi del grado di differen za fra i segnali digitali di ingresso e la gamma di valori digitali determinata dai segnali digitali di riferimento. I confini della gamma dei valori digi tali vengono modificati in risposta ai segnali digitali rappresentativi, con l?ausilio di mezzi di modifica. Inoltre, vengono pure previsti mezzi per sviluppare il segnale digitale enucleato d?uscita dal segnale digitale rappresentativo.

La presente invenzione risulter? pi? evidente dall?analisi della seguente descrizione dettagliata, la quale deve essere considerata in unione ai disegni allegati,'nei quali:

La figura 1 costituisce un diagramma schematico di un apparato includente una versione specifica della presente invenzione;

La figura 2, considerata e costituita dalle figure 2a e 2b illustra forme d?onda di segnali esemplificativi utili per la comprensione del principio di funzionamento dell?apparato rappresentato nella figura 1;

Le figure 3 e 4 costituiscono diagrammi schematici di modifiche dell?apparato illustrato nella figura 1.

I segnali di ingresso rappresentativi dei dati, a carattere digitale, comprendenti una sequenza di parole digitali a bit in parallelo vengono applicati all'apparato adattabile, o adattativo 10 per 1'enucleazione dei segnali digitali, in corrispondenza di un ingresso 12. L'apparato 10 di enucleazione

dei segnali alimenta segnali enucleati di uscita, rag. presentativi dei dati CS comprendenti un flusso similare di parole digitali in parallelo, in corrisponden za dell'uscita 14 del circuito.

Nelle figure, le frecce larghe indicano per corsi per segnali digitali a bit in parallelo ossia, ad esempio, parole digitali di otto bit rappresentanti i valori delle informazioni di luminanza e di crominanza in un sistema elaboratore di segnali televisi_ vi, a carattere digitale. Le frecce associate ad una linea singola indicano i percorsi convogliarti un sin golo bit digitale, una parola digitale a bit, a carat tere seriale o un segnale continuo rappresentato, ad esempio, da segnali di controllo o da segnali di tempificazione, o di orologio.

Il comparatore digitale superiore a otto

bit 20 riceve in corrispondenza dei propri ingressi, i segnali digitali provenienti dall'ingresso 12 e riceve pure un segnale digitale di soglia superiore

UTS. Il segnale di soglia UTS determina il.limite, o confine superiore di una gamma di valori digitali che devono venire enucleati. Il comparatore superiore 20 sviluppa, dagli stessi, un segnale di differenza digitale superiore, a otto bit UDS il quale presenta un valore rappresentativo della differenza fra il segnale digitale di ingresso e il segnale di soglia UTS, quando il segnale digitale di ingresso supera il segnale UTS, vale a dire quando il valore del segnale digitale di ingresso risulta maggiore di UTS e al di fuori della gamma dei valori di enucleazione. Altrimenti, il segnale di differenza UDS rappresenta un valore zero.

Il comparatore digitale inferiore 22, a otto bit riceve, in corrispondenza dei propri ingressi, i segnali digitali provenienti dall'ingresso 12 e un segnale digitale di soglia inferiore LTS il quale determina il confine inferiore della gamma di valori che devono venire enucleati. Il comparatore inferio re 22 sviluppa, dagli stessi, un segnale di differenza digitale inferiore a otto bit LDS il quale presenta un valore rappresentativo della differenza tra il segnale digitale di ingresso e il segnale di soglia LTS, quando il segnale digitale di ingresso supera LTS, in senso opposto rispetto a quello adottato da parte dei comparatori 20, vale a dire quando il valore del segnale di gitale di ingresso risulta inferiore a LTS e al di fuori della gamma dei valori di enucleazione. In caso contrario, il segnale di differenza LDS presenta un valore pari a zero

I segnali di differenza UDS e LDS vengono combinati per mezzo del sommatore 24 a otto bit, allo scopo di sviluppare un segnale digitale a otto bit RDS, il cui valore rappresenta il grado secondo il quale il segnale digitale di ingresso si scosta dalla gamma di valori che devono venire rimossi mediante enucleazione e il senso as sociatp a questo scostamento. Pertanto, il segnale RDS rappresentativo presenter? un valore zero quando il valore del segnale di ingresso rientra nella gamma di valori presentanti confini determinati dai segnali di so-? glia UTS e LTS. Inoltre, il segnale RDS sar? rappresentato, ad esempio, da una differenza di valore positivo, quando il valore del segnale di ingresso risulta maggiore del segnale UTS di soglia,mentre sar? rappresentato da un segnale di differenza, di valore negativo, quando il valore del segnale di ingresso risulta inferiore al segnale LTS rappresentativo del valore di soglia.

I segnali di orologio CLK, provenienti dalla sorgente 34 vengono sviluppati in modo sincrono con la frequenza in corrispondenza della quale vengono ricevute le parole digitali del segnale digitale di ingresso. In un sistema televisivo digitale, la sorgente di segnali di orologio 34 rappresenta la sorgente dei segnali di orologio di campionamento la quale provoca la conversione, da parte del convertitore analogico/digitale, dei segnali video analogici in arrivo in una sequenza di parole digitali ad una frequenza pari a tre-quattro volte la frequenza della sottoportante di colore. Il sommatore 30 a otto bit combina i segnali digitali rappresentativi RDS e la parola digitale memorizzata nel buffer a otto bit 32 ricevuti in corrispondenza degli ingressi rispettivi, allo scopo di sviluppare la somma degli stessi, tale somma venendo applicata all'ingresso del registro buffer a otto bit 32. In risposta al segnale di orologio di tempificazione, o di orologio CLK proveniente dalla sorgente 34, il segnale sommato viene memorizzato nel buffer 32, in modo tale da sostituire i contenuti precedenti dello stesso. Pertanto, per ogni parola digitale del segnale di ingresso, i contenuti del buffer 32 vengono aggiornati, allo scopo di riflettere il risultato dei confronti svolti dai comparatori digitali 20 e 22.

I contenuti memorizzati nel buffer 32 vengono alimentati, sotto forma di segnali digitali enuclea ti di uscita CS, all?uscita 14 del dispositivo di enucleazione 10. I contenuti memorizzati del buffer 32 vengono ulteriormente utilizzati per sviluppare i segnali di soglia UTS e LTS precedentemente citati.

La sorgente dei segnali di riferimento di so glia 40 sviluppa il segnale di riferimento .superiore UR e un segnale di riferimento inferiore LR, in rispo sta ai segnali di controllo alimentati dal controllo di riferimento 42. Il controllo 42 pu? essere rappre sentato da un dispositivo di ingresso, di tipo manua le?costituito, ad esempio, da commutatori a rotella,, a comando manuale, per stabilire i valori di confine, 0 valori limite della gamma di enucleazione. Alterna tivamente, il controllo 42 pu? includere un apparato per determinare la gamma di enucleazione, o di "coring" in risposta alle indicazioni del livello del segnale di rumore presente sui segnali televisivi ricevuti. Approppriate indicazioni potrebbero venire sviluppate, ad esempio, dal livello di controllo automatico del guadagno AGC a radiofrequenza, nel sistema di sintonizzazione del ricevitore televisivo, dal valore medio del segnale enucleato CS o dalle escursioni picco-picco del segnale CS enucleato.

La sorgente di riferimento 40 comprende due registri di memoria i quali memorizzano le parole digitali alimentate come segnali di riferimento UR e LR, rispettivamente. I valori UR e LR vengono caricati nei registri di memoria dal controllo di riferimento 42.

1 segnali UR e LR possono presentare, individualmente, una lunghezza di otto bit ma,normalmente,presentano una lunghezza minore in un sistema elaboratore di segnali televisivi digitali a otto bit. I segnali di riferimen to UR e LR stabiliscono il confine superiore e il confine inferiore di una gamma di enucleazione rispetto ad un valore del segnale della linea?di base pari, ad esem pio, a zero.

Il segnale di riferimento superiore UR viene combinato con il valore digitale memorizzato nel buffer 32 per mezzo di un sommatore 44 a otto bit, in modo tale da produrre il segnale di soglia superiore UTS (upper threshold signal). Il segnale di riferimento inferiore LR viene combinato con il valore digitale memorizzato nel buffer 32, per mezzo del sommatore a otto bit 46, in modo tale da produrre il segnale di soglia inferiore LTS (lower threshold signal). Quando il valore del segnale della linea di base risulta pari a zero, UR presenta un valore digitale positivo,mentre LR presenta un valore digitale negativo. La differenza tra i segnali di riferimento UR e LR stabilisce l?ampiezza della gamma di enucleazione.

Poich? UR e LR vengono sommati ai contenuti del buffer 32 i quali riflettono l?ampiezza del segnale enucleato, i segnali di soglia UTS e LTS riflettono l?ampiezza della gamma di enucleazione stabilita da UR e LR ma rispetto ad un valore della linea di base modi ficato dall'ampiezza del segnale enucleato. Conseguentemen te, l'operazione di enucleazione svolta dai comparatori di gitali 20 e 22, dai sommatori 24 e 30 e dal buffer 32 consente di rimuovere le variazioni del segnale digitale di ingresso che presentano un'ampiezza inferiore alla gamma di enucleazione (UTS-LTS) entro l'intera gamma di valori del segnale digitale di ingresso e non semplicemente attorno ad un valore fisso della banda di base. L'apparato di enucleazione 10 risulta quindi ad auto-adattamento per il fatto che lo 'stesso modifica la linea di base della gam ma di enucleazione in accordo con i valori dei segnali digitali di ingresso.

L'operazione di enucleazione precedentemente descritta ? stata illustrata nella tabella sottostante nella quale sono elencati i valori dei vari segnali digitali prodotti in risposta ad una serie esemplificativa di parole di segnali digitali di ingresso. Nella tabella, le parole binarie sono rappresentate dai loro valori decimali equivalenti ossia, ad esempio, "0110" ? stato elencato come "6". Nell'esempio della tabella, i valori di riferimento di enucleazione sono i seguenti: UR = 2 e LR = -1. I vari segnali digitali vengono identificati da combinazioni di lettere corrispondenti alle designazioni riporta te nella figura 1 ossia, ad esempio, OS indica i contenuti del buffer 32 durante un dato ciclo d'orologio. Inoltre, CS 1 viene utilizzato per indicare il valore aggiornato di CS prodotto in corrispondenza del termine di un dato ciclo di orologio e che prosegue nel successivo ciclo di orologio .

La figura 2a illustra i segnali digitali di ingresso 100 corrispondenti ai valori riportati nella tabel_ la. I segnali di ingresso 100 includono i segnali desiderati 102 (rappresentati con tratteggio) sui quali risulta no sovrapposti i segnali di rumore (non illustrati separa tamente) , alternantisi fra i valori 2 e -1. I corrispondenti segnali digitali di uscita enucleati CS prodotti in corrispondenza dell'uscita del buffer 32 sono stati rappresentati come segnali enucleati 104 nella figura 2b.

Una versione alternata dell'apparato di confron to 20, 22, 24 nella figura 1 ? stata rappresentata per mez zo della modifica illustrata nella figura 3. Ai segnali di gitali di ingresso a otto bit ricevuti in corrispondenza del terminale di ingresso 12 del circuito di enucleazione 10 viene sottratto il segnale di soglia superiore UTS da parte del sottrattore 50. Il segnale di differenza 54, a otto bit viene applicato, in parallelo, ai primi ingressi delle rispettive porte logiche appartenenti ad un gruppo di otto porte logiche AND 56,mentre il bit di segno 52 viene invertito e applicato ai secondi ingressi di tutte e otto le porte logiche AND 56. Se i segnali digitali di ingresso presentano un valore superiore al valore del segnale di soglia superiore, la differenza risulta positiva (bit di segno = "0", bit di segno invertito = "1"),mentre le otto porte logiche AND 56 trasferiscono il segnale di differenza UDS a otto porte logiche OR 24'. In caso contrario, viene trasferito un segnale presentante un valore logico "0".

In modo analogo, il sottrattone 60 sottrae il segnale di soglia LTS dal segnale di ingresso ed applica il segnale di differenza 64, in parallelo, ai primi ingressi di otto porte logiche AND 66. Il bit di segno 62 viene applicato ai secondi ingressi di tutte e otto le porte AND 66. Se il segnale digitale di ingresso presentano un valore inferiore al valore del segnale di soglia inferiore, la differenza risulta negativa (bit di segno = "1") e le otto porte logiche AND 66 determineranno il trasferimento dei segnali di differenza LDS alle otto porte logiche OR 24?. In caso contrario, viene trasferito un segnale presentante un valore logico "0".

Poich? soltanto uno dei segnali di differenza UDS e LDS pu? venire prodotto per mezzo di qualsiasi con fronto, il sommatore 24 pu? venire rimosso e sostituito da otto porte logiche OR 24', del tipo rappresentato nel_ la figura 3. Ogni porta logica OR riceve i bit corrispon dentemente pesati di UDS e LDS in corrispondenza dei rispettivi ingressi e riproduce i bit di qualsiasi differenza presente, per sviluppare i bit del segnale di dif ferenza rappresentativo RDS in corrispondenza delle usci te delle otto porte logiche OR 24?. Il segnale presentan te il valore logico "0", presente in corrispondenza di uno o di entrambi gli ingressi della porta logica OR 24? non altera l'uscita della stessa.

La figura 4 illustra una modifica apportata all'apparato di enucleazione 10, operante in modo tale da sviluppare segnali enucleati presentanti ampiezze maggiori, in modo tale da tendere a contrastare la riduzio ne degli stessi introdotta dal processo sottrattivo del confronto, come precedentemente descritto. I segnali di differenza superiore ed inferiore UDS e LDS vengono individualmente confrontati con il livello del segnale della linea di base (zero) sviluppato dalla sorgente di riferimento zero 80. Nei cicli dei segnali di orologio, quando viene sviluppato il segnale di differenza UDS, il comparatore digitale 82 applica un livello logico "vero" al terminale di ingresso J del flip-flop 88 il quale imposta l'uscita 0 dello stesso in risposta al segnale di orologio, o di tempiiicazione CLK derivato dalla sorgente 34 schematizzata nella figura 1. Il multiplicatore (MUX) 86 risponde all'uscita Q allo stato di impostazione mediante trasferimento del segnale di soglia superiore UTS alla propria uscita, allo scopo di sviluppare i segnali digitali enucleati e reintegrati di uscita CS" in corrispondenza della stessa, per ? successivi cicli di tempificazione, o di orologio.

In modo analogo, quando viene sviluppato il segnale di differenza LDS, il comparatore digitale 84 applica un livello logico "vero" al terminale di ingresso K

del flip-flop 88 il quale ripristina la propria uscita 0

(e posiziona, o imposta l'uscita Q ) in risposta -ad un segnale di tempiiicazione, o di orologio CLK. Il rrrultiplatore MUX 86 risponde all'uscita Q allo stato di ripristino per mezzo del trasferimento del segnale di soglia inferiore LTS in corrispondenza della propria uscita, allo scopo di sviluppare il segnale enucleato e reintegrato CS" per i successivi cicli di tempificazione, o di orologio.

In questo modo, il segnale enucleato e reintegrato CS" comprende uno dei segnali UTS e LTS scelto dal multiplatore MUX 86, in accordo con il senso secondo il quale il segnale digitale di ingresso si ? per ultimo sco stato dalla gamma allora presente i valori di enucleazione; in questa modifica, l'uscita del buffer 32 non viene util?z. zata come un segnale di uscita. Deve essere nuovamente rilevato che i sommatori 44 e 46 sommano i segnali di riferimento di enucleazione UR e LR ai contenuti memorizzati del buffer 32, allo scopo di sviluppare segnali di soglia UTS e LTS, rispet_ tivamente. Conseguentemente, il segnale enucleato e reintegrato CS" sviluppato dalla versione rappresentata nella figura 4, viene incrementato dei valori di UR e LR rispetto al segnale enucleato sviluppato in corrispondenza del terminale 14 per mezzo della versione rappresentata nella figura 1.

Ad esempio, in risposta ai segnali di ingresso 100 illustrati nella figura 2a, il circuito di enucleazione 10,includente la modifica riportata nella figura 4, sviluppa i segnali enucleati e reintegrati 106, (rappresentati in tratteggio) nella figura 2b. Nella tabella sono stati riportati dei numeri sottolineati per identificare i campioni dei segnali di soglia UTS e LTS scelti dal mul tiplatore MUX 86, per lo sviluppo dei segnali enucleati e reintegrati 106.

Alcune modifiche delle versioni precedentemente descritte vengono contemplate come rientranti nello spirito e nello scopo della presente invenzione, la quale deve essere considerata limitata soltanto dalle rivendicazioni riportate in appendice. Ad esempio, quando la gamma di enucleazione risulta centrata simmetricamente attorno al valore del segnale della linea di base, i segnali di riferimento UR e LR presentano valori uguali, in modo tale che entrambi possano venire sviluppati da un registro di memorie nella sorgente 40. In questo caso, il sommatore 46 pu? ricevere un bit di segno negativo, permanentemente stabilito,oppure un sottrattone pu? essere impiegato in sostituzione del sommatore 46 allo scopo di sottrarre il segnale LR dal segnale CS.

Claims

Rivendicazioni

1. Apparato per 1'enucleazione di segnali digitali, comprendente:

?una sorgente di segnali digitali di ingresso; mezzi di confronto per sviluppare segnali dig:i tali rappresentativi i quali risultano rappresentativi del grado secondo il quale i segnali digitali di ingresso si scostano da una gamma di valori digitali, caratterizzato dal fatto che comprende:

una sorgente (40, 42) di segnali digitali di riferimento rappresentati da un primo segnale (UR) e da un secondo segnale (LR) presentanti valori in grado di determinare i confini non modificati di detta gamma di valori digitali;

mezzi di modifica (44, 46) sensibili a detti segnali digitali rappresentativi, per modificare i confini di detta gamma di valori digitali; e

mezzi (30, 32, 34) per sviluppare segnali digita li di uscita sensibili a detti segnali digitali rappresentativi.

2. Apparato secondo la rivendicazione 1, caratterizzato dal fatto che detti mezzi di modifica (44, 46) comprendono mezzi di combinazione (44, 46) per combinare detti segnali digitali rappresentativi (RDS) ed ognuno di detto primo (UR) e di detto secondo (LR) segnale digitale di riferimento, allo scopo di determinare i confini modificati (UTS, LTS) di detta gamma di valori digitali.

3. Apparato secondo la rivendicazione 1, caratte rizzato dal fatto che detti mezzi di sviluppo comprendono:

mezzi di memorizzazione (32) per memorizzare segnali digitali;

mezzi (30) per sommare detti segnali digitali rappresentativi (RDS) e i segnali digitali memorizzati in detti mezzi di memorizzazione; e

mezzi (34) per memorizzare detti segnali digitali sommati in detti mezzi di memorizzazione.

4. Apparato secondo la rivendicazione 3, caratterizzato dal fatto che detti mezzi di sviluppo alimentano detti segnali digitali sommati, memorizzati in detti mezzi di memorizzazione, come detti segnali digitali di uscita (CS).

5. Apparato secondo la rivendicazione 1, caratterizzato dal fatto che detti mezzi di confronto comprendono:

un primo comparatore (20) e un secondo comparatore (22) per confrontare detti segnali digitali di ingresso con i valori rappresentanti i limiti superiore (UTS) e inferiore (LTS)?modificati di detta gamma di valori digitali;

detto primo comparatore sviluppando detti segnali digitali rappresentativi quando detti segnali digitali di ingresso sono maggiori di detto valore limite superiore modificato; e

detto secondo comparatore sviluppando detti segnali digitali rappresentativi, quando detti segnali digitali di ingresso risultano inferiori a detto valore limite inferiore modificato.

6. Apparato secondo la rivendicazione 5, caratteriz zato dal fatto che detti mezzi di sviluppo comprendono mezzi di selezione dei segnali (82, 84, 86, 88) sensibili a detti segnali digitali rappresentativi (UDS, LDS) sviluppati da detto primo comparatore (20) per alimentare detti valori del confine superiore modificato (UTS) come detti segnali digitali di uscita (CS") e sensibili a detti segnali digitali rappresentativi, sviluppati da detto secondo comparatore (22) per alimentare detto valore del confine inferiore modificato (LTS) come detti segnali digitali di uscita.

7 Apparato secondo la rivendicazione 1, caratterizzato dal fatto che:

detti mezzi di sviluppo (30, 32, 34) comprendono mezzi di memorizzazione (32) per memorizzare segnali digitali ;

detti mezzi di modifica (44, 46) comprendendo mezzi (44, 46) per combinare i segnali digitali memorizzati in detti mezzi di memorizzazione e detto primo segna le .digitale di riferimento (UR) e detto secondo segnale digitale di riferimento (LR).per produrre un primo segnale (UTS) e un secondo segnale (LTS) costituenti segnali digitali di soglia, rispettivamente;

detti mezzi di confronto ( 20, 22, 24) presentando detti segnali digitali di ingresso e detti primi e secondi segnali digitali di soglia applicati agli stessi, in cui detti segnali digitali rappresentativi (RDS) rappresentano i valori e i sensi secondo i quali detti segnali digitali di ingresso si scostano da una gamma di valori fra detto primo e detto secondo valore dei segnali digitali di soglia;

detti mezzi di sviluppo comprendendo pure mezzi (30) per sommare detti segnali digitali rappresentati^ vi e detti segnali digitali memorizzati e mezzi per memorizzare detti segnali digitali sommati (CS) in detti mezzi di memorizzazione.

8. Apparato secondo la rivendicazione 7, caratterizzato dal fatto che detti mezzi di confronto comprendono:

primi mezzi comparatori (20) per fornire un segnale digitale di differenza positivo (UDS) quando il valore di questo segnale digitale di ingresso risulta superiore a quello del primo segnale digitale di soglia (UTS);

secondi mezzi comparatori (22) per fornire un segnale digitale di differenza negativo (LDS) quando il valore di detto segnale di ingresso risulta inferiore a quello di detto secondo segnale digitale di soglia (LTS).

9.Apparato secondo la rivendicazione 8, caratterizzato dal fatto che detti mezzi di confronto comprendono pure un sommatore (24) al quale .vengono accoppiati detti segnali digitali di differenza positiva (UDS) e di differenza negativa (LDS) per fornire detto segnale digitale rappresentativo (RDS).

10. Apparato secondo la rivendicazione 8, caratterizzato dal fatto che detti primi e secondi mezzi comparatori includono, individualmente, un sottrattore (50; 60) per fornire un segnale di differenza e mezzi a porta (56; 66) sensibili al segno di detto segnale di differenza per fornire detti segnali digitali di differenza positiva e di differenza negativa, rispettivamente.

11. Apparato secondo la rivendicazione 7, caratterizzato dal fatto che detti segnali digitali sommati e memorizzati (CS) vengono alimentati come detti segnali digitali enucleati.

12. Apparato secondo la rivendicazione 7, ulteriormente caratterizzato dal fatto che comprende:

mezzi (80) per fornire un segnale digitale presentante un valore predeterminato;

mezzi (82, 84) per confrontare detto segnale digitale rappresentativo e detto segnale digitale di valore predeterminato;

mezzi (86, 88) sensibili a detti mezzi per il confronto, allo scopo di fornire, selettivamente, uno fra detto primo e detto secondo segnale digitale di soglia, come detti segnali digitali enucleati (CS").

13. Apparato secondo la rivendicazione 12, carajt terizzato dal fatto che detti mezzi per fornire selettivamente uno fra detto primo e detto secondo segnale digitale di soglia comprendono mezzi di multiplazione (86), per sviluppare detto segnale digitale enucleato, in corrispondenza di un?uscita.degli stessi, presentanti un primo ingresso e un secondo ingresso in corrispondenza dei quali vengono applicati detto primo e detto secondo segnale di soglia, rispettivamente e presentanti un terminale di controllo al quale sono accoppiati detti mezzi di confronto, in modo tale che detti mezzi multiplatori possano selezionare uno fra detto primo e detto secondo segnale di soglia, come detto segnale digitale enucleato.

14. Apparato secondo la rivendicazione 1, carat terizzato dal fatto che detta sorgente (40, 42) include mezzi di memoria per memorizzare detto primo segnale di riferimento (UR) e detto secondo segnale di riferimento (LR.) negli stessi mezzi/(42) per applicare detto,primo segnale di riferimento e detto secondo segnale di riferimento a detti mezzi di memoria.