JP2590840B2 - ランレングス符号化装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、イメージ情報の帯域或いは冗長度を減少さ
せるランレングス符号化装置に関し、特にイメージデー
タからランレングスを求める装置に関する。

〔従来の技術及びその問題点〕

イメージ情報を伝送する場合、イメージデータの白黒
のビットパターンをそのまま送出したのでは冗長度が高
いため、イメージデータを符号化して伝送することが行
われている。

符号化の一つとして、イメージデータ中の画素の白黒
の状態を検出し、白或いは黒画素が連続する長さ、すな
わちランレングスを検出して符号化することが知られて
いる。

第３図は、従来のランレングス符号化装置の概略構成
を示す。

イメージデータが格納されたイメージメモリ１からの
出力は、入力バッファ２を介してランレングス検出部３
に供給される。入力バッファ２は、イメージデータを入
力バッファ２に一時記憶し、イメージメモリ１とランレ
ングス検出部３との処理速度の違いを吸収するものであ
り、イメージメモリ１に格納されているイメージデータ
を高速に符号化するために設けられている。ランレング
ス検出部３においては、イメージデータのランレングス
が検出される。符号化部４では、ランレングス検出部３
で検出されたランレングスに応じて符号化を行い、出力
バッファ５を介して記憶装置又は回線６に出力する。出
力バッファ５は、符号化されたランレングスを一時記憶
し記憶装置又は回線６と符号化部４との処理速度の違い
を吸収する。

第４図は、第３図に示されたランレングス検出部３に
対応する従来のランレングス検出回路の一例を示すブロ
ック図である。なお、第３図と対応する個所には同一符
号を付している。

図において、８は入力バッファ２からの出力が供給さ
れるシフトレジスタを示し、このシフトレジスタ８の出
力とW/B（white/black）フリップフロップ（図中W/B F.
F.で示す）９の出力とが排他的論理和素子12を介してラ
ンレングス検出制御部７に供給される。ランレングス検
出制御部７からシフトレジスタ８へはシフト信号が、ま
たW/Bフリップフロップ９へは反転信号が供給される。
更に、ランレングス検出制御部７にはビットカウンタ10
及びランレングスカウンタ11が接続され、ビットカウン
タ10により処理済のビット数をカウントし、ランレング
スカウンタ11により各ランの長さをカウントする。ラン
レングスカウンタ11からの出力は符号化部４に供給さ
れ、所定の符号化が行われる。

次に、この従来のランレングス検出回路の動作を説明
する。

ステップ（１）：入力バッファ２からシフトレジスタ８
へイメージデータをｎ（但し、ｎはイメージデータのビ
ット数）ビット入力する。

ステップ（２）：ランレングス検出制御部７は、排他的
論理和素子12によりシフトレジスタ８の最上位ビット
（MSB）の情報とW/Bフリップフロップ９の出力との排他
的論理和をとる。両者が一致している場合、すなわちW/
Bフリップフロップ９に記憶されている直前のランの画
素の種類と最新の画素の種類が同じ場合には、後述のス
テップ（３）の動作へ移行し、一致していない場合、す
なわち直前のランの画素と最新の画素が異なる場合には
後述のステップ（４）の動作へ移行する。

ステップ（３）：直前のランの画素の種類と最新の画素
の種類が同じ場合には、ランレングス検出制御部７はシ
フトレジスタ８へシフト信号を出力してイメージデータ
を１ビットだけシフトすると共に、ビットカウンタ10及
びランレングスカウンタ11の内容を１だけ加算する。

次に、ビットカウンタ10の出力がイメージデータのビ
ット数ｎより小さい場合、すなわち１ワード分の処理が
終了していない場合にはステップ（２）の動作へ移行し
て、次の画素の比較を行う。それ以外の場合、すなわち
１ワード分の処理が終了した場合は、ビットカウンタ10
をクリアしてからステップ（１）の動作へ移行し、次の
ワードのイメージデータを入力する。

ステップ（４）：直前のランの画素と最新の画素が異な
る場合には、ランレングス検出制御部７はランレングス
カウンタ11の出力を符号化部４へ出力する。このとき、
ランレングスカウンタ11には同一種類の画素の連続する
長さ、すなわちランレングスが格納されているので、こ
のランレングスカウンタ11の出力を符号化部４に供給
し、符号化部４で符号化を行う。次に、W/Bフリップフ
ロップ９の出力を反転し、ランレングスカウンタ11をク
リアしてからステップ（２）の動作へ移行する。

上述の動作によりイメージデータはランレングスに変
換され、更に符号化が行われる。

しかしながら、第４図に示される従来技術において
は、イメージデータの内容を符号化する際に、１ビット
ずつ画素の種類を判別してランレングス検出の処理をし
ているため、高速に符号化処理を行うことができないと
いう欠点があった。

〔発明が解決しようとする問題点〕

本発明は、前記した従来技術の欠点を改良するために
案出されたものであって、イメージデータを１ビットず
つ処理するのではなく、ある一定長、たとえば、１ワー
ド以下のランについては、一度にランレングスに変換す
ることによって、高速に符号化処理することを目的とす
る。

〔問題点を解決するための手段〕

本発明は、上記目的を達成するため、イメージデータ
のランレングスを符号化するランレングス符号化装置に
おいて、前記イメージデータをｎ（但し、ｎはイメージ
データの１ワードのビット数）ビットずつラッチするｎ
ビットのラッチと、前記ｎビットのラッチからのイメー
ジデータが入力されるｎビットのバレルシフタと、前記
ｎビットのバレルシフタの出力に接続され前記バレルシ
フタから入力されたイメージデータのランレングスを検
出するプライオリティエンコーダと、前記プライオリテ
ィエンコーダにより検出された前記ランレングスの値を
順次加算しその値がｎとなったときにキャリーを出力し
て自分自身をクリアするとともに前記ｎビットラッチに
ラッチ動作を行なわせ、更に、加算された出力を前記ｎ
ビットのバレルシフタに供給するｋビット（但し、2^k＝
ｎ）の加算器とを備えており、前記ｎビットのラッチ
は、入力されるｎビットのイメージデータ内の全てのラ
ンレングスが検出されるまでは前記ｎビットのバレルシ
フタに入力するイメージデータを更新しないようにイメ
ージデータを保持するものであり、前記ｎビットのバレ
ルシフタは、前記加算器からの加算された出力に等しい
ビット数だけ入力されたイメージデータを移動させて出
力するものであることを特徴とする。

〔作用〕

本発明においては、イメージデータが１ワードずつラ
ッチにラッチされ、ラッチからのイメージデータが１ワ
ードずつバレルシフタに入力される。バレルシフタ内の
イメージデータのランレングスはプライオリティエンコ
ーダで検出される。検出された前記ランレングスは加算
器により順次加算され、１ワード分になったときキャリ
ーが出力され自分自身はクリアされる。加算器のキャリ
ーによりラッチはラッチ動作を行なう。更に、加算器の
出力はバレルシフタに供給され、前記バレルシフタにお
いて、前記加算器からの加算された出力に等しいビット
数だけイメージデータを移動させることにより、次のラ
ンのランレングスが検出される。このようにして、１ワ
ード以下の画素のランであれば、イメージデータが一度
にランレングスに変換されることになる。

〔実施例〕

以下、図面を参照しながら実施例に基づいて本発明の
特徴を具体的に説明する。

本発明の実施例の構成を第１図に示す。なお第４図と
対応する個所には同一符号を付してある。

イメージデータが供給される入力バッファ２にはラッ
チ22が接続され、同ラッチ22は入力バッファ２からのイ
メージデータをｎビットずつラッチする。なお、ｎはイ
メージデータの１ワードのビット数であり、本実施例で
はｎ＝16として説明する。ラッチ22にはバレルシフタ23
が接続され、同バレルシフタ23は後述する４ビット加算
器28の出力をｍとしたとき、ラッチ22の出力をｍビット
だけ右シフトして出力する。このとき、左側のｍビット
はラッチ22の最左端のビットの情報と反対の情報を出力
する。

排他的論理和素子25−１〜25−16は、バレルシフタ23
の16ビットの出力をW/Bフリップフロップ24の出力によ
って非反転又は反転して16−４プライオリティエンコー
ダ26に出力する。このプライオリティエンコーダ26は、
排他的論理和素子25−１〜25−16の出力において最も右
にある情報“1"の位置を最右端から教えて出力する。す
なわち、情報“0"が最右端から連続している数（ランレ
ングス）を出力する。４ビット加算器28は、プライオリ
ティエンコーダ26からの前記ランレングスを加算してｎ
すなわち“16"となったときにキャリーを出力し、これ
をランレングス検出制御部21へ知らせる。また、14ビッ
ト加算器27は、前記ランレングスを加算して前記情報の
連続（ラン）が16ビットずつのイメージデータの境界に
またがる場合のランレングスを計数する。ランレングス
検出制御部21は、ラッチ22,バレルシフタ23,W/Bフリッ
プフロップ24,14ビット加算器27及び４ビット加算器28
等に制御信号を供給し、ランレングス検出処理の制御を
行う。

本発明の実施例の動作を、第２図に示すフローチャー
ト及び第１図を参照して説明する。

また、第１表はイメージデータとランレングスとの関
係の具体例を示し、第２表は変換処理の途中経過を具体
例を示す。なお、表における○印は、表の上欄に記され
た各処理が実行されることを示す。

いま、第１表Ａに示す５ワード（１ワード16ビット）
のイメージデータのランレングスを求める場合について
説明する。但し、第１表Ａにおいては、右側から左側へ
また上側から下側にランレングスを検出するものとす
る。すなわち、最初の情報“0"のランレングスが“5"で
あり、以下情報“1"のランレングスが“2",情報“0"の
ランレングスが“10",・・・となる。

まず、第２図に示すフローチャートの処理31で、入力
バッファ２からの16ビットのイメージデータ61（第１表
参照）をラッチ22へラッチする。４ビット加算器28は予
めクリアされており、またW/Bフリップフロップ24の出
力は“0"となっているので、プライオリティエンコーダ
26には、第２表の番号１の欄に示すようなイメージデー
タ61と同一のデータ51が入力される。

次に、処理32でプライオリティエンコーダ26はその出
力として、番号１の欄に示すようなデータ52を出力す
る。すなわち、イメージデータ61においては、右端から
情報“0"が５個連続しているので、番号１の欄における
プライオリティエンコーダ出力データ52は“５（二進数
で0101）”になる。

処理33及び処理34では、プライオリティエンコーダ26
の出力データ52が、14ビット加算器27及び４ビット加算
器28へ加算される。加算器27と加算器28はクリアされて
いるので、その出力はそれぞれ番号１の欄に示されるデ
ータ53及びデータ54のようになる。すなわち、ここで最
初の情報“0"のランレングスである“5"が検出される。

処理35では、加算器28の出力が16であるかどうか、す
なわち４ビット加算器28からキャリーが出力されたかを
ランレングス検出制御部21で判断して、加算器28の出力
が16の場合には処理40を実行し、それ以外の場合は処理
36を実行する。第２表に示す場合、番号１の欄では、４
ビット加算器28の内容は５であるので処理36に進む。

処理36では、番号１の欄の14ビット加算器27の出力デ
ータ53、すなわち“5"をランレングスとして符号化部４
へ出力する。

処理37では、４ビット加算器28の出力がｍであるとす
ると（番号１の欄のデータ54ではｍ＝５）、ラッチ22の
出力はバレルシフタ23によって、右へｍビットシフトさ
れる。このとき、左側のｍビットはラッチ22の最左端の
ビットの情報と反対の情報と同じになる。すなわち、番
号１の欄のデータ51の場合、最左端が“0"であるから左
側５ビットは“1"になる。したがって、バレルシフタ23
の出力データは“1111100000000011"となる。

処理38では、W/Bフリップフロップ24の出力を反転す
る。したがって、W/Bフリップフロップ24の出力が“0"
から“1"になるので、番号１の欄のデータ51では、バレ
ルシフタ23の16ビットの出力は反転されてプライオリテ
ィエンコーダ26へ番号２の欄のデータ51、すなわち“00
00011111111100"が入力される。

処理39では、14ビット加算器27がクリアされて処理32
を再び実行する。

以下、同様に処理32〜処理39が実行されて、番号２の
欄に示される14ビット加算器27のデータ53、すなわち次
の情報“1"のランレングスである“2"が符号化部４へ出
力されてプライオリティエンコーダ26の入力は番号３の
欄のデータ51のようになる。

次に、処理32〜処理34が実行されると、番号３の欄の
データ54のように、４ビット加算器28の出力54が“16
（二進数で10000）”となり、キャリーが出力されるの
で、処理40が実行される。

処理40では４ビット加算器28がクリアされる。

次に、処理41で１走査ラインのイメージデータの処理
を終了したかどうか判断して、まだ終了していない場合
は処理31を実行する。

処理31では、先に処理したイメージデータの次のデー
タ、すなわち、第１表に示すデータ62がラッチ22へラッ
チされる。４ビット加算器28は処理40でクリアされてお
り、W/Bフリップフロップ24の出力はこの場合“0"であ
るから、番号４の欄のデータ51がプライオリティエンコ
ーダ26へ入力される。

処理32では、プライオリティエンコーダ26から番号４
の欄のデータ52が出力される。

処理33及び処理34では、プライオリティエンコーダ26
の出力が14ビット加算器27及び４ビット加算器28へ加算
される。このとき、14ビット加算器27には直前の処理33
の実行時に番号３の欄のデータ53が入っているので、今
回の処理33の実行によって番号４の欄のデータ53を出力
する。すなわち、データ61の左側には情報“0"の長さ９
ビットのランがあり、データ62の右側にも情報“0"の長
さ１ビットのランがあるので、全体で長さ10ビットの
“0"ランがあることになる。今回の処理33で９ビット＋
１ビット＝10ビットの加算が実行されたことになる。

以下、同様に処理35〜処理39が実行されて、番号４の
欄のデータ53、すなわち３番目の情報“0"のランレング
スである10が符号化部４へ出力される。

以上のような処理を繰返し実行して、第２表の番号５
〜11の欄のように、ランレングスが次々と符号化部４へ
出力される。その結果、第１表Ａに示す５ワードのイメ
ージデータ61〜65が第１表Ｂに示す７個のランレングス
66〜72へ、すなわち“5",“2",“10",・・・へ変換され
る。

ここで、本発明の実施例と第４図に示す従来技術の処
理速度を比較する。

従来技術において、イメージデータを１ビット処理す
るのに１クロックかかるとすると、すなわち、第４図に
おけるシフトレジスタ８の動作時間を１クロックとする
と、第１表Ａのイメージデータ61〜65を処理するのに80
（＝16ビット×５ワード）クロックの時間を必要とす
る。

これに対して、本発明の実施例においては、第２図の
処理32〜処理39の実行するのに３クロックかかるとする
と、第１表Ａのイメージデータ61〜65を処理するのに第
２図のフローチャートにおいて、処理31〜39,40,41を11
回繰り返すので合計３クロック×11＝33クロックの時間
しか必要とせず、大幅に処理時間を短縮することができ
る。なお、処理32〜処理39を実行するのに３クロックか
かるという意味は、第１図のブロック図において、バレ
ルシフタ23,排他的論理和素子25,プライオリティエンコ
ーダ26,14ビット加算器27及び４ビット加算器28のそれ
ぞれの動作時間を合計したときの動作時間が、第４図に
示されるシフトレジスタ８の動作時間を１クロックとし
たとき、その３倍に相当するという意味である。

〔発明の効果〕

以上に述べたように、本発明のランレングス符号化装
置においては、イメージデータのランレングス変換を行
うに際し、イメージデータを１ワードずつラッチにラッ
チし、ラッチからのイメージデータを１ワードずつバレ
ルシフタに入力し、バレルシフタ内のイメージデータの
ランレングスをプライオリティエンコーダで検出してい
る。そして、検出したランレングスを加算器により順次
加算し、１ワード分になったときキャリーを出力させ自
分自身をクリアする。更に、加算器の出力をバレルシフ
タに供給し、このバレルシフタにおいて、加算器からの
加算された出力に等しいビット数だけイメージデータを
移動させるようにしている。これにより、一定長以下の
画素のランであれば、イメージデータを一度にランレン
グスに変換することができる。したがって、１ビットず
つ変換処理を行う従来技術に比べて、高速にランレング
ス変換を実行することができる。

【図面の簡単な説明】

第１図は本発明に係るランレングス符号化装置の実施例
の構成図、第２図は本発明の実施例の動作を説明するた
めのフローチャート、第３図はランレングス符号化を実
行する符号化回路の基本的構成図、第４図は従来技術の
実施例の構成図を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】イメージデータのランレングスを符号化す
   るランレングス符号化装置において、 前記イメージデータをｎ（但し、ｎはイメージデータの
   １ワードのビット数）ビットずつラッチするｎビットの
   ラッチと、 前記ｎビットのラッチからのイメージデータが入力され
   るｎビットのバレルシフタと、 前記ｎビットのバレルシフタの出力に接続され前記バレ
   ルシフタから入力されたイメージデータのランレングス
   を検出するプライオリティエンコーダと、 前記プライオリティエンコーダにより検出された前記ラ
   ンレングスの値を順次加算しその値がｎとなったときに
   キャリーを出力して自分自身をクリアするとともに前記
   ｎビットラッチにラッチ動作を行なわせ、更に、加算さ
   れた出力を前記ｎビットのバレルシフタに供給するｋビ
   ット（但し、2^k＝ｎ）の加算器とを備えており、 前記ｎビットのラッチは、入力されるｎビットのイメー
   ジデータ内の全てのランレングスが検出されるまでは前
   記ｎビットのバレルシフタに入力するイメージデータを
   更新しないようにイメージデータを保持するものであ
   り、 前記ｎビットのバレルシフタは、前記加算器からの加算
   された出力に等しいビット数だけ入力されたイメージデ
   ータを移動させて出力するものである ことを特徴とするランレングス符号化装置。