JPH07200252A - バレルシフタ回路 - Google Patents
バレルシフタ回路Info
- Publication number
- JPH07200252A JPH07200252A JP5336204A JP33620493A JPH07200252A JP H07200252 A JPH07200252 A JP H07200252A JP 5336204 A JP5336204 A JP 5336204A JP 33620493 A JP33620493 A JP 33620493A JP H07200252 A JPH07200252 A JP H07200252A
- Authority
- JP
- Japan
- Prior art keywords
- data
- latch
- shift
- bits
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
Abstract
(57)【要約】
【目的】回路規模を縮小したバレルシフタ回路を提供す
る。 【構成】（ｎ＋ｍ）ビットのラッチ回路１５５、ラッチ
回路に保持されている有効なビット長を示すレジスタ１
０７、最長ｎビットの可変長符号をラッチ１０８に接続
するセレクタ１０３、シフト数を計数するカウンタ回路
を設け、ラッチ１０８をｋビットで分割し、前回シフト
した値とレジスタ１０７の値の差分だけビットずつシフ
トするようにセレクタ１０３を制御してラッチ１０８に
データを保持する。そして、レジスタ１０７の値がｍを
超えた時にｍビットを出力するともに、ラッチ１０８内
のデータをｍビットシフトするようにセレクタ１０３を
制御する。
る。 【構成】（ｎ＋ｍ）ビットのラッチ回路１５５、ラッチ
回路に保持されている有効なビット長を示すレジスタ１
０７、最長ｎビットの可変長符号をラッチ１０８に接続
するセレクタ１０３、シフト数を計数するカウンタ回路
を設け、ラッチ１０８をｋビットで分割し、前回シフト
した値とレジスタ１０７の値の差分だけビットずつシフ
トするようにセレクタ１０３を制御してラッチ１０８に
データを保持する。そして、レジスタ１０７の値がｍを
超えた時にｍビットを出力するともに、ラッチ１０８内
のデータをｍビットシフトするようにセレクタ１０３を
制御する。
Description
【０００１】
【産業上の利用分野】本発明は、入力データをそのシフ
ト量に応じてシフトするバレルシフタに関する。
ト量に応じてシフトするバレルシフタに関する。
【０００２】
【従来の技術】ファクシミリ信号では、送信側で原画像
を符号化して送信し、受信側で復号化する処理が行われ
る。この処理は画素の白の部分の個数を白ラン、黒の部
分の個数を黒ランとしカウントし、その個数に対応して
特定の符号コードが割り当てられている。この特定の符
号コードは発生する頻度の高いものほど短い符号が割り
当てられている。これによってデータ量が著しく削減さ
れる。この符号コードは可変ビット長のデータであり、
可変ビット長のデータを取り扱う場合不便なことが多い
ので所定の長さにデータを揃える必要がある。
を符号化して送信し、受信側で復号化する処理が行われ
る。この処理は画素の白の部分の個数を白ラン、黒の部
分の個数を黒ランとしカウントし、その個数に対応して
特定の符号コードが割り当てられている。この特定の符
号コードは発生する頻度の高いものほど短い符号が割り
当てられている。これによってデータ量が著しく削減さ
れる。この符号コードは可変ビット長のデータであり、
可変ビット長のデータを取り扱う場合不便なことが多い
ので所定の長さにデータを揃える必要がある。
【０００３】一方、静止画を圧縮する国際規格であるＪ
ＰＥＧや動画を圧縮する国際規格ＭＰＥＧにおいてもＤ
ＣＴ変換後、量子化し、有効係数が０の継続数と０でな
い有効係数をまとめて１つの符号データ系列に符号化す
る。この符号データも前述のファクシミリと同様に可変
ビット長のデータである。したがって、この可変ビット
長のデータを所定の長さのデータ長に揃える際にバレル
シフタが必要となる。
ＰＥＧや動画を圧縮する国際規格ＭＰＥＧにおいてもＤ
ＣＴ変換後、量子化し、有効係数が０の継続数と０でな
い有効係数をまとめて１つの符号データ系列に符号化す
る。この符号データも前述のファクシミリと同様に可変
ビット長のデータである。したがって、この可変ビット
長のデータを所定の長さのデータ長に揃える際にバレル
シフタが必要となる。
【０００４】図６に従来のバレルシフタ回路の例を示
す。入力される符号データの最長のビット数を１６ビッ
ト、出力する所定のデータ長を１６ビットとして動作の
説明をする。図７にシフトレジスタ５０８、カウンタ５
０６、カウンタ５０７の状態を示す。
す。入力される符号データの最長のビット数を１６ビッ
ト、出力する所定のデータ長を１６ビットとして動作の
説明をする。図７にシフトレジスタ５０８、カウンタ５
０６、カウンタ５０７の状態を示す。
【０００５】初期状態でカウンタ５０７の値は０とす
る。１番目の符号データとして“１１００１１１”が入
力されたとする。ラッチ５０１はこの符号データを保持
する。この符号の長さは７ビットであるからラッチ５０
２には“７”が保持される。ラッチ５０２の出力はＡＬ
Ｕ５０５で３２−７＝２５の処理を行い、ロード信号５
５１に同期してカウンタ５０７にロードされる。したが
って、ロード直後のカウンタ５０７の値は２５となる。
る。１番目の符号データとして“１１００１１１”が入
力されたとする。ラッチ５０１はこの符号データを保持
する。この符号の長さは７ビットであるからラッチ５０
２には“７”が保持される。ラッチ５０２の出力はＡＬ
Ｕ５０５で３２−７＝２５の処理を行い、ロード信号５
５１に同期してカウンタ５０７にロードされる。したが
って、ロード直後のカウンタ５０７の値は２５となる。
【０００６】ラッチ５０１に保持された符号データはロ
ード信号５５１に同期してパラレル／シリアル変換器５
０３にロードされる。カウンタ５０７は３２でキャリー
信号５５２が“１”になるようになっており、このキャ
リー信号５５２が立つまでクロック５５３を入力する。
キャリー信号５５２が立っているとき、シフトレジスタ
５０８はＬＳＢ側から数えて７ビットまでデータが入力
されており、カウンタ５０６の値は７になっている。こ
の状態が図７の状態１である。カウンタ５０６の値が１
６になっていないためキャリー信号５５４は“１”にな
らない。
ード信号５５１に同期してパラレル／シリアル変換器５
０３にロードされる。カウンタ５０７は３２でキャリー
信号５５２が“１”になるようになっており、このキャ
リー信号５５２が立つまでクロック５５３を入力する。
キャリー信号５５２が立っているとき、シフトレジスタ
５０８はＬＳＢ側から数えて７ビットまでデータが入力
されており、カウンタ５０６の値は７になっている。こ
の状態が図７の状態１である。カウンタ５０６の値が１
６になっていないためキャリー信号５５４は“１”にな
らない。
【０００７】次は、２番目の符号データ“１１１００１
０１００１”が入力されたとする。この場合カウンタ５
０７には３２−１１＝２１がロード信号５５１に同期し
てロードされる。クロック５５３を入力していくとカウ
ンタ５０６のキャリー信号５５４が“１”となり、制御
回路５０９はカウンタ５０７のカウンタ動作を停止す
る。この状態が図７の状態２である。
０１００１”が入力されたとする。この場合カウンタ５
０７には３２−１１＝２１がロード信号５５１に同期し
てロードされる。クロック５５３を入力していくとカウ
ンタ５０６のキャリー信号５５４が“１”となり、制御
回路５０９はカウンタ５０７のカウンタ動作を停止す
る。この状態が図７の状態２である。
【０００８】このとき、出力ラッチ５１０にラッチ信号
５５５を出力し、シフトレジスタ５０８のデータをラッ
チ５１０にラッチし、カウンタ５０６は一旦ここでリセ
ットされる。この状態が図６の状態３である。その後、
キャリー信号５５２が“１”になるまでカウンタ５０７
のカウンタ動作を再開する。キャリー信号５５２が
“１”になった時、カウンタ５０６の値は２であり、シ
フトレジスタ５０８のＬＳＢ側から数えて２ビット目ま
でデータが入力されている。この状態が図７の状態４で
ある。
５５５を出力し、シフトレジスタ５０８のデータをラッ
チ５１０にラッチし、カウンタ５０６は一旦ここでリセ
ットされる。この状態が図６の状態３である。その後、
キャリー信号５５２が“１”になるまでカウンタ５０７
のカウンタ動作を再開する。キャリー信号５５２が
“１”になった時、カウンタ５０６の値は２であり、シ
フトレジスタ５０８のＬＳＢ側から数えて２ビット目ま
でデータが入力されている。この状態が図７の状態４で
ある。
【０００９】
【発明が解決しようとする課題】前述のような構成の場
合、例えば１１ビットの符号データを処理すると１１ク
ロックかかることにより、高速に処理を行う上で問題と
なっていた。特開昭５３−５７５７６では２ビットある
いは１ビットのシフトを行う機能をもったシフト回路を
用いて、この問題を解決しようとしている。しかし、回
路の構成は簡単であるが、符号データのビット長が長く
なると処理する時間（クロック数）が多くなり高速化に
は適していなかった。一方、特開平３−２５５７２３で
は１クロックでシフトする機能をもっているが、入力す
る符号のビット長が長くなると回路の規模が大きくなっ
てしまい、ＬＳＩ等にするには不向きであった。
合、例えば１１ビットの符号データを処理すると１１ク
ロックかかることにより、高速に処理を行う上で問題と
なっていた。特開昭５３−５７５７６では２ビットある
いは１ビットのシフトを行う機能をもったシフト回路を
用いて、この問題を解決しようとしている。しかし、回
路の構成は簡単であるが、符号データのビット長が長く
なると処理する時間（クロック数）が多くなり高速化に
は適していなかった。一方、特開平３−２５５７２３で
は１クロックでシフトする機能をもっているが、入力す
る符号のビット長が長くなると回路の規模が大きくなっ
てしまい、ＬＳＩ等にするには不向きであった。
【００１０】本発明は、上述の問題に鑑み、符号データ
のビット長が長くなっても回路の規模を小さくかつシフ
ト処理を高速に処理できることを目的とする。
のビット長が長くなっても回路の規模を小さくかつシフ
ト処理を高速に処理できることを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、最大ｎビットからなる可変長符号データを入力し、
ｍビットの固定長データとして出力するバレルシフタ回
路において、バレルシフタ内に（ｎ＋ｍ）ビットのラッ
チ、（ｎ＋ｍ）ビットのラッチに保持されている有効な
ビット数を示すシフト制御レジスタ、入力された可変長
符号データを前述の（ｎ＋ｍ）ビットのラッチに接続す
るためのデータセレクタ、１ビットずつのシフトをカウ
ントするカウンタ回路を設け、当該ラッチ回路を論理的
にｋビットで分割し、第一段階のシフトとして前述の論
理分割の値ｋの整数倍で前述のシフト制御レジスタの値
を超える最初の値の分だけシフトしてラッチするように
前述のデータセレクタを制御し、第二段階のシフトとし
て第一段階のシフトした値とシフタ制御レジスタの値の
差分だけ１ビットずつシフトするように前述のデータセ
レクタを制御することを特徴とするものである。
め、最大ｎビットからなる可変長符号データを入力し、
ｍビットの固定長データとして出力するバレルシフタ回
路において、バレルシフタ内に（ｎ＋ｍ）ビットのラッ
チ、（ｎ＋ｍ）ビットのラッチに保持されている有効な
ビット数を示すシフト制御レジスタ、入力された可変長
符号データを前述の（ｎ＋ｍ）ビットのラッチに接続す
るためのデータセレクタ、１ビットずつのシフトをカウ
ントするカウンタ回路を設け、当該ラッチ回路を論理的
にｋビットで分割し、第一段階のシフトとして前述の論
理分割の値ｋの整数倍で前述のシフト制御レジスタの値
を超える最初の値の分だけシフトしてラッチするように
前述のデータセレクタを制御し、第二段階のシフトとし
て第一段階のシフトした値とシフタ制御レジスタの値の
差分だけ１ビットずつシフトするように前述のデータセ
レクタを制御することを特徴とするものである。
【００１２】
【実施例】以下図面を用いて本発明について説明する。
図１は本発明の実施例を示すブロック図である。ここで
はｎ＝１６、ｍ＝１６、ｋ＝４とし、値は全て２進数で
記述する。
図１は本発明の実施例を示すブロック図である。ここで
はｎ＝１６、ｍ＝１６、ｋ＝４とし、値は全て２進数で
記述する。
【００１３】前段からのデータラッチ信号１５２で、可
変ビット長の符号データとその符号データのビット数を
表す符号長データは、それぞれ符号ラッチ１０１、符号
長ラッチ１０２に保持される。
変ビット長の符号データとその符号データのビット数を
表す符号長データは、それぞれ符号ラッチ１０１、符号
長ラッチ１０２に保持される。
【００１４】ＡＬＵ１０４は、今回入力された符号デー
タのビット数と前回までのシフト処理でデータラッチ１
０８に保持されている有効データのビット数を加算して
出力する。この値は今回入力された符号データがシフト
処理された結果、データラッチ１０８に保持されている
データのビット数を表す。
タのビット数と前回までのシフト処理でデータラッチ１
０８に保持されている有効データのビット数を加算して
出力する。この値は今回入力された符号データがシフト
処理された結果、データラッチ１０８に保持されている
データのビット数を表す。
【００１５】引き算器１０５はシフト制御レジスタ１０
７の出力１５７の値から“１００００”の値を引く処理
を行う。この引き算器１０５の出力１６８は出力ラッチ
１０９に１６ビットのデータがラッチされた後のデータ
ラッチ１０８に残っている有効なデータのビット数を示
す。
７の出力１５７の値から“１００００”の値を引く処理
を行う。この引き算器１０５の出力１６８は出力ラッチ
１０９に１６ビットのデータがラッチされた後のデータ
ラッチ１０８に残っている有効なデータのビット数を示
す。
【００１６】シフト制御レジスタ１０７は５ビットのラ
ッチ構成され、５ビットの出力はデータラッチ１０８に
保持されているデータの有効ビット数を表す。
ッチ構成され、５ビットの出力はデータラッチ１０８に
保持されているデータの有効ビット数を表す。
【００１７】ＡＬＵ１１１の一方の入力にはシフト制御
レジスタ１０７の出力１５７の上位３ビットが入力さ
れ、もう一方にはシフト制御レジスタ１０７の出力１５
７の下位ビットの論理和を取った結果に“００”を付加
したデータを入力する。つまり、シフト制御レジスタ１
０７の出力１５７が４の倍数の時のみ“００”を、その
他の場合は“００１”を入力することになる。ＡＬＵ１
１１の３ビット出力１５８はデータセレクタ１０３に入
力され、この値が第１段階のシフト量を決定する。
レジスタ１０７の出力１５７の上位３ビットが入力さ
れ、もう一方にはシフト制御レジスタ１０７の出力１５
７の下位ビットの論理和を取った結果に“００”を付加
したデータを入力する。つまり、シフト制御レジスタ１
０７の出力１５７が４の倍数の時のみ“００”を、その
他の場合は“００１”を入力することになる。ＡＬＵ１
１１の３ビット出力１５８はデータセレクタ１０３に入
力され、この値が第１段階のシフト量を決定する。
【００１８】ＡＬＵ１１３の一方の入力には、ＡＬＵ１
１１の出力１５８のＬＳＢ側に２ビットの“００”を付
加して５ビットとなった値が入力される。もう一方の入
力には、シフト制御レジスタ１０７の出力の２の補数を
取った値が入力され、前述の２ビットの“００”を付加
した５ビットの値と加算される。加算された結果のＬＳ
Ｂ側２ビットの出力１５９が１ビットずつのシフトを行
う回数を表す。
１１の出力１５８のＬＳＢ側に２ビットの“００”を付
加して５ビットとなった値が入力される。もう一方の入
力には、シフト制御レジスタ１０７の出力の２の補数を
取った値が入力され、前述の２ビットの“００”を付加
した５ビットの値と加算される。加算された結果のＬＳ
Ｂ側２ビットの出力１５９が１ビットずつのシフトを行
う回数を表す。
【００１９】カウンタ１１４は、２ビットのダウンカウ
ンタで構成され、ＡＬＵ１１３の出力１５９をロード信
号１６７に同期してロードしダウンカウントを行う。Ａ
ＬＵ１１３の出力１５９が１ビットずつシフトする回数
を表すので、カウンタの出力が０になるまでダウンカウ
ントを行う。
ンタで構成され、ＡＬＵ１１３の出力１５９をロード信
号１６７に同期してロードしダウンカウントを行う。Ａ
ＬＵ１１３の出力１５９が１ビットずつシフトする回数
を表すので、カウンタの出力が０になるまでダウンカウ
ントを行う。
【００２０】制御回路１１５はＡＬＵ１１３の出力１５
９が０であれば１ビットシフトを行わず、０でなければ
１ビットのシフトを行うため第２段階のシフト信号（以
下ＳＳＦ信号と記す）１６１を有効にする。１ビットの
シフト回数はカウンタ１１４でカウントしているため、
制御回路１１５はカウンタ１１４の出力１１６が“０
０”になるまでＳＳＦ信号１６１を有効にし、“００”
になるとＳＳＦ信号１６１を無効にする。ＳＳＦ信号１
６１を無効にした後、シフト制御レジスタラッチ信号
（以下ＳＦＲＬ信号と記す）１６５を有効にすると、現
在のデータラッチ１０８に保持されている有効なデータ
のビット数がシフト制御レジスタ１０７にラッチされ
る。制御回路１１５はこの値が“１００００”を超えて
いる場合、出力ラッチ信号１６４、１６４ビットシフト
信号（以下ＳＦ１６信号と記す）１６２、及びＳＦＲＬ
信号１６５を有効にする。出力ラッチ１０９には１６ビ
ットのデータがラッチされ、データラッチ１０８は１６
ビットシフトした値がラッチされる。ＳＦ１６信号１６
２が有効になるためシフト制御レジスタ１０７には、現
在シフト制御レジスタ１０７が保持している値から“１
００００”引いた値が入力され、ＳＦＲＬ信号１６５が
有効であるためその値がラッチされる。図４に制御回路
１１５の制御フローを示す。
９が０であれば１ビットシフトを行わず、０でなければ
１ビットのシフトを行うため第２段階のシフト信号（以
下ＳＳＦ信号と記す）１６１を有効にする。１ビットの
シフト回数はカウンタ１１４でカウントしているため、
制御回路１１５はカウンタ１１４の出力１１６が“０
０”になるまでＳＳＦ信号１６１を有効にし、“００”
になるとＳＳＦ信号１６１を無効にする。ＳＳＦ信号１
６１を無効にした後、シフト制御レジスタラッチ信号
（以下ＳＦＲＬ信号と記す）１６５を有効にすると、現
在のデータラッチ１０８に保持されている有効なデータ
のビット数がシフト制御レジスタ１０７にラッチされ
る。制御回路１１５はこの値が“１００００”を超えて
いる場合、出力ラッチ信号１６４、１６４ビットシフト
信号（以下ＳＦ１６信号と記す）１６２、及びＳＦＲＬ
信号１６５を有効にする。出力ラッチ１０９には１６ビ
ットのデータがラッチされ、データラッチ１０８は１６
ビットシフトした値がラッチされる。ＳＦ１６信号１６
２が有効になるためシフト制御レジスタ１０７には、現
在シフト制御レジスタ１０７が保持している値から“１
００００”引いた値が入力され、ＳＦＲＬ信号１６５が
有効であるためその値がラッチされる。図４に制御回路
１１５の制御フローを示す。
【００２１】図５にシフト制御レジスタ１０７の値によ
るＡＬＵ１１１の３ビットの出力値、ＡＬＵ１１３の２
ビットの出力値を示す。
るＡＬＵ１１１の３ビットの出力値、ＡＬＵ１１３の２
ビットの出力値を示す。
【００２２】データセレクタ１０３は、シフト制御レジ
スタ１０７の出力１５７、ＡＬＵ１１１の出力１５８、
制御回路１１５からの第１段階のシフト信号（以下ＦＳ
Ｆと記す）１５６、ＳＳＦ信号１６１、ＳＦ１６信号１
６２によって、符号ラッチ１０１からの出力１５３及び
データラッチ１０８の出力１５６を制御しデータラッチ
１０８にラッチデータ１５５を出力する。
スタ１０７の出力１５７、ＡＬＵ１１１の出力１５８、
制御回路１１５からの第１段階のシフト信号（以下ＦＳ
Ｆと記す）１５６、ＳＳＦ信号１６１、ＳＦ１６信号１
６２によって、符号ラッチ１０１からの出力１５３及び
データラッチ１０８の出力１５６を制御しデータラッチ
１０８にラッチデータ１５５を出力する。
【００２３】初期状態としてシフト制御レジスタ１０７
の値は“０００００”とし、例を挙げて詳細に説明す
る。図２にデータラッチ１０８、符号ラッチ１０１、出
力ラッチ１０９の内部状態を示す。
の値は“０００００”とし、例を挙げて詳細に説明す
る。図２にデータラッチ１０８、符号ラッチ１０１、出
力ラッチ１０９の内部状態を示す。
【００２４】１番目の符号データとして“００００００
１０１０１”、符号長は“０１０１１”とする。前段か
らのラッチ信号１５２で符号“００００００１０１０
１”は符号ラッチ１０１に、符号長“０１０１１”は符
号長ラッチ１０２にラッチされ、ＡＬＵ１０４の出力１
６９は“０１０１１”となる。シフト制御レジスタ１０
７の出力１５７が“０００００”であるから、図５から
ＡＬＵ１１１の出力１５８は“０００”、ＡＬＵ１１３
の出力１５９は“００”となる。制御回路１１５は、ラ
ッチ信号１５２が有効になったことを検出すると、ＦＳ
Ｆ信号１６０を有効にし、図２の状態１になるように第
１段階のシフト処理を行う。ＡＬＵ１１３の出力１５９
が“００”であるため、第２段階のシフト処理は行わ
ず、ＳＦＲＬ信号１６５を有効にしてＡＬＵ１０４の出
力１６９をシフト制御レジスタ１０７にラッチする。こ
の結果、シフト制御レジスタ１０７の出力１５７は“０
１０１１”となる。
１０１０１”、符号長は“０１０１１”とする。前段か
らのラッチ信号１５２で符号“００００００１０１０
１”は符号ラッチ１０１に、符号長“０１０１１”は符
号長ラッチ１０２にラッチされ、ＡＬＵ１０４の出力１
６９は“０１０１１”となる。シフト制御レジスタ１０
７の出力１５７が“０００００”であるから、図５から
ＡＬＵ１１１の出力１５８は“０００”、ＡＬＵ１１３
の出力１５９は“００”となる。制御回路１１５は、ラ
ッチ信号１５２が有効になったことを検出すると、ＦＳ
Ｆ信号１６０を有効にし、図２の状態１になるように第
１段階のシフト処理を行う。ＡＬＵ１１３の出力１５９
が“００”であるため、第２段階のシフト処理は行わ
ず、ＳＦＲＬ信号１６５を有効にしてＡＬＵ１０４の出
力１６９をシフト制御レジスタ１０７にラッチする。こ
の結果、シフト制御レジスタ１０７の出力１５７は“０
１０１１”となる。
【００２５】２番目の符号データとして“０００１００
１”、符号長は“００１１１”とする。前段からのラッ
チ信号１５２で符号“０００１００１”は符号ラッチ１
０１に、符号長“００１１１”は符号長ラッチ１０２に
ラッチされる。シフト制御レジスタ１０７の出力１５７
は“０１０１１”であるから、ＡＬＵ１０４の出力１６
９は“１００１０”となる。シフト制御レジスタ１０７
の出力１５７が“０１０１１”であるから、図５からＡ
ＬＵ１１１の出力１５８は“０１１”、ＡＬＵ１１３の
出力１５９は“０１”となる。
１”、符号長は“００１１１”とする。前段からのラッ
チ信号１５２で符号“０００１００１”は符号ラッチ１
０１に、符号長“００１１１”は符号長ラッチ１０２に
ラッチされる。シフト制御レジスタ１０７の出力１５７
は“０１０１１”であるから、ＡＬＵ１０４の出力１６
９は“１００１０”となる。シフト制御レジスタ１０７
の出力１５７が“０１０１１”であるから、図５からＡ
ＬＵ１１１の出力１５８は“０１１”、ＡＬＵ１１３の
出力１５９は“０１”となる。
【００２６】制御回路１１５は、ラッチ信号１５２が有
効になったことを検出すると、ＦＳＦ信号１６０を有効
にし、図２の状態２になるように第１段階シフト処理を
行う。ＡＬＵ１１３の出力１５９が“０１”であるた
め、制御回路１１５はロード信号１６７を有効にしてカ
ウンタ１１４に“０１”をロードする。
効になったことを検出すると、ＦＳＦ信号１６０を有効
にし、図２の状態２になるように第１段階シフト処理を
行う。ＡＬＵ１１３の出力１５９が“０１”であるた
め、制御回路１１５はロード信号１６７を有効にしてカ
ウンタ１１４に“０１”をロードする。
【００２７】その後カウンタ１１４はダウンカウントを
行い、制御回路１１５はカウンタ１１４の出力１６６が
“００”になるまで、つまり１回だけＳＦＳ信号１６１
を有効にし、図２の状態３になるように第２段階の１ビ
ットのシフト処理を行う。
行い、制御回路１１５はカウンタ１１４の出力１６６が
“００”になるまで、つまり１回だけＳＦＳ信号１６１
を有効にし、図２の状態３になるように第２段階の１ビ
ットのシフト処理を行う。
【００２８】次に、ＳＦＲＬ信号１６５に有効にしてＡ
ＬＵ１０４の出力１６９をシフト制御レジスタ１０５に
ラッチする。この結果、シフト制御レジスタ１０７の出
力１５７は“１００１０”となる。シフト制御レジスタ
１０７の出力１５７が“１００００”を超えてしまった
ので、制御回路１１５は出力ラッチ信号１６４を有効に
し、上位側１６ビットを出力ラッチ１０９にラッチす
る。これと同時にＳＦ１６信号１６２が有効になり、デ
ータラッチ１０８の出力データ１５６を１６ビットシフ
トしたデータがデータラッチ１０８に入力されラッチさ
れる。ＳＦ１６信号１６２が有効になるので、セレクタ
１０６は引き算器１０５の出力を選択するようになり、
シフト制御レジスタ１０７の入力は“１００１０”から
“１００００”を引いた値“０００１０”が入力され、
ＳＦＲＬ信号１６５でシフト制御レジスタ１０７にラッ
チされる。この結果図２の状態４になり、シフト制御レ
ジスタ１０７の出力１５７は“００１０”となる。
ＬＵ１０４の出力１６９をシフト制御レジスタ１０５に
ラッチする。この結果、シフト制御レジスタ１０７の出
力１５７は“１００１０”となる。シフト制御レジスタ
１０７の出力１５７が“１００００”を超えてしまった
ので、制御回路１１５は出力ラッチ信号１６４を有効に
し、上位側１６ビットを出力ラッチ１０９にラッチす
る。これと同時にＳＦ１６信号１６２が有効になり、デ
ータラッチ１０８の出力データ１５６を１６ビットシフ
トしたデータがデータラッチ１０８に入力されラッチさ
れる。ＳＦ１６信号１６２が有効になるので、セレクタ
１０６は引き算器１０５の出力を選択するようになり、
シフト制御レジスタ１０７の入力は“１００１０”から
“１００００”を引いた値“０００１０”が入力され、
ＳＦＲＬ信号１６５でシフト制御レジスタ１０７にラッ
チされる。この結果図２の状態４になり、シフト制御レ
ジスタ１０７の出力１５７は“００１０”となる。
【００２９】３番目の符号データとして“００００００
０１１１０１１”、符号長は“０１１０１”とする。前
段からのラッチ信号１５２で符号“０００００００１１
１０１１”は符号ラッチ１０１に、符号長“０１１０
１”は符号長ラッチ１０２にラッチされる。シフト制御
レジスタ１０７の出力１５７は“０００１０”であるか
ら、ＡＬＵ１０４の出力１６９は“０１１１１”とな
る。シフト制御レジスタ１０７の出力１５７が“０００
１０”であるから、図５からＡＬＵ１１１の出力１５８
は“００１”、ＡＬＵ１１３の出力１５９は“１０”と
なる。制御回路１１５は、ラッチ信号１５２が有効にな
ったことを検出すると、ＦＳＦ信号１６０を有効にし、
図３の状態５になるように第１段階のシフト処理を行
う。ＡＬＵ１１３の出力１５９が“１０”であるため、
制御回路１１５はロード信号１６７を有効にしてカウン
タ１１４に“１０”をロードする。その後カウンタ１１
４はダウンカウントを行い、制御回路１１５はカウンタ
１１４の出力１６６が“００”になるまで、つまり２回
ＳＦＳ信号１６１を有効にし、図３の状態６になるよう
に第２段階の１ビットのシフト処理を行う。次に、ＳＦ
ＲＬ信号１６５を有効にしてＡＬＵ１０４の出力１６９
をシフト制御レジスタ１０７にラッチする。この結果、
シフト制御レジスタ１０５の出力１５４は“０１１１
１”となる。
０１１１０１１”、符号長は“０１１０１”とする。前
段からのラッチ信号１５２で符号“０００００００１１
１０１１”は符号ラッチ１０１に、符号長“０１１０
１”は符号長ラッチ１０２にラッチされる。シフト制御
レジスタ１０７の出力１５７は“０００１０”であるか
ら、ＡＬＵ１０４の出力１６９は“０１１１１”とな
る。シフト制御レジスタ１０７の出力１５７が“０００
１０”であるから、図５からＡＬＵ１１１の出力１５８
は“００１”、ＡＬＵ１１３の出力１５９は“１０”と
なる。制御回路１１５は、ラッチ信号１５２が有効にな
ったことを検出すると、ＦＳＦ信号１６０を有効にし、
図３の状態５になるように第１段階のシフト処理を行
う。ＡＬＵ１１３の出力１５９が“１０”であるため、
制御回路１１５はロード信号１６７を有効にしてカウン
タ１１４に“１０”をロードする。その後カウンタ１１
４はダウンカウントを行い、制御回路１１５はカウンタ
１１４の出力１６６が“００”になるまで、つまり２回
ＳＦＳ信号１６１を有効にし、図３の状態６になるよう
に第２段階の１ビットのシフト処理を行う。次に、ＳＦ
ＲＬ信号１６５を有効にしてＡＬＵ１０４の出力１６９
をシフト制御レジスタ１０７にラッチする。この結果、
シフト制御レジスタ１０５の出力１５４は“０１１１
１”となる。
【００３０】この実施例ではｋ＝４で説明したが、ｋ＝
２の場合でも同様の働きをする。その場合にはＡＬＵ１
１１の出力が４ビットになり、カウンタ１１４は１ビッ
トのカウンタとなる。可変ビット長の符号データの最大
長が長くなってもｋの値を大きくすることによって、回
路の規模が大きくなることを防ぐことができＬＳＩ化す
る際に有利となる。
２の場合でも同様の働きをする。その場合にはＡＬＵ１
１１の出力が４ビットになり、カウンタ１１４は１ビッ
トのカウンタとなる。可変ビット長の符号データの最大
長が長くなってもｋの値を大きくすることによって、回
路の規模が大きくなることを防ぐことができＬＳＩ化す
る際に有利となる。
【００３１】
【発明の効果】以上説明したように、この発明によれば
可変ビット長の符号データが長くなっても論理分割のビ
ット数を大きくすれば、バレルシフタの回路規模が大き
くなることを防ぐことができ、ＬＳＩ化する際に有利と
なる。
可変ビット長の符号データが長くなっても論理分割のビ
ット数を大きくすれば、バレルシフタの回路規模が大き
くなることを防ぐことができ、ＬＳＩ化する際に有利と
なる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の回路の動作を説明するための図である。
【図３】図１の回路の動作を説明するための図である。
【図４】制御回路の処理の流れを示すフローチャートで
ある。
ある。
【図５】シフト制御レジスタとＡＬＵとの関係を示す図
である。
である。
【図６】従来のバレルシフタ回路の構成を示す図であ
る。
る。
【図７】図６の回路の動作を説明するための図である。
１０１，５０１ 符号ラッチ １０２，５０２ 符号長ラッチ １０３ データセレクタ １０４，１１１，１１３，５０５ ＡＬＵ １０５ 引き算器 １０６ セレクタ １０７ シフト制御レジスタ １０８ データラッチ １０９ 出力ラッチ １１０ 論理和回路 １１２，５０４ ２の補数器 １１４，５０６，５０７ カウンタ １１５，５０９ 制御回路 ５０３ パラレルシリアル変換器 ５０８ シフトレジスタ ５１０ 出力ラッチ
Claims (2)
- 【請求項１】 最長ｎビットからなる可変長符号データ
を入力し、ｍビットの固定長データとして出力するバレ
ルシフタ回路において、バレルシフタ内に（ｎ＋ｍ）ビ
ットのデータラッチ回路、データラッチ回路に保持され
ている有効なビット長を示すシフト制御レジスタ、入力
された可変長符号データをデータラッチ回路に接続する
ためのデータセレクタ、１ビットずつのシフトをカウン
トするカウンタ回路を設け、データラッチ回路を論理的
にｋビットで分割し、第一段階のシフトとして、論理分
割の値ｋの整数倍でシフト制御レジスタの値を超える最
小の値の分だけシフトするようにデータセレクタを制御
してデータラッチ回路にデータを保持する手段と、第二
段階のシフトとして、第一段階のシフトした値とシフト
制御レジスタの値の差分だけ１ビットずつシフトするよ
うにデータセレクタを制御してデータラッチ回路にデー
タを保持する手段と、シフト制御レジスタの地がｍを超
えた時にｍビットを出力するともに、データラッチ回路
に保持されているデータをｍビットシフトするようにデ
ータセレクタを制御してデータを保持する手段とを有す
るバレルシフタ回路。 - 【請求項２】 上述の論理分割の値ｋを可変する手段を
有する請求１記載に記載のバレルシフタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336204A JPH07200252A (ja) | 1993-12-28 | 1993-12-28 | バレルシフタ回路 |
| US08/365,448 US5532949A (en) | 1993-12-28 | 1994-12-28 | Barrel shifter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5336204A JPH07200252A (ja) | 1993-12-28 | 1993-12-28 | バレルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200252A true JPH07200252A (ja) | 1995-08-04 |
Family
ID=18296716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5336204A Pending JPH07200252A (ja) | 1993-12-28 | 1993-12-28 | バレルシフタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5532949A (ja) |
| JP (1) | JPH07200252A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5687102A (en) * | 1995-05-26 | 1997-11-11 | National Semiconductor Corp. | Double precision (64 bit) shift operations using a 32 bit data path |
| US5995579A (en) * | 1996-12-19 | 1999-11-30 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| US6078937A (en) * | 1996-12-19 | 2000-06-20 | Vlsi Technology, Inc. | Barrel shifter, circuit and method of manipulating a bit pattern |
| GB2330226B (en) * | 1997-08-30 | 2000-12-27 | Lg Electronics Inc | Digital signal processor |
| US6314156B1 (en) * | 2000-03-02 | 2001-11-06 | Compaq Computer Corporation | Space-efficient multi-cycle barrel shifter circuit |
| US9959247B1 (en) | 2017-02-17 | 2018-05-01 | Google Llc | Permuting in a matrix-vector processor |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5957576A (ja) * | 1982-08-20 | 1984-04-03 | Fujitsu Ltd | 画像デ−タ圧縮回路 |
| US4827441A (en) * | 1986-03-27 | 1989-05-02 | Motorola, Inc. | Barrel shifter |
| JPH03255723A (ja) * | 1990-03-06 | 1991-11-14 | Matsushita Graphic Commun Syst Inc | 可変ビット長のパッキング処理方法及び装置 |
| JP2922571B2 (ja) * | 1990-04-05 | 1999-07-26 | キヤノン株式会社 | データ変換回路 |
| US5465223A (en) * | 1992-01-09 | 1995-11-07 | Oki Electric Industry Co., Ltd. | Barrel shifter |
| US5465222A (en) * | 1994-02-14 | 1995-11-07 | Tektronix, Inc. | Barrel shifter or multiply/divide IC structure |
-
1993
- 1993-12-28 JP JP5336204A patent/JPH07200252A/ja active Pending
-
1994
- 1994-12-28 US US08/365,448 patent/US5532949A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5532949A (en) | 1996-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3227292B2 (ja) | 符号化装置、符号化方法、復号化装置、復号化方法、符号化復号化装置及び符号化復号化方法 | |
| US6215424B1 (en) | System for variable length codeword processing suitable for video and other applications | |
| US4611305A (en) | Digital signal processing circuit | |
| US5859608A (en) | Successive approximation and shift register without redundancy | |
| US4973976A (en) | Multiplexing parallel analog-digital converter | |
| US6408102B1 (en) | Encoding/decoding device | |
| US5008668A (en) | Method and apparatus for encoding and decoding data in residue number system | |
| JP2831729B2 (ja) | プライオリティエンコーダおよび浮動小数点正規化装置 | |
| EP0416869A2 (en) | Digital adder/accumulator | |
| US6269138B1 (en) | Low power counters | |
| JPH07200252A (ja) | バレルシフタ回路 | |
| EP0597733B1 (en) | Image encoding device | |
| US6138138A (en) | High speed multiple determination apparatus | |
| US5062125A (en) | Statistic coding arrangement for producing code words comprising a variable number of bits | |
| US5905663A (en) | Minimal circuit for detecting loss of precision in floating point numbers | |
| US6496602B2 (en) | Sorting device of variable-length code | |
| KR100292050B1 (ko) | 가변장복호기의 데이타 가변장치 | |
| JP3219571B2 (ja) | 画像符号化装置及び方法 | |
| US6816098B2 (en) | High-speed oversampling modulator device | |
| JP3379273B2 (ja) | 可変長符号の符号変換回路 | |
| EP0336681B1 (en) | Code converter and encoder including the same | |
| JPS61125283A (ja) | モデイフアイド・ハフマン符号の復号装置 | |
| JP2590840B2 (ja) | ランレングス符号化装置 | |
| JP3074958B2 (ja) | 加算機能付きシリアル乗算器 | |
| JP3622473B2 (ja) | 可変長符号復号装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971118 |