JPH03255723A - 可変ビット長のパッキング処理方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発ＦＪＡは、可変ビット長データを１つ以上組み合わ
せ所定の長さのデータに揃えるパッキング処理方法及び
装置に関する。

従来の技術 白黒ファクシミリ信号は一般に極めて冗長度が大きいの
で適当な信号処理によって、この冗長度を削減し、真に
必要な信号だけを送信するようにすれば、データ量が著
しく削減される。このため原画像を符号化して送信し、
受信側で復号化する処理が行われる。符号化する場合可
変ビット長のデータが用いられる場合があるが、可変ビ
ット長データは取扱に不便な場合が多いので所定の長さ
のデータに揃えて取シ扱われる。この所定の長さのデー
タに揃えることをパッキングと称し、このパッキングを
行う回路は色々な装置で必要とされている。この−例を
第５図、第６図を用いて説明する。

第５図は、主にファクシミリに使用する一次元符号化（
ＭＨ符号化）装置のシステム構成を示したものである。

変化画素検出回路５００では、２種画像データ内の変化
画素（白画素から黒画素、黒画素から白画素に変化する
画素）の位置（アドレス）を検出し、このアドレス情報
を元にランレングス演算回路５０１は白ラン、黒ラン、
の長さを計算する。この計算結果に基づきＭＨ符号ＲＯ
Ｍ　５０２はラン長を規定された符号に変換する。この
変換された符号が可変ビット長である。パッキング回路
５０３は、この可変ビット長データを８ビツト。

１６ピツト等の一定サイズのデータにパッキングし、Ｐ
ＩＦ０５０４等を経由してＣＰＵバスに出力する。

このパッキング回路５０３の一例を第６囚に示す。

第６図において、符号ＲＯＭ　５０２からの出力の形式
は色々あるが、ここでは符号データとそのビット長が同
一のアドレスに格納されているものとする。ラッチ６０
０は、このデータと符号長を保持する。符号長（Ｎビッ
ト）は、セレクタ６０３を通して算術論理演算回路（Ａ
ＬＵ）６０４の一方に入る。

Ａ　Ｌ　Ｕ　６０４ではクロックに同期して結果が０：
になるまで減算Ｎ−１を実行する。タイミング制御回路
６０６は、ゼロフラグを見て結果が０になったことを知
ることができる。タイミング制御回路６０６は、パラレ
ル／シリアル変換回路６０１．シフトレジスタ６０２．
ビットカウンタ６０５にクロックを供給する。このクロ
ックに同期して、ラッチ６００の出力はパラレル／シリ
アル変換回路６０１に入シ、ここで１ビツトづつシフト
レジスタ６０２に入る。

そして６ツトカウンタ６０５はクロックを計算し、この
値があらかじめ定めた８ビツト又は１６ピツトになった
ときキャリー信号を出力する。この信号に応じて、シフ
トレジスタ６０２より、８ビツト又は１６ピツトにパッ
キングされたデータがＰＩＦＯ５０４に出される。

発明が解決しようとする課題 しかし、かかる構成によれば、例えば１０ビツトの可変
ビット長データをパッキングするのに１０クロツク（サ
イクル）かかることになシ、高速にパッキング処理を行
う上で問題となっていた。これは上述の訳明から明らか
なように、パラレルデータである可変ビット長データを
シリアルデータに１クロツクづつ変換し、これを再びパ
ラレルデータにして所定のパッキング長に揃えるという
操作を行うために生じたものである。

本発明は、上述の問題に鑑みてなされたもので、可変ビ
ット長のパラレルデータをシリアル変換することなくシ
フトすることにより高速にパッキングを行う可変ビット
長のパッキング処理方法および装置を提供することを目
的とする。

課題を解決するための手段 上記目的を達成するため、１個の可変ビット長のパラレ
ルデータをバレルシフタにより１回でシフトし、所定の
パッキング長になるまで、これらの可変ビット長データ
を詰め合わせてゆくことによりパッキング処理すればよ
く、本発明の可変ビット長のパッキング処理方法は、可
変ビット長のデータとそのビット長からなる第１データ
と第２データを入力し、この第２データを前記第１デー
タのビット長だけ右シフトして第２シフトデータを演算
し、この第２シフトデータと前記第１データとのビット
毎の論理和である第１論理和を演算し、次に可変ビット
長さのデータとそのビット長さからなる第３データを入
力し、この第３データを前記第１論理和のビット長だけ
右シフトして第３シフトデータを演算し、この第３シフ
トデータと前記第１論理和とのビット毎の論理和である
第２論理和を演算し、以下同様に第ｎ論理和を求めてゆ
くが、上記シフト処理においてシフトしたビットが所定
の長さよりなるパッキング長より右側にはみ出すか丁度
納まった場合には前記パッキング長に納まったビットを
含む論理和をパッキングデータとして出力すると共に、
前記パッキング長より右側にはみ出したビット列は、そ
の並び順で前記パッキング長の左側より並べ、この並べ
たデータを前記第１データとして上記処理を繰り返して
行うことによりパッキング処理をすることを特徴とする
ものである。また、本発明の可変ビット長のパッキング
処理装置は、可変ビット長のデータとそのビット長を入
力する所定の長さよりなるパッキング長のビット数を有
する入力手段と、この入力手段に入力したデータを所定
ビット敷布又は左にシフトするシフト手段と、前記パッ
キング長のビット数を有しデータをラッチするラッチ手
段と、前記シフト手段の出力と前記ラッチ手段との出力
のビット毎の論理和を演算する論理和手段と、前記所定
のビット数として前記ラッチ手段にラッチされたビット
数だけ右シフトするよう指示すると共にこの指令の結果
前記パッキング長より右側にはみ出したビットがある場
合はさらに前記パッキング長に納まったビット数だけ左
シフトするよう指示するシフト指示手段と、前記シフト
手段の出力又は前記論理和手段の出力を前記ラッチ手段
に入力し、前記シフト指示手段によって右シフトした結
果シフトしたビットが前記パッキング長より右側にはみ
出すか丁度納まった場合はパッキング長に納まったビッ
トを含む論理和をパッキングデータとして出力すると共
に前記左シフトしたデータを前記ラッチ手段に入力する
よう制御する制御手段とを備えたことを特徴とするもの
である。

作用 入力手段に可変ビット長のデータと千のビット長の第１
データを入力し、シフト手段では０シフト（シフトしな
い）でラッチ手段に出力する。次に可変ビット長のデー
タとそのビット長の第２データを入力手段に入力すると
シフト指示手段は、第１データのビット長だけ第２デー
タを右シフトするようシフト手段に指示する。制御手段
はこのシフトした第２シフトデータとラッチ手段にラッ
チされている第１データのビット毎の論理和である第１
論理和を論理和手段で演算させ、この値をラッチ手段に
入力する。次に可変ビット長さのデータとそのビット長
よりなる第３データを入力手段に入力してシフト手段に
より第１論理和のビット長だけ右シフトして第３シフト
データを出力し、この第３シフトデータとラッチ手段に
ラッチされている第１論理和とのビット毎の論理和であ
る第２論理和を論理和手段で演算し、以下同様に第ｎ論
理和を求めてゆくが、このようにシフト指示手段の指示
によって右シフトした結果、シフトしたビットが、所定
のパッキング長（例えば１６ビツト）より右側にはみ出
すか、丁度納まったとき、このパッキング長に納まった
論理和をパッキングデータとして出力し、右側にはみ出
したデータについては、パッキング長に納まったビット
数だけシフト手段で左シフトし、この左シフトしたデー
タを前記の第１データとしてラッチ手段に入力する。

このようにして、所定のパッキング長に可変ビット長デ
ータを詰めてゆき、−杯になったところでパッキングデ
ータとして出力し、あふれたデータを次のパッキング長
に詰めてゆくことができるので次々と所定のパッキング
長のデータを送出することができる。

この方法によれば１個の可変ビット長データはバレルシ
フタの１回又は左シフトあるときは２回の操作で処理で
きるので従来例のように可変ビット長データの１ビツト
毎の処理をする必要がなく高速パッキング処理を実現で
きる。

実施例 以下、本発明の一実施例を第１図〜第４図を用いて説明
する。

第１図は本実施例のパッキング回路のブロック構成図で
ある。

第２図は第１図に記載されたラッチ１００．ラッチ１０
１のデータ構成を示す。本実施例ではパッキング長を１
６ビツトとし可変長符号を１６ビツトサイズにパッキン
グする操作につき説明する。

入力段には２組のラッチ１００．　１０１があシ、２ツ
チ１００はこれからパッキングしようとする可変ビット
長データとそのビット長さＮを保持し、ラッチ１０１は
これから入るデータの前に入ったデータが単独で又はさ
らに前に入ったデータと詰め合わされたデータと、この
データを１６ビツトに右づめで順に詰めた場合左側の空
いた領域の長さを表すビット数Ｍを保持する。第２図は
この様子を表す。すなわちラッチ１００にはＮ個のデー
タが右づめに入っておシ、それ以外の部分１６−Ｎは０
が詰まっていることを表す。ラッチ１０１は右側にＭ個
の０があシ、データは右づめで１６−Ｍ個詰まっている
ことを表す。故にラッチ１００ＯＮは有効データのビッ
ト数を表し、ラッチ１０１０Ｍは空き領域のビット数を
表す。この２つのラッチ１００．　１０１には同一クロ
ックが入っておシ、このクロックに同期してラッチ操作
を行う。バレルシフタ１０２はラッチ１００に入力した
入力データＤｏ−Ｄ１５をセレクタＳＥＬ　１０３の出
力信号で示されたビット敷布または左にシフトを行う。

このシフトを行うと、シフトしたビット数だけ一方の側
が空白になるが、ここには０を詰めるものとする。例え
ば左に３ビツトシフトすると出力信号はＤ３．Ｄ４．・
・・Ｄ１５゜Ｘ、Ｘ、Ｘ、　となる。このＸ、Ｘ、Ｘ、
に０を詰め、Ｄ３．Ｄ４．　　・・・　Ｄ１５．Ｏ，０
，０とする。

演算器Ａ　Ｌ　Ｕ　１０４は１６−Ｍを計算する。また
演算器Ａ　Ｌ　Ｕ　１０５はＭ−Ｎの絶対値Ｉ　Ｍ−Ｎ
　ｌを出力する。この演算器Ａ　Ｌ　Ｕ　１０５はＭ−
Ｎ＜Ｏをそれぞれゼロフラグ（２）、ネガティブフラグ
（Ｎ）としてタイミング制御部１０８に知らせる。ＯＲ
回路１０７はバレルシフタ１０２とラッチ１０１の出力
のビット毎の論理和をとる１６ビツトのＯＲ回路である
。このＯＲ回路１０７の出力が１６ビツトすべてデータ
で詰まりた時パッキングデータとして第５図で示したＰ
ＩＦＯ５０４に出力される。なお１６ビット−杯になら
ない時に入力すべきデータが終了したときは、空白部に
は０を詰めた状態でパッキングデータとして出力する。

セレクタＳＥＬは４つあシ、それぞれ５ＥＬ１０３゜５
ＥＬ１０６，５ＥＬ１０９，５ＥＬＩＩＯと称する。こ
れらの選択条件は次の通シである。

５ＥＬ１０３　　：Ｍ−Ｎ≦０のときＧ入力を選択Ｍ−
Ｎ＞００ときＨ入力を選択 とれは、ラッチ１０１の空き領域Ｍにラッチ１００のデ
ータＮが入る時はバレルシフタ１０２でラッチ１００の
データを１６−Ｍだけシフトさせ、空き領域Ｍがラッチ
１００のデータＮより小さく空き領域Ｍにラッチ１００
のデータＮをすべて入れることができないときＭに詰め
られた分のデータまでを１バツキングデータとして出力
し、あふれたＮ−Ｍ個のデ′−夕を新たなパッキングの
データとして詰め込むためラッチ１００のデータを再び
Ｍビット左シフトさせる意味である。

なおＧ出力はラッチ１０１のＭの値が入力されるがラッ
チ１１１によりＨ出力より１クロック分遅れた値となっ
ている。

５ＥＬ１０６　　：Ｍ−Ｎ≦０のときＡ入力を選択Ｍ−
Ｎ＞０のときＢ入力を選択 とれは、ラッチ１０１の空き領域Ｍにラッチｌｏｏのデ
ータＮが入るときはＯＲ回路１０７の出力Ｂをラッチ１
０１に入れてデータを６ビツトのパッキング長−杯にな
るまで詰めてゆき、空き領域Ｍよりラッチ１００のデー
タＮが大きくなった場合は、空いているＭビット分だけ
詰めてパッキング長をデータビットで一杯いにして１バ
ツキングデータとして出力し、あふれたＮ−Ｍ個のデー
タはＳ　Ｅ　Ｌ　１０３の選択で左シフトしたデータが
出力されるので、これを新たなパッキングのデータとし
て詰め込むため、人出力をラッチ１０１に入力させる意
味である。

５ＥＬ１０９　　：初期状態のときＣ入力を選択それ以
外はＤ入力を選択 初期状態のときラッチ１０１は空きなので１６ピツトす
べて空きであることを示すためＭ＝１６とする。

５ＥＬＩＩＯ：初期状態のときＦ入力を選択それ以外は
Ｅ入力を選択 初期状態ラッチ１０１は空きなので１６ビツトすべて０
ビツトとしておく。なお、演算器Ａ　Ｌ　Ｕ　１０５は
Ｘ入力（Ｍ）、Ｙ入力（Ｎ）に対してＸ−Ｙ、１６−Ｘ
を選択的に出力するが、これは上述のＮ−Ｍ個のデータ
があふれたとき左シフトし、これを新たなパッキングの
データとして再度初期設定をするための処置で、後述す
る制御信号１１４によって制御される。

次に第１図、第３図を用いて回路の動作について説明す
る。第３図はパッキング動作時のラッチ１００、　１０
１．バレルシフタ１０２．ＯＲ回路１０７の状態を示す
ものである。

まず、初期状態では、ラッチ１０１は全て空き領域なの
でセレクタＳ　Ｅ　Ｌ　１０９は１６を出力する。また
Ｓ　Ｅ　Ｌ　１１０は０を出力している。この状態で第
３図の１行目に示すように入力データとしてＣＯＯ。

ＣＯＩ、　　・・　ＣＯｎ、Ｏｔ　　Ｏ，”・　０がラ
ッチ１００に入力する。このデータはクロックでラッチ
され、バレルシフタ１０２０入力となる。Ｓ　Ｅ　Ｌ　
１０３及びＳ　Ｅ　Ｌ　１０６の判定条件のＭ−ＮはＭ
＝１６．　Ｎ＝０なのでＭ−Ｎ＞ＯとなシＳ　Ｅ　Ｌ　
１０３ではＨ出力となる。この場合シフト量１６−Ｍ＝
１６−１６＝Ｏであシ、バレルシフタ１０２の出力デー
タは入力データと同一となる。ラッチ１０１の出力は初
期状態の条件より０であるのでＯＲ回路１０７の出力は
ラッチ１００への入力データと同一となシ、これが５Ｅ
Ｌ１０６のＢ入力となる。Ｓ　Ｅ　Ｌ　１０６では上記
によυＢ大入力選択される。従ってラッチ１０１０入力
に第３図１行目の０コードＤｏ−Ｄ１５がそのまま入力
される。このラッチ１０１に入力された状態が第３図の
２行目の「ラッチ１０１人力」である。また、Ａ　Ｌ　
Ｕ　１０５においては、１６−Ｎ＝１６−　（ｎ　＋　
１　）が計算されＳ　Ｅ　Ｌ　１０９のＤ入力となって
いる。そしてこの値が次のクロックのＭ−Ｎ値となる。

次に第１コードＣ１ｏｔ　ｅｌｌｔ　”’Ｃ１ｍｔ　Ｏ
ｓ　　Ｏｐ・・・　０がラッチ１００に入力する。第３
図３行目にこの様子を示す。このデータは次のクロック
でラッチされる。Ｓ　Ｅ　Ｌ　１０３およびＳ　Ｅ　Ｌ
　１０６のＭ−Ｎの値は上記の１６　　（ｎ　＋　１　
）により判定され、この値は第０コードのｎの値からみ
て正となる。

故にＳ　Ｅ　Ｌ　１０３はＨ出力となる。この場合１６
−Ｍの右シフトとなシ、第１コードはバレルシフタ１０
２でシフトされ、第３図４行目に示すＳＤＯ〜５Ｄ１５
を出力する。この出力と、第３図の２行目に示すラッチ
１０１の出力がＯＲ回路１０７で加算され、第３図５行
目の信号となる。またＳ　Ｅ　Ｌ　１０６の選択条件も
上記によ＃）Ｍ−Ｎ＞０であるので、このＯＲ回路１０
７の出力がラッチ１０１にラッチされる。

また、ＡＬＵ１０５の出力も更新され１６　　（ｎ　＋
　１　）（ｍ＋１）となシ次のクロックのＭ−Ｎの値と
なる。

次に、第３図の６行目に示す第２コードＣ２０゜Ｃ２１
，・・・　Ｃ２に、　Ｏ，Ｏ，・・・、０が入力ラッチ
１００に入力する。Ｓ　Ｅ　Ｌ　１０６の判定条件であ
るＭ−Ｎ＝１６−（ｎ＋１）　　　（ｍ＋１）の値は第
３図の５行目のＯＲ回路出力からまた正であるので５Ｅ
Ｌ１０３ではＨ出力が選択され１６−Ｍ＝　（ｎ　＋　
１　）　＋（ｍ＋１）の右シフトを行う。このシフトし
た出力が第３図第７行であシ、この出力は０，０．・・
・０、Ｃ２０，・・・Ｃ２ＳとなシＣ２Ｓ＋１からＣ２
ｋまでのデータがオーバ７０−する。

このシフトした出力ＳＤＯ〜５Ｄ１５とラッチ１０１の
出力がＯＲ回路１０７で加算され、第３図第９行に示す
パッキングデータとなる。またＡＬＵ１０５の出力が更
新され１６−　（ｎ＋１）　　　（ｍ＋１）−（ｍ＋１
）＝Ｍ−Ｎとなる。この場合Ｍ−Ｎは負となシパッキン
グデータはパッキング長、−杯にデータが詰まったこと
になシ外部へ送出される。

また、Ｍ−Ｎ＜０となったことにより、５ＬＥ１０３゜
Ｓ　Ｅ　Ｌ　１０６の選択条件が変わってくる。このた
め次のクロックではラッチ１００に新しいデータは入れ
ず前の第２コードを保持する。この保持した第２コード
をバレルシフタ１０２でシフトする。５ＥＬ１０３では
、Ｍ−Ｎ＜ＯとなったことによりＧ出力が選択される。

この場合のＧ出力としては、ラッチ１１１により前のク
ロックの値１６　　（ｎ　＋　１　）−（ｍ＋１）が保
持され、Ｍ−Ｎ＜Ｏとなったことから１６−　（ｎ＋１
）　　　（ｍ＋１）ビットの左シフトが行われる。第３
図８行はこの左シフトした結果を表す。Ｓ　Ｅ　Ｌ　１
０６は選択条件Ｍ−Ｎ＜Ｏによｊ５Ａ入力が選択されこ
の左シフトした結果のＣ２Ｓ＋１．Ｃ２Ｓ＋２．・・・
Ｃ２に、　０．・・・０は、ラッチ１０１に入力される
。この状態は第０コードがそのままラッチ１０１に入っ
た状態と同じ状態になっている。故に以下同様の操作を
繰り返し、Ｍ−Ｎが零又は負となった時点でパッキング
データを外部に送出すると共に左シフトを１回行う操作
を続けてゆけばよい。

このようにすれば可変ビット長データが入力されたとき
１回の右シフト又はパッキングデータ長が一杯になった
ときは１回の右シフトと１回の左シフトを行えばよく、
従来のように可変ビット長データのビット数だけシフト
する必要がないのでパッキング操作を高速に行うことが
できる。

第４図は、本実施例のタイミングチャートである。第１
図に示すブロック図の動作の概要は上記で説明したので
要点を説明する。

第４図内の記号は第１図〜第３図と同一である。

タイミング制御部１０８によって、クロック１の手前で
初期状態の設定がなされている。

第０フードはクロック１でラッチされる。ラッチ１０１
出力、およびＭの値は初期状態の設定によって、それぞ
れ“０″　“１６”に々る。従って、Ａ　Ｌ　Ｕ　１０
４の出力は“Ｏ”になる。ＡＬＵ１０５ではＭ−Ｎ＝１
６−　（ｎ　＋１　）を計算し、これは第３図に示すよ
うにＭ−Ｎ＞Ｏであるから、２フラグ、ＮフラグはＯＦ
Ｆ状態である。Ｓ　Ｅ　Ｌ　１０３ではＨ入力が制御信
号１１２によって指定される。５ＥＬ１０６は制御信号
１１３によってＢ入力が指定される。

バレルシフタ１０２に対しては、シフトビット数が“０
”、シフト方向が右であることが制御信号１１２によっ
て指定される。したがって、バレルシフタ１０２の出力
には第０コードがそのまま現れる。

ＯＲ回路１０７の出力も第０コードが、その−１ま現れ
る。これがＳ　Ｅ　Ｌ　１０６を通ってラッチ１０１０
入力に入る。

ブロック２ではラッチ１００に次のコードがラッチされ
る。ラッチ１０１出力は、前のサイクルの５ＥＬ１０６
出力データであるから第０コードがラッチされる。同様
にＳ　Ｅ　Ｌ　１０３のＧ入力は、ラッチ１１１により
前のサイクルのＭの値であるから図示したように１６と
なる。Ｓ　Ｅ　Ｌ　１０３のＨ入力は１６−［１６−（
ｎ＋１）］＝（ｎ＋１）となる。バレルシフタ１０２の
出力は（ｎ　＋　１　）ビット右にシフトする。この際
、左から“０″が詰まる。ＯＲ回路１０７の出力は、ラ
ッチ１０１の出力とのＯＲをとるので図示したようにな
る。ＡＬＵ１０５の出力は１６−　（ｎ＋１）　　　（
ｍ＋１）になシ、第３図に示すように、この値はまだ正
である。これらＡＬＵ１０５゜Ｓ　Ｅ　Ｌ　１０６のデ
ータがラッチ１０１に入っている。

クロック３では第２コードがラッチ１００にラッチされ
る。このサイクルではＡＬＵ１０５の演算結果が負にな
、９ＮフラグがＯＮする。ＡＬＵ１０５は演算結果の絶
対値を出力し、これをＶとする。バレルシフタ１０２の
出力は、第３図７行目に示すようにＶビット右にオーバ
７０−する。ＮフラグがＯＮしたことによって、タイミ
ング制御部１０８は１ワードのデータがパッキングされ
たことを知シ、データを次の処理ブロックに渡す。

クロック４では、前段の処理ブロックは第２コードを保
持するものとする。これはＮ７ラグを監視することで容
易に制御できる。このサイクルではタイミンク制御部１
０８は、５ＥＬ１０３．５ＥＬ１０６に対してＧ入力、
Ａ入力を指定する。バレルシフタ１０２に対しては左シ
フトを指定する。Ｇ入力はラッチ１１１を通シ１クロッ
ク前のデータなので、１６−（ｎ＋１）　　　（ｍ＋１
）となっている。シック出力は第３図８行目に示すよう
になシ、先はどオーバフローしたデータが左づめで得ら
れる。このサイクルでＡ　Ｌ　Ｕ　１０５は、１６−Ｘ
の機能を制御信号１１４の指定で実行する。このとき、
Ｘ入力は第３図に示したＶの値であるから、１６−Ｖを
計算することでラッチ１０１の空き領域のビット長かも
とめられる。この演算によってＮフラグがＯＦＦする。

Ｓ　Ｅ　Ｌ　１０６は、八人力が選択されるのでバレル
シフタ１０２の出力がラッチ１０１にフィードバックさ
れる。クロック５はクロック１と同じ状態である。この
ようにしてパッキング処理が行われる。

発明の効果 以上の説明から明らかなように、本発明は１個の可変ビ
ット長のデータを１回または所定のパッキング長に詰め
込んだ際一部あふれた場合は２回バレルシックによりシ
フトすることにより　パッキング処理することができる
ので迅速な処理が可変となる。

【図面の簡単な説明】

第１図は本発明の実施例の構成を示すブロック図、第２
図はラッチと２ツチされたデータとの関係を示す図、第
３図はラッチ、バレルシフタ、ＯＲ回路のデータの推移
を示す図、第４図は本実施例のタイミングチャート、第
５図は画像データをパッキング処理するシステムの構成
図、第６図は従来のパッキング回路図である。 １００、　１０１．　１１１・・・ラッチ、１０２・・
−バレルシフタ、１０３、　１０６．　１０９．１１０
・・・セレクタＳＥＬ。 １０４、　１０５・・・ＡＬＵ、１０７・・・ＯＲ回路
、１０８・・・タイミング制御部。

Claims (2)

【特許請求の範囲】
1. （１）可変ビット長のデータとそのビット長からなる第
   １データと第２データを入力し、この第２データを前記
   第１データのビット長だけ右シフトして第２シフトデー
   タを演算し、この第２シフトデータと前記第１データと
   のビット毎の論理和である第１論理和を演算し、次に可
   変ビット長さのデータとそのビット長さからなる第３デ
   ータを入力し、この第３データを前記第１論理和のビッ
   ト長だけ右シフトして第３シフトデータを演算し、この
   第３シフトデータと前記第１論理和とのビット毎の論理
   和である第２論理和を演算し、以下同様に第ｎ論理和を
   求めてゆくが、上記シフト処理においてシフトしたビッ
   トが所定の長さよりなるパッキング長より右側にはみ出
   すか丁度納まった場合には前記パッキング長に納まった
   ビットを含む論理和をパッキングデータとして出力する
   と共に、前記パッキング長より右側にはみ出したビット
   列は、その並び順で前記パッキング長の左側より並べ、
   この並べたデータを前記第１データとして上記処理を繰
   り返して行うことによりパッキング処理をすることを特
   徴とする可変ビット長のパッキング処理方法。
2. （２）可変ビット長のデータとそのビット長を入力する
   所定の長さよりなるパッキング長のビット数を有する入
   力手段と、この入力手段に入力したデータを所定ビット
   数右又は左にシフトするシフト手段と、前記パッキング
   長のビット数を有しデータをラッチするラッチ手段と、
   前記シフト手段の出力と前記ラッチ手段との出力のビッ
   ト毎の論理和を演算する論理和手段と、前記所定のビッ
   ト数として前記ラッチ手段にラッチされたビット数だけ
   右シフトするよう指示すると共にこの指令の結果前記パ
   ッキング長より右側にはみ出したビットがある場合はさ
   らに前記パッキング長に納まったビット数だけ左シフト
   するよう指示するシフト指示手段と、前記シフト手段の
   出力又は前記論理和手段の出力を前記ラッチ手段に入力
   し、前記シフト指示手段によって右シフトした結果シフ
   トしたビットが前記パッキング長より右側にはみ出すか
   丁度納まった場合はパッキング長に納まったビットを含
   む論理和をパッキングデータとして出力すると共に前記
   左シフトしたデータを前記ラッチ手段に入力するよう制
   御する制御手段とを備えたことを特徴とする可変ビット
   長のパッキング処理装置。