JPS63118933A - 浮動小数点仮数部桁合わせ回路 - Google Patents
浮動小数点仮数部桁合わせ回路Info
- Publication number
- JPS63118933A JPS63118933A JP61265999A JP26599986A JPS63118933A JP S63118933 A JPS63118933 A JP S63118933A JP 61265999 A JP61265999 A JP 61265999A JP 26599986 A JP26599986 A JP 26599986A JP S63118933 A JPS63118933 A JP S63118933A
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- 230000004154 complement system Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、浮動小数点データの加減算に先だって必要な
、仮数部桁合わせを行なう、浮動小数点仮数部桁合わせ
回路に関するものである。
、仮数部桁合わせを行なう、浮動小数点仮数部桁合わせ
回路に関するものである。
従来の技術
従来の浮動小数点仮数部桁合わせ回路としては、例えば
特開昭６０−２６３２３０号公報に、発明構成要素の一
つとして示されている。第４図はこの発明の実施例の中
から、浮動小数点仮数部桁合わせ回路のみを抜きだした
ものである。１，２は、浮動小数点データを保持する入
力レジスタ、３は入力レジスタ１，２ｋ保持されている
浮動小数点データの指数部の大小関係と両者の差の絶対
値とを出力する指数部比較回路、４，５は指数部比較回
路３の出力を保持するレジスタ、６はレジスタ４の出力
によシ、レジスタ１，２ｋ保持されている浮動小数点デ
ータの一方の仮数部を選択する仮数部セレクタ、７はレ
ジスタ６の出力に従って仮数部セレクタ６の出力を右に
シフトする桁合わせ右シフタである。
特開昭６０−２６３２３０号公報に、発明構成要素の一
つとして示されている。第４図はこの発明の実施例の中
から、浮動小数点仮数部桁合わせ回路のみを抜きだした
ものである。１，２は、浮動小数点データを保持する入
力レジスタ、３は入力レジスタ１，２ｋ保持されている
浮動小数点データの指数部の大小関係と両者の差の絶対
値とを出力する指数部比較回路、４，５は指数部比較回
路３の出力を保持するレジスタ、６はレジスタ４の出力
によシ、レジスタ１，２ｋ保持されている浮動小数点デ
ータの一方の仮数部を選択する仮数部セレクタ、７はレ
ジスタ６の出力に従って仮数部セレクタ６の出力を右に
シフトする桁合わせ右シフタである。
以上のように構成された、従来の浮動小数点データ部合
わせ回路においては、指数部比較回路３によシ入カレジ
スタ１，２ｋ保持されている浮動小数点データの指数部
を比較し、レジスタ４の出力で示される大小関係判定結
果で小さいほうの指数部を持つ浮動小数点データの仮数
部を仮数部セレクタ６で取シ出し、さらに、レジスタ６
の出力で示される指数差の絶対値分だけ、桁合わせ右シ
フトを行なう。
わせ回路においては、指数部比較回路３によシ入カレジ
スタ１，２ｋ保持されている浮動小数点データの指数部
を比較し、レジスタ４の出力で示される大小関係判定結
果で小さいほうの指数部を持つ浮動小数点データの仮数
部を仮数部セレクタ６で取シ出し、さらに、レジスタ６
の出力で示される指数差の絶対値分だけ、桁合わせ右シ
フトを行なう。
発明が解決しようとする問題点
しかしながら上記のような構成では、指数部比較回路３
で求めた指数差は絶対値である必要があり、指数部比較
回路３は単純な減算器では構成できずその回路規模は大
きくなる。まだ絶対値計算を必要とするため、桁合わせ
右シフタ７に与えるシフト数指示用データを、高速に供
給できないという問題点を有していた。
で求めた指数差は絶対値である必要があり、指数部比較
回路３は単純な減算器では構成できずその回路規模は大
きくなる。まだ絶対値計算を必要とするため、桁合わせ
右シフタ７に与えるシフト数指示用データを、高速に供
給できないという問題点を有していた。
本発明はかかる点に鑑み、簡単な指数部比較回路を持ち
、高速に仮数部桁合わせを行なう浮動小数点仮数部桁合
わせ回路を提供することを目的とする。
、高速に仮数部桁合わせを行なう浮動小数点仮数部桁合
わせ回路を提供することを目的とする。
問題点を解決するための手段
本発明はｎビットの指数部、及び仮数部から構成される
第１．第２の浮動小数点データで、前記第１の浮動小数
点データの指数部から前記第２の浮動小数点データの指
数部を減算しその差を２の補数体系で求める減算器と、
前記減算器出力の最上位ビットが”Ｑｌの時には前記第
２の浮動小数点データの仮数部を、“１”の時には前記
第１の浮動小数点データの仮数部を出力するマルチプレ
クサと、前記減算器出力の最上位ビットが１１の時右１
ビットシフトを行なう右１ピツトシフタと、前記右１ピ
ツトシフタに従属接続され、それぞれ右２ｋ ビットシ
フト［ｋ＝、０−（ｎ−１） ｌ を行なうｎ段の右
２ｋ ビットシフタと、前記減算器出力の最上位ビッ
トが“０″の時には錦の重みを持つ前記減算器出力ビッ
トを前記右２ｋ ビットシフタの制御入力とし、前記減
算器出力の最上位ビットが”１″の時には２ｋの重みを
持つ前記減算器出力ビットを反転して前記右２ｋ ビッ
トシフタの制御入力とする制御部とを備えた浮動小数点
仮数部桁合わせ回路である。
第１．第２の浮動小数点データで、前記第１の浮動小数
点データの指数部から前記第２の浮動小数点データの指
数部を減算しその差を２の補数体系で求める減算器と、
前記減算器出力の最上位ビットが”Ｑｌの時には前記第
２の浮動小数点データの仮数部を、“１”の時には前記
第１の浮動小数点データの仮数部を出力するマルチプレ
クサと、前記減算器出力の最上位ビットが１１の時右１
ビットシフトを行なう右１ピツトシフタと、前記右１ピ
ツトシフタに従属接続され、それぞれ右２ｋ ビットシ
フト［ｋ＝、０−（ｎ−１） ｌ を行なうｎ段の右
２ｋ ビットシフタと、前記減算器出力の最上位ビッ
トが“０″の時には錦の重みを持つ前記減算器出力ビッ
トを前記右２ｋ ビットシフタの制御入力とし、前記減
算器出力の最上位ビットが”１″の時には２ｋの重みを
持つ前記減算器出力ビットを反転して前記右２ｋ ビッ
トシフタの制御入力とする制御部とを備えた浮動小数点
仮数部桁合わせ回路である。
作 用
本発明は前記した構成によシ、前記減算器で、第１の浮
動小数点データの指数部から第２の浮動°小数点データ
の指数部を減算し、減算結果の最上位ビットが“０＃の
時には、第２の浮動小数点データの仮数部を、前記減算
器の出力ビットに従って前記右２ｋ ビットシフタでシ
フトし、減算結果の最上位ビットが”１１の時には、第
１の浮動小数点データの仮数部を、前記右１ピツトシフ
タで右１ピツトシフトし、さらに前記減算器の出力ビッ
トを反転したビットに従って前記右２ｋ ピントシフタ
でシフトし、仮数部桁合わせを行なう。
動小数点データの指数部から第２の浮動°小数点データ
の指数部を減算し、減算結果の最上位ビットが“０＃の
時には、第２の浮動小数点データの仮数部を、前記減算
器の出力ビットに従って前記右２ｋ ビットシフタでシ
フトし、減算結果の最上位ビットが”１１の時には、第
１の浮動小数点データの仮数部を、前記右１ピツトシフ
タで右１ピツトシフトし、さらに前記減算器の出力ビッ
トを反転したビットに従って前記右２ｋ ピントシフタ
でシフトし、仮数部桁合わせを行なう。
実施例
第１図は本発明の一実施例における浮動小数点仮数部桁
合わせ回路の構成図を示すものである。
合わせ回路の構成図を示すものである。
第１図において１０．１１は浮動小数点データを保持す
る入力レジスタである。また、浮動小数点データのフォ
ーマットは第２図に示すようなものを考える。即ち、指
数部ｅは２の補数表現で、仮数部ｆは絶対値表示で、符
号は符号ピッ）ｓで表現し、全体として、（−１）Ｂ・
２°・ｆの数を表現する。しかし、指数部の表現方法を
バイアス表示にしても本発明の構成には何らの変更を行
なう必要はない。まだ説明の簡単化のため、指数部ｅを
３ビットとする。そこで、指数部０の３ビットはそのビ
ットパターンにより、表１に示す値をとシ、±２−４・
ｆから±２ ・ｆの数、及び０が表現できる。
る入力レジスタである。また、浮動小数点データのフォ
ーマットは第２図に示すようなものを考える。即ち、指
数部ｅは２の補数表現で、仮数部ｆは絶対値表示で、符
号は符号ピッ）ｓで表現し、全体として、（−１）Ｂ・
２°・ｆの数を表現する。しかし、指数部の表現方法を
バイアス表示にしても本発明の構成には何らの変更を行
なう必要はない。まだ説明の簡単化のため、指数部ｅを
３ビットとする。そこで、指数部０の３ビットはそのビ
ットパターンにより、表１に示す値をとシ、±２−４・
ｆから±２ ・ｆの数、及び０が表現できる。
表 １
第１図の１２は、入力レジスタ１０に保持されている浮
動小数点データ中の指数部ｅ１ から入力レジスタ１１
に保持されている浮動小数点データ中の指数部ｅ２を減
算しその結果を負数は２の補数で示す減算器、１３は減
算器１２の最上位ビットｄ３が、′１”の時には、入力
レジスタ１０に保持されている浮動小数点データ中の仮
数部ｆ。
動小数点データ中の指数部ｅ１ から入力レジスタ１１
に保持されている浮動小数点データ中の指数部ｅ２を減
算しその結果を負数は２の補数で示す減算器、１３は減
算器１２の最上位ビットｄ３が、′１”の時には、入力
レジスタ１０に保持されている浮動小数点データ中の仮
数部ｆ。
を、′″０１の時には、入力レジスタ１１に保持されて
いる浮動小数点データ中の仮数部ｆ２を選択するマルチ
プレクサである。１４は、減算器１２の最上位ビットｄ
３が′１”の時、マルチプレクサ１３の出力を右１ビッ
トシフトを行なう右１ピツトシツクである。１６は右に
１ビットシフトを行なう右１ピツトシツク、１６は右に
２ピツトシフトを行なう右２′１１？ツトシフタ、１７
は右に４ビットシフトを行なう右４ビットシツクである
。１８はシフタ１５，１６．１７を制御線Ｒ１，Ｒ２，
Ｒ４を通して制御する制御部であシ、その構成を第３図
に示す。
いる浮動小数点データ中の仮数部ｆ２を選択するマルチ
プレクサである。１４は、減算器１２の最上位ビットｄ
３が′１”の時、マルチプレクサ１３の出力を右１ビッ
トシフトを行なう右１ピツトシツクである。１６は右に
１ビットシフトを行なう右１ピツトシツク、１６は右に
２ピツトシフトを行なう右２′１１？ツトシフタ、１７
は右に４ビットシフトを行なう右４ビットシツクである
。１８はシフタ１５，１６．１７を制御線Ｒ１，Ｒ２，
Ｒ４を通して制御する制御部であシ、その構成を第３図
に示す。
以上のように構成された本実施例の浮動小数点仮数部桁
合わせ回路について、以下その動作を説明する。
合わせ回路について、以下その動作を説明する。
先ず、次式に示す浮動小数点データ、Ｎ１．Ｎ２をそれ
ぞれ入力レジスタ１０．１１に格納する。
ぞれ入力レジスタ１０．１１に格納する。
Ｎ１＝（１）！１１．，２°’、ｆ１Ｎ１＝ｈ−１）ｓ
２−２６２・ｆ２次に、減算器１２でｅ １− ｅ ２
の減算を行なう。
２−２６２・ｆ２次に、減算器１２でｅ １− ｅ ２
の減算を行なう。
減算結果はビットパターン（ｄ３．ｄ２．ｄｌ、ｄｏ）
用いて、 ｅｌ −ｅ２＝ −ｄ ２５＋ ｊ ｄｉ２’３ 、
ｉ＝０ と表現される。そして仮数部ｆ１６るいはｆ２を、１ｅ
１−ｅ２１ビットだけ、シフタ１４，１５５゜１８．１
７で右にシフトを行ない仮数部桁合わせを行なう。シフ
タ１４，１６，１６．１７の制御は、ｄ３の状態によシ
異なる。
用いて、 ｅｌ −ｅ２＝ −ｄ ２５＋ ｊ ｄｉ２’３ 、
ｉ＝０ と表現される。そして仮数部ｆ１６るいはｆ２を、１ｅ
１−ｅ２１ビットだけ、シフタ１４，１５５゜１８．１
７で右にシフトを行ない仮数部桁合わせを行なう。シフ
タ１４，１６，１６．１７の制御は、ｄ３の状態によシ
異なる。
ｄ３＝０の場合
ｄ３＝ｏは、ｅ１≧θ２を示している。そこで、マルチ
プレクサ１３でレジスタ１１にある浮動小数点データの
仮数部ｆ２を選択する。また、桁合わせに必要なシフト
数はｅｌ−ｅ２は、ｅ １−ｅ ２＝＝−０＊ ２３＋
Σ ｄ ２’１＝０１ ＝−ｏ・２＋ｄ２２＋ｄ１２＋ｄ０２０で与えられる。
プレクサ１３でレジスタ１１にある浮動小数点データの
仮数部ｆ２を選択する。また、桁合わせに必要なシフト
数はｅｌ−ｅ２は、ｅ １−ｅ ２＝＝−０＊ ２３＋
Σ ｄ ２’１＝０１ ＝−ｏ・２＋ｄ２２＋ｄ１２＋ｄ０２０で与えられる。
そこで、ｄｏ、ｄｌ、ｄ２の各ビットで、それぞれシフ
タ１５，１６．１７を動作させればよい。このため、第
３図の制′御回路１８は、Ｒ１＝ｄ０．Ｒ２：ｄｌ、Ｒ
４＝＝ｄ２を出力する。
タ１５，１６．１７を動作させればよい。このため、第
３図の制′御回路１８は、Ｒ１＝ｄ０．Ｒ２：ｄｌ、Ｒ
４＝＝ｄ２を出力する。
ｄ３＝１の場合
ｄ３＝１は、ｅ １ （ｅ ２を示している。そこで、
マルチプレクサ１３でレジスタ１０にある浮動小数点デ
ータの仮数部ｆ１ を選択する。また、桁合わせに必要
なシフト数はｅ ２− ｅ １は、−（ｅ １−ｅ ２
）＝−（−１・２ ’十 Σ ｄ、２’）ｉ＝０ ＝−１−１°２ ＋Σ （１−ｄ、）２”１１＝０
１ 、 ２− ・ ＞（−１−２３＋Σ２１−Σ ｄ、２”）ｉ：ｏ
ｔ＝：。
マルチプレクサ１３でレジスタ１０にある浮動小数点デ
ータの仮数部ｆ１ を選択する。また、桁合わせに必要
なシフト数はｅ ２− ｅ １は、−（ｅ １−ｅ ２
）＝−（−１・２ ’十 Σ ｄ、２’）ｉ＝０ ＝−１−１°２ ＋Σ （１−ｄ、）２”１１＝０
１ 、 ２− ・ ＞（−１−２３＋Σ２１−Σ ｄ、２”）ｉ：ｏ
ｔ＝：。
＝Σ ｄ、２ ＋１
１＝０１
＝ロ ２２＋７ｒ ２’ ＋ｄ ２°＋１２
１ 。
１ 。
となる。そこで、ｄｏ、ｄｌ、ｄ２の各ビットを反転し
たもので、それぞれシフタ１５，１６，１了を動作させ
ればよい。このため、第３図の制御回路１８は、 を出力する。また上式の定数項１は、更に右１ビットシ
フトを行なう必要が有ることを示しているので、′１″
であるｄ３ビットで右１ビットシフタ１４を動作させる
。
たもので、それぞれシフタ１５，１６，１了を動作させ
ればよい。このため、第３図の制御回路１８は、 を出力する。また上式の定数項１は、更に右１ビットシ
フトを行なう必要が有ることを示しているので、′１″
であるｄ３ビットで右１ビットシフタ１４を動作させる
。
以上のように、本実施例によれば、指数部の減算を行な
う減算器１２と、２の補数で示される減算結果をそのま
ま使用して右シフトが実現出来るように構成されたシフ
タ１４，１５，１６．１７と、これらのシフタを制御す
る簡単な制御部とを設けることにより、指数部比較のた
め減算器１２で減算した結果を絶対値化することなく、
シフタ１４．１５，１６，１７を制御でき、高速に仮数
部桁合わせを行なうことができる。
う減算器１２と、２の補数で示される減算結果をそのま
ま使用して右シフトが実現出来るように構成されたシフ
タ１４，１５，１６．１７と、これらのシフタを制御す
る簡単な制御部とを設けることにより、指数部比較のた
め減算器１２で減算した結果を絶対値化することなく、
シフタ１４．１５，１６，１７を制御でき、高速に仮数
部桁合わせを行なうことができる。
発明の詳細
な説明したように、本発明によれば、指数部の比較は単
純な減算器で実現でき、しかもその減算結果を効率良く
利用してシフタを制御し、浮動小数点データの高速仮数
部桁合わせを実現することができ、その実用的効果は大
きい。
純な減算器で実現でき、しかもその減算結果を効率良く
利用してシフタを制御し、浮動小数点データの高速仮数
部桁合わせを実現することができ、その実用的効果は大
きい。
第１図は本発明における一実施例の浮動小数点仮数部桁
合わせ回路の構成図、第２図は浮動小数点データフォー
マットの一例を示す説明図、第３図はシフタ制御部の回
路図、第４図は従来の浮動小数部桁合わせ回路の構成図
である。 １２・・・・・・減算器、１３・・・・・・マルチプレ
クサ、１４゜１５．１６．１７・・・・・・シフタ、１
８・・・・・・制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
合わせ回路の構成図、第２図は浮動小数点データフォー
マットの一例を示す説明図、第３図はシフタ制御部の回
路図、第４図は従来の浮動小数部桁合わせ回路の構成図
である。 １２・・・・・・減算器、１３・・・・・・マルチプレ
クサ、１４゜１５．１６．１７・・・・・・シフタ、１
８・・・・・・制御回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- ｎビットの指数部、及び仮数部から構成される第１、第
２の浮動小数点データで、前記第１の浮動小数点データ
の指数部から前記第２の浮動小数点データの指数部を減
算しその差を２の補数体系で求める減算器と、前記第１
、第２の浮動小数点データの仮数部を入力とし前記減算
器出力の最上位ビットが“０”の時には前記第２の浮動
小数点データの仮数部を、“１”の時には前記第１の浮
動小数点データの仮数部を出力するマルチプレクサと、
前記マルチプレクサ出力に接続され前記減算器出力の最
上位ビットが“１”の時右１ビットシフトを行なう右１
ビットシフタと、前記右１ビットシフタに従属接続され
、それぞれ右２＾ｋビットシフト｛ｋ＝０〜（ｎ−１）
｝を行なうｎ段の右２＾ｋビットシフタと、前記減算器
出力の最上位ビットが“０”の時には、２＾ｋの重みを
持つ前記減算器出力ビットを前記右２＾ｋビットシフタ
の制御入力とし、前記減算器出力の最上位ビットが“１
”の時には２＾ｋの重みを持つ前記減算器出力ビットを
反転して前記右２＾ｋビットシフタの制御入力とする制
御部とを備えたことを特徴とする浮動小数点仮数部桁合
わせ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265999A JPH0799496B2 (ja) | 1986-11-07 | 1986-11-07 | 浮動小数点仮数部桁合わせ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61265999A JPH0799496B2 (ja) | 1986-11-07 | 1986-11-07 | 浮動小数点仮数部桁合わせ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63118933A true JPS63118933A (ja) | 1988-05-23 |
| JPH0799496B2 JPH0799496B2 (ja) | 1995-10-25 |
Family
ID=17424959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61265999A Expired - Fee Related JPH0799496B2 (ja) | 1986-11-07 | 1986-11-07 | 浮動小数点仮数部桁合わせ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0799496B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506859A (ja) * | 2004-07-16 | 2008-03-06 | ウエテンド テクノロジーズ オサケユキチュア | プロセス液体流に化学薬品を供給する方法及び装置 |
-
1986
- 1986-11-07 JP JP61265999A patent/JPH0799496B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008506859A (ja) * | 2004-07-16 | 2008-03-06 | ウエテンド テクノロジーズ オサケユキチュア | プロセス液体流に化学薬品を供給する方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0799496B2 (ja) | 1995-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |