JPH04245323A - バレルシフタ回路 - Google Patents
バレルシフタ回路Info
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- JPH04245323A JPH04245323A JP3027735A JP2773591A JPH04245323A JP H04245323 A JPH04245323 A JP H04245323A JP 3027735 A JP3027735 A JP 3027735A JP 2773591 A JP2773591 A JP 2773591A JP H04245323 A JPH04245323 A JP H04245323A
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- bit
- shift
- data
- shifter
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- 230000000295 complement effect Effects 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、２進データの桁シフト
を行うためのバレルシフタ回路に関し、特にシフト量が
２の補数によって指定されるようになっているバレルシ
フタ回路に関するものである。
を行うためのバレルシフタ回路に関し、特にシフト量が
２の補数によって指定されるようになっているバレルシ
フタ回路に関するものである。
【０００２】バレルシフタ回路は、２進データの演算を
行う各種演算回路において、入力データをシフトさせる
目的に用いられるものである。このようなバレルシフタ
回路は、演算の高速化が可能であるとともに、回路規模
を縮小できるものであることが要望される。
行う各種演算回路において、入力データをシフトさせる
目的に用いられるものである。このようなバレルシフタ
回路は、演算の高速化が可能であるとともに、回路規模
を縮小できるものであることが要望される。
【０００３】
【従来の技術】図４は、従来のバレルシフタ回路におけ
る演算処理を説明するものであって、３ビット負のシフ
トすなわち右シフトする場合を例示し、（ａ）は入力シ
フト量データ、（ｂ）はシフト制御データ、（ｃ）は各
部の演算をそれぞれ示している。
る演算処理を説明するものであって、３ビット負のシフ
トすなわち右シフトする場合を例示し、（ａ）は入力シ
フト量データ、（ｂ）はシフト制御データ、（ｃ）は各
部の演算をそれぞれ示している。
【０００４】入力シフト量データｂ３ ｂ２ ｂ１ ｂ
０ において、最上位のデータｂ３ はシフト量の符号
ビットであって、負（右）のシフトの場合負の値を表す
１となり、正（左）のシフトの場合正の値を表す０とな
る。また下位のデータｂ２ ｂ１ ｂ０ はシフト量を
表し、符号ビットが１のとき、２の補数によって与えら
れる。２の補数はビット反転して１を加算することによ
って、通常の表示に改められる。いま、シフト量データ
が図４（ａ）に示すように１１０１２ （＝−３１０）
であったとき、シフト制御データは下位のデータｂ２
ｂ１ ｂ０ を反転して１を加算したデータｂ２ ´ｂ
１ ´ｂ０ ´であって、図４（ｂ）に示すように０１
１となる。
０ において、最上位のデータｂ３ はシフト量の符号
ビットであって、負（右）のシフトの場合負の値を表す
１となり、正（左）のシフトの場合正の値を表す０とな
る。また下位のデータｂ２ ｂ１ ｂ０ はシフト量を
表し、符号ビットが１のとき、２の補数によって与えら
れる。２の補数はビット反転して１を加算することによ
って、通常の表示に改められる。いま、シフト量データ
が図４（ａ）に示すように１１０１２ （＝−３１０）
であったとき、シフト制御データは下位のデータｂ２
ｂ１ ｂ０ を反転して１を加算したデータｂ２ ´ｂ
１ ´ｂ０ ´であって、図４（ｂ）に示すように０１
１となる。
【０００５】図４において（ｃ）に示すように、入力デ
ータがａ４ ａ３ ａ２ ａ１ ａ０ であったとき、
各段の演算部においては、まず符号ビットｂ３ ＝１に
応じて対応する上位と下位のビットを入れ替える制御を
行って、ａ０ ａ１ ａ２ ａ３ ａ４ を得る。次に
シフト制御データｂ０ ´＝１に応じて１ビットシフト
を行ってａ１ ａ２ ａ３ ａ４ ０を得、このデータ
に対してシフト制御データｂ１ ´＝１に応じて２ビッ
トシフトを行ってａ３ ａ４ ０００を得る。さらにこ
のデータに対してシフト制御データｂ２ ´に応じて４
ビットシフトを行うが、ｂ２ ´＝０なので出力はａ３
ａ４ ０００と変わらない。次に再び符号ビットｂ３
＝１に応じて対応する上位と下位のビットを入れ替え
る制御を行って、３ビット右シフトされた出力０００ａ
４ ａ３ を得る。
ータがａ４ ａ３ ａ２ ａ１ ａ０ であったとき、
各段の演算部においては、まず符号ビットｂ３ ＝１に
応じて対応する上位と下位のビットを入れ替える制御を
行って、ａ０ ａ１ ａ２ ａ３ ａ４ を得る。次に
シフト制御データｂ０ ´＝１に応じて１ビットシフト
を行ってａ１ ａ２ ａ３ ａ４ ０を得、このデータ
に対してシフト制御データｂ１ ´＝１に応じて２ビッ
トシフトを行ってａ３ ａ４ ０００を得る。さらにこ
のデータに対してシフト制御データｂ２ ´に応じて４
ビットシフトを行うが、ｂ２ ´＝０なので出力はａ３
ａ４ ０００と変わらない。次に再び符号ビットｂ３
＝１に応じて対応する上位と下位のビットを入れ替え
る制御を行って、３ビット右シフトされた出力０００ａ
４ ａ３ を得る。
【０００６】図５は、従来のバレルシフタ回路の構成を
示したものであって、１は２の補数器、２はデータの対
応する上位と下位の各ビットのビット位置を入れ替える
ビット位置反転部、３は１ビットシフタ、４は２ビット
シフタ、５は４ビットシフタ、６は２（ｎ−１） ビッ
トシフタ、７はデータの対応する上位と下位の各ビット
のビット位置を入れ替えるビット位置反転部である。ま
た、２の補数器１において、１１はデータの各ビットの
符号を反転するビット反転部、１２はデータに１を加算
するインクリメンタである。
示したものであって、１は２の補数器、２はデータの対
応する上位と下位の各ビットのビット位置を入れ替える
ビット位置反転部、３は１ビットシフタ、４は２ビット
シフタ、５は４ビットシフタ、６は２（ｎ−１） ビッ
トシフタ、７はデータの対応する上位と下位の各ビット
のビット位置を入れ替えるビット位置反転部である。ま
た、２の補数器１において、１１はデータの各ビットの
符号を反転するビット反転部、１２はデータに１を加算
するインクリメンタである。
【０００７】２の補数器１において、シフト量のデータ
は、ビット反転部１１において各ビットの符号を反転さ
れたのちインクリメンタ１２において１を加算されるこ
とによって、通常の数の表示に改められる。入力データ
は、符号ビットが１のとき、ビット位置反転部２によっ
て、各ビットの位置を対応する上位と下位とで入れ替え
られる。１ビットシフタ３は、ビット位置反転部２の出
力をシフト制御データに応じて１ビットシフトし、また
はシフトしないで出力する。２ビットシフタ４は、１ビ
ットシフタ３の出力をシフト制御データに応じて２ビッ
トシフトし、またはシフトしないで出力する。４ビット
シフタ５は、２ビットシフタ４の出力をシフト制御デー
タに応じて４ビットシフトし、またはシフトしないで出
力する。以下同様にして、順次２の階乗で増加するシフ
ト量で、２（ｎ−１） ビットシフタ６まで演算を行わ
せたのち、ビット位置反転部７において再び各ビットの
位置を対応する上位と下位とで入れ替えることによって
、入力データをシフト量データに応じてシフトした出力
データが得られる。
は、ビット反転部１１において各ビットの符号を反転さ
れたのちインクリメンタ１２において１を加算されるこ
とによって、通常の数の表示に改められる。入力データ
は、符号ビットが１のとき、ビット位置反転部２によっ
て、各ビットの位置を対応する上位と下位とで入れ替え
られる。１ビットシフタ３は、ビット位置反転部２の出
力をシフト制御データに応じて１ビットシフトし、また
はシフトしないで出力する。２ビットシフタ４は、１ビ
ットシフタ３の出力をシフト制御データに応じて２ビッ
トシフトし、またはシフトしないで出力する。４ビット
シフタ５は、２ビットシフタ４の出力をシフト制御デー
タに応じて４ビットシフトし、またはシフトしないで出
力する。以下同様にして、順次２の階乗で増加するシフ
ト量で、２（ｎ−１） ビットシフタ６まで演算を行わ
せたのち、ビット位置反転部７において再び各ビットの
位置を対応する上位と下位とで入れ替えることによって
、入力データをシフト量データに応じてシフトした出力
データが得られる。
【０００８】
【発明が解決しようとする課題】従来のバレルシフタに
おいては、負（右）のシフトを行う場合には、シフト量
が２の補数で与えられるので、２の補数器を通してシフ
ト量を通常の数の表示に改めて、各ビットのシフタを制
御するようにしている。この際、２の補数器における演
算では、２の補数で与えられたシフト量をビット反転し
たのちインクリメンタを用いて１を加算するが、インク
リメンタの演算は、加算時に生じるキャリーが各桁に伝
播するため、演算の遅延時間が大きい。
おいては、負（右）のシフトを行う場合には、シフト量
が２の補数で与えられるので、２の補数器を通してシフ
ト量を通常の数の表示に改めて、各ビットのシフタを制
御するようにしている。この際、２の補数器における演
算では、２の補数で与えられたシフト量をビット反転し
たのちインクリメンタを用いて１を加算するが、インク
リメンタの演算は、加算時に生じるキャリーが各桁に伝
播するため、演算の遅延時間が大きい。
【０００９】本発明はこのような従来技術の課題を解決
しようとするものであって、シフト量が２の補数で与え
られるバレルシフタ回路において、シフト量の演算にイ
ンクリメンタを必要とせず、従って回路規模を縮小でき
るとともに、演算速度を向上することができるバレルシ
フタを提供することを目的としている。
しようとするものであって、シフト量が２の補数で与え
られるバレルシフタ回路において、シフト量の演算にイ
ンクリメンタを必要とせず、従って回路規模を縮小でき
るとともに、演算速度を向上することができるバレルシ
フタを提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は、入力データに
対して負のシフト処理を行うとき、シフト量が負である
ことを示す符号ビットと２の補数で表されるシフト量と
によってシフトの指示を行われるバレルシフタにおいて
、このシフト量のデータをビット反転する１の補数器と
、この符号ビットに応じて入力データを対応する上位と
下位とでビット位置を入れ替えるとともに１ビットシフ
トするビット位置反転および１ビットシフタ部と、ビッ
ト位置反転および１ビットシフタ部の出力を１の補数器
の出力データの各ビットの有効，無効に応じてこのデー
タの下位から順次２の階乗で増加するビット数でシフト
しまたはシフトしない順次縦続に接続された複数のビッ
トシフタと、この複数のビットシフタの出力データを対
応する上位と下位とでビット位置を入れ替えて出力デー
タを発生するビット位置反転部とを備えたことを特徴と
するものである。
対して負のシフト処理を行うとき、シフト量が負である
ことを示す符号ビットと２の補数で表されるシフト量と
によってシフトの指示を行われるバレルシフタにおいて
、このシフト量のデータをビット反転する１の補数器と
、この符号ビットに応じて入力データを対応する上位と
下位とでビット位置を入れ替えるとともに１ビットシフ
トするビット位置反転および１ビットシフタ部と、ビッ
ト位置反転および１ビットシフタ部の出力を１の補数器
の出力データの各ビットの有効，無効に応じてこのデー
タの下位から順次２の階乗で増加するビット数でシフト
しまたはシフトしない順次縦続に接続された複数のビッ
トシフタと、この複数のビットシフタの出力データを対
応する上位と下位とでビット位置を入れ替えて出力デー
タを発生するビット位置反転部とを備えたことを特徴と
するものである。
【００１１】
【作用】図１は本発明の原理的構成を示したものであっ
て、図５におけると同じものを同じ番号で示し、８は１
の補数器、９はビット位置反転および１ビットシフタ部
である。
て、図５におけると同じものを同じ番号で示し、８は１
の補数器、９はビット位置反転および１ビットシフタ部
である。
【００１２】１の補数器８において、シフト量のデータ
は、ビット反転部１１において各ビットの符号を反転さ
れる。入力データは、符号ビットが１のとき、ビット位
置反転および１ビットシフタ部９によって、各ビットの
位置を対応する上位と下位とで入れ替えられるとともに
１ビット正（左）のシフトを行われる。１ビットシフタ
３は、ビット位置反転および１ビットシフタ部２の出力
をシフト制御データに応じて１ビットシフトし、または
シフトせずに出力する。２ビットシフタ４は、１ビット
シフタ３の出力をシフト制御データに応じて２ビットシ
フトし、またはシフトしないで出力する。４ビットシフ
タ５は、２ビットシフタ４の出力をシフト制御データに
応じて４ビットシフトし、またはシフトしないで出力す
る。以下同様にして、順次２の階乗で増加するシフト量
でシフト、２（ｎ−１） ビットシフタ６まで演算を行
わせたのち、ビット位置反転部７において再び各ビット
の位置を対応する上位と下位とで入れ替えることによっ
て、入力データをシフト量データに応じてシフトした出
力データが得られる。なお、入力シフト量データにおい
て、符号ビットが正（左）のシフトに対応する正の値を
表す０のときは、ビット位置反転および１ビットシフタ
部２とビット位置反転部７においてビット位置の入れ替
えを行うことなく、シフト量のデータを、１の補数器８
を通さずに直接各ビットのシフタ３，４，５，６に与え
ることによって、入力データのシフトが行われる。
は、ビット反転部１１において各ビットの符号を反転さ
れる。入力データは、符号ビットが１のとき、ビット位
置反転および１ビットシフタ部９によって、各ビットの
位置を対応する上位と下位とで入れ替えられるとともに
１ビット正（左）のシフトを行われる。１ビットシフタ
３は、ビット位置反転および１ビットシフタ部２の出力
をシフト制御データに応じて１ビットシフトし、または
シフトせずに出力する。２ビットシフタ４は、１ビット
シフタ３の出力をシフト制御データに応じて２ビットシ
フトし、またはシフトしないで出力する。４ビットシフ
タ５は、２ビットシフタ４の出力をシフト制御データに
応じて４ビットシフトし、またはシフトしないで出力す
る。以下同様にして、順次２の階乗で増加するシフト量
でシフト、２（ｎ−１） ビットシフタ６まで演算を行
わせたのち、ビット位置反転部７において再び各ビット
の位置を対応する上位と下位とで入れ替えることによっ
て、入力データをシフト量データに応じてシフトした出
力データが得られる。なお、入力シフト量データにおい
て、符号ビットが正（左）のシフトに対応する正の値を
表す０のときは、ビット位置反転および１ビットシフタ
部２とビット位置反転部７においてビット位置の入れ替
えを行うことなく、シフト量のデータを、１の補数器８
を通さずに直接各ビットのシフタ３，４，５，６に与え
ることによって、入力データのシフトが行われる。
【００１３】図２は、本発明のバレルシフタ回路におけ
る演算処理を説明するものであって、３ビット負（右）
のシフトを行う場合を例示し、（ａ）はシフト量のデー
タ、（ｂ）はシフト制御データ、（ｃ）は各部の演算を
それぞれ示している。
る演算処理を説明するものであって、３ビット負（右）
のシフトを行う場合を例示し、（ａ）はシフト量のデー
タ、（ｂ）はシフト制御データ、（ｃ）は各部の演算を
それぞれ示している。
【００１４】入力シフト量データｂ３ ｂ２ ｂ１ ｂ
０ が図２（ａ）に示すように１１０１２ （＝−３１
０）であったとき、シフト制御データは下位のデータｂ
２ ｂ１ ｂ０ をビット反転したデータｂ２ ´ｂ１
´ｂ０ ´であって、図２（ｂ）に示すように０１０
である。
０ が図２（ａ）に示すように１１０１２ （＝−３１
０）であったとき、シフト制御データは下位のデータｂ
２ ｂ１ ｂ０ をビット反転したデータｂ２ ´ｂ１
´ｂ０ ´であって、図２（ｂ）に示すように０１０
である。
【００１５】図２において（ｃ）に示すように、入力デ
ータがａ４ ａ３ ａ２ ａ１ ａ０ であったとき、
各段の演算部においては、まず符号ビットｂ３ ＝１に
応じて対応する上位と下位のビット入れ替えを行って、
ａ０ ａ１ ａ２ ａ３ ａ４ を得、さらにこれを１
ビット左シフトしてａ１ ａ２ ａ３ ａ４ ０を得る
。次にシフト制御データｂ０ ´に応じて１ビットシフ
トを行うが、ｂ０ ´＝０なので、出力はａ１ ａ２
ａ３ ａ４ ０と変わらない。このデータに対してシフ
ト制御データｂ１ ´＝１に応じて２ビットシフトを行
ってａ３ ａ４ ０００を得る。さらにこのデータに対
してシフト制御データｂ２ ´に応じて４ビットシフト
を行うが、ｂ２ ´＝０なので、出力はａ３ ａ４ ０
００と変わらない。次に再び符号ビットｂ３ ＝１に応
じて対応する上位と下位のビット入れ替えを行って、３
ビット右シフトされた出力０００ａ４ ａ３ を得る。
ータがａ４ ａ３ ａ２ ａ１ ａ０ であったとき、
各段の演算部においては、まず符号ビットｂ３ ＝１に
応じて対応する上位と下位のビット入れ替えを行って、
ａ０ ａ１ ａ２ ａ３ ａ４ を得、さらにこれを１
ビット左シフトしてａ１ ａ２ ａ３ ａ４ ０を得る
。次にシフト制御データｂ０ ´に応じて１ビットシフ
トを行うが、ｂ０ ´＝０なので、出力はａ１ ａ２
ａ３ ａ４ ０と変わらない。このデータに対してシフ
ト制御データｂ１ ´＝１に応じて２ビットシフトを行
ってａ３ ａ４ ０００を得る。さらにこのデータに対
してシフト制御データｂ２ ´に応じて４ビットシフト
を行うが、ｂ２ ´＝０なので、出力はａ３ ａ４ ０
００と変わらない。次に再び符号ビットｂ３ ＝１に応
じて対応する上位と下位のビット入れ替えを行って、３
ビット右シフトされた出力０００ａ４ ａ３ を得る。
【００１６】
【実施例】図３は、本発明の一実施例を示したものであ
って、２１〜２３は排他的論理和の演算を行うＥＸ−Ｏ
Ｒ回路、２６〜３０，３１〜３５，３６〜４０，４１〜
４５，４６〜４９はそれぞれ入力データの選択を行うセ
レクタ（ＳＥＬ）である。
って、２１〜２３は排他的論理和の演算を行うＥＸ−Ｏ
Ｒ回路、２６〜３０，３１〜３５，３６〜４０，４１〜
４５，４６〜４９はそれぞれ入力データの選択を行うセ
レクタ（ＳＥＬ）である。
【００１７】図３においては、シフト量が正であれば左
シフトを行い、負であれば右シフトを行うものとし、図
２の説明に対応して、入力データがａ４ ａ３ ａ２
ａ１ ａ０ の５ビットであり、シフト量データがｂ３
ｂ２ ｂ１ ｂ０ の４ビットであって、シフト量ｂ
２ ｂ１ ｂ０ は２の補数表示で与えられ、ｂ３ は
符号ビットであって、シフト量が正のとき０、負のとき
１であるものとする。
シフトを行い、負であれば右シフトを行うものとし、図
２の説明に対応して、入力データがａ４ ａ３ ａ２
ａ１ ａ０ の５ビットであり、シフト量データがｂ３
ｂ２ ｂ１ ｂ０ の４ビットであって、シフト量ｂ
２ ｂ１ ｂ０ は２の補数表示で与えられ、ｂ３ は
符号ビットであって、シフト量が正のとき０、負のとき
１であるものとする。
【００１８】１の補数器であるＥＸ−ＯＲ回路２１〜２
３は、符号ビットｂ３ が１のとき、シフト量ｂ２ ｂ
１ ｂ０ をビット反転してシフト制御データｂ２ ´
ｂ１ ´ｂ０ ´を出力する。１段目のセレクタ２６〜
３０では、符号ビットｂ３ が１であれば、入力データ
ａ４ ａ３ ａ２ ａ１ ａ０ を対応する上位と下位
とで入れ替えてビット位置を反転するとともに、１ビッ
トシフトして出力する。２段目のセレクタ３１〜３５で
は、ＥＸ−ＯＲ回路２１から与えられるシフト制御デー
タｂ０ ´の１，０に応じて、それぞれセレクタ２６〜
３０からの出力データの１ビット左シフトを行い、また
は行わずに出力する。３段目のセレクタ３６〜４０では
、ＥＸ−ＯＲ回路２２から与えられるシフト制御データ
ｂ１ ´の１，０に応じて、それぞれセレクタ３１〜３
５からの出力データの２ビット左シフトを行い、または
行わずに出力する。４段目のセレクタ４１〜４５では、
ＥＸ−ＯＲ回路２３から与えられるシフト制御データｂ
２ ´の１，０に応じて、それぞれセレクタ３６〜４０
からの出力データの４ビット左シフトを行い、または行
わずに出力する。５段目のセレクタ４６〜４９では、符
号ビットｂ３ が０であれば、４段目のセレクタ４１〜
４５からのデータをそのまま出力させる。一方、符号ビ
ットｂ３ が１であれば、４段目のセレクタ４１〜４５
からのデータを、対応する上位と下位とで入れ替えてビ
ット位置を反転することによって、出力を発生する。
３は、符号ビットｂ３ が１のとき、シフト量ｂ２ ｂ
１ ｂ０ をビット反転してシフト制御データｂ２ ´
ｂ１ ´ｂ０ ´を出力する。１段目のセレクタ２６〜
３０では、符号ビットｂ３ が１であれば、入力データ
ａ４ ａ３ ａ２ ａ１ ａ０ を対応する上位と下位
とで入れ替えてビット位置を反転するとともに、１ビッ
トシフトして出力する。２段目のセレクタ３１〜３５で
は、ＥＸ−ＯＲ回路２１から与えられるシフト制御デー
タｂ０ ´の１，０に応じて、それぞれセレクタ２６〜
３０からの出力データの１ビット左シフトを行い、また
は行わずに出力する。３段目のセレクタ３６〜４０では
、ＥＸ−ＯＲ回路２２から与えられるシフト制御データ
ｂ１ ´の１，０に応じて、それぞれセレクタ３１〜３
５からの出力データの２ビット左シフトを行い、または
行わずに出力する。４段目のセレクタ４１〜４５では、
ＥＸ−ＯＲ回路２３から与えられるシフト制御データｂ
２ ´の１，０に応じて、それぞれセレクタ３６〜４０
からの出力データの４ビット左シフトを行い、または行
わずに出力する。５段目のセレクタ４６〜４９では、符
号ビットｂ３ が０であれば、４段目のセレクタ４１〜
４５からのデータをそのまま出力させる。一方、符号ビ
ットｂ３ が１であれば、４段目のセレクタ４１〜４５
からのデータを、対応する上位と下位とで入れ替えてビ
ット位置を反転することによって、出力を発生する。
【００１９】従って図３の実施例によれば、符号ビット
ｂ３ が負（右）のシフトに対応する負の値を表す１の
ときは、図２について説明したのと同じ演算処理を行っ
て、入力データの負（右）のシフトを実行することがで
きる。
ｂ３ が負（右）のシフトに対応する負の値を表す１の
ときは、図２について説明したのと同じ演算処理を行っ
て、入力データの負（右）のシフトを実行することがで
きる。
【００２０】なお、入力シフト量データにおいて、符号
ビットｂ３ が正（左）のシフトに対応する正の値を表
す０のときは、１段目のセレクタ２６〜３０では、入力
データａ４ ａ３ ａ２ ａ１ ａ０ をそのまま出力
する。ＥＸ−ＯＲ回路２１〜２３は、シフト量ｂ２ ｂ
１ ｂ０ をビット反転することなく出力する。従って
２段目のセレクタ３１〜３５，３段目のセレクタ３６〜
４０，４段目のセレクタ４１〜４５では、シフト量ｂ２
ｂ１ ｂ０に応じてそれぞれシフトを行って出力する
。また５段目のセレクタ４６〜４９では、４段目のセレ
クタ４１〜４５からのデータをそのまま出力するので、
図３の回路によって、入力データの正（左）のシフトも
行うことができる。
ビットｂ３ が正（左）のシフトに対応する正の値を表
す０のときは、１段目のセレクタ２６〜３０では、入力
データａ４ ａ３ ａ２ ａ１ ａ０ をそのまま出力
する。ＥＸ−ＯＲ回路２１〜２３は、シフト量ｂ２ ｂ
１ ｂ０ をビット反転することなく出力する。従って
２段目のセレクタ３１〜３５，３段目のセレクタ３６〜
４０，４段目のセレクタ４１〜４５では、シフト量ｂ２
ｂ１ ｂ０に応じてそれぞれシフトを行って出力する
。また５段目のセレクタ４６〜４９では、４段目のセレ
クタ４１〜４５からのデータをそのまま出力するので、
図３の回路によって、入力データの正（左）のシフトも
行うことができる。
【００２１】
【発明の効果】以上説明したように本発明によれば、負
のシフト（右シフト）を行う場合にシフト量として２の
補数のデータを用いるバレルシフタにおいて、シフト制
御データを発生する際に、２の補数器を使用せず１の補
数器を用いることによって、インクリメンタを不要にし
たので、インクリメンタにおける演算の遅延がなく、従
ってシフト処理が高速化されるとともに、回路規模を縮
小することができるようになる。
のシフト（右シフト）を行う場合にシフト量として２の
補数のデータを用いるバレルシフタにおいて、シフト制
御データを発生する際に、２の補数器を使用せず１の補
数器を用いることによって、インクリメンタを不要にし
たので、インクリメンタにおける演算の遅延がなく、従
ってシフト処理が高速化されるとともに、回路規模を縮
小することができるようになる。
【図１】本発明の原理的構成を示す図である。
【図２】本発明のバレルシフタ回路における演算処理を
説明する図である。
説明する図である。
【図３】本発明の一実施例を示す図である。
【図４】従来のバレルシフタ回路における演算処理を説
明する図である。
明する図である。
【図５】従来のバレルシフタ回路の構成を示す図である
。
。
３〜６ ビットシフタ
７ ビット位置反転部
８ １の補数器
Claims (1)
- 【請求項１】 入力データに対して負のシフト処理を
行うとき、シフト量が負であることを示す符号ビットと
２の補数で表されたシフト量とによってシフトの指示を
行われるバレルシフタにおいて、該シフト量のデータを
ビット反転する１の補数器（８）と、該符号ビットに応
じて入力データを対応する上位と下位とでビット位置を
入れ替えるとともに１ビットシフトするビット位置反転
および１ビットシフタ部（９）と、該ビット位置反転お
よび１ビットシフタ部（９）の出力を前記１の補数器（
８）の出力データの各ビットの有効，無効に応じて該デ
ータの下位から順次２の階乗で増加するビット数でシフ
トしまたはシフトしない順次縦続に接続された複数のビ
ットシフタ（３〜６）と、該複数のビットシフタ（３〜
６）の出力データを対応する上位と下位とでビット位置
を入れ替えて出力データを発生するビット位置反転部（
７）とを備えたことを特徴とするバレルシフタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027735A JPH04245323A (ja) | 1991-01-30 | 1991-01-30 | バレルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3027735A JPH04245323A (ja) | 1991-01-30 | 1991-01-30 | バレルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245323A true JPH04245323A (ja) | 1992-09-01 |
Family
ID=12229287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3027735A Withdrawn JPH04245323A (ja) | 1991-01-30 | 1991-01-30 | バレルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9021000B2 (en) | 2012-06-29 | 2015-04-28 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
-
1991
- 1991-01-30 JP JP3027735A patent/JPH04245323A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9021000B2 (en) | 2012-06-29 | 2015-04-28 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
| US9501260B2 (en) | 2012-06-29 | 2016-11-22 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
| US9996317B2 (en) | 2012-06-29 | 2018-06-12 | International Business Machines Corporation | High speed and low power circuit structure for barrel shifter |
| GB2518317B (en) * | 2012-06-29 | 2020-10-28 | Ibm | High speed and low power circuit structure for barrel shifter |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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