JPH0217828B2

JPH0217828B2 -

Info

Publication number: JPH0217828B2
Application number: JP57174997A
Authority: JP
Inventors: Takao Kaneko; Hiroki Yamauchi; Atsushi Iwata
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1982-10-05
Filing date: 1982-10-05
Publication date: 1990-04-23
Also published as: JPS5965376A

Description

【発明の詳細な説明】本発明は、音声信号等の各種信号を高速フーリ
エ変換（以下、FFT：Fast Fourier
Transform。）する場合、データをアクセスする
メモリのアドレスを指定するビツトリバースアド
レス信号を高速により発生するアドレス制御回路
に関するものである。

FFTは、各種信号をコード化するデイジタル
信号処理には不可欠なものであり、FFTのアル
ゴリズムは、ビツトリバースによるデータ系列の
順序入れ替え、およびバタフライ演算により実現
され、ビツトリバースによるデータの順序入れ替
えは、データ系列の寄数番目のデータを後半へ移
す操作の反復により行なわれ、２進数b_N-1…b₂，
b₁，b₀により示される元のデータ系列の順序を、
b₀，b₁，b₂…b_N-1の新らしい順序に並べ替える操
作となつている。

なお、この操作は、一般にメモリ内のデータを
転送することによつて行なわれ、転送先のビツト
リバースアドレスを指定するビツトリバースアド
レス信号をアドレス制御回路から得たうえ実行さ
れるものとなつている。

第１図は、従来のアドレス制御回路において用
いられるビツトリバース回路を示す原理図であ
り、ＮビツトのレジスタRG₁における出力の上位
ビツトと下位ビツトとを順次反対方向に入れ替え
たうえ、同様のレジスタRG₂の入力へ各個に接続
するものとなつており、レジスタR₂から、ビツ
トリバースアドレス信号を得ている。

第２図は、従来のアドレス制御回路を示す機能
的なブロツク図であり、レジスタR₁にはインク
リメントの数ａがセツトされ、レジスタR₂には
前のアドレス番号A_o-1がセツトされており、レ
ジスタR₁の出力とレジスタR₂の出力とを加算器
ADDにより加算し、インクリメントされた新ら
しいアドレス番号を得てから、これをレジスタ
R₂へ更新のうえ格納し、この操作を反復するも
のとなつている。

一方、加算器ADDの出力は第１図のビツトリ
バース回路BRへ与えられ、ビツトリバースを受
けけた後、制御回路CONTにより制御されるシ
フト回路SHIによりビツトのシフトを受け、これ
によつてビツトリバースアドレス信号を得るもの
となつている。

また、レジスタR₂とシフト回路SHIとの出力
はセレクタSELへ与えられており、図上省略した
別途の制御回路によりセレクタSELを制御し、シ
フト回路SHIの出力を選択させれば、レジスタ
R₃へシフト回路SHIの出力が与えられるため、
レジスタR₃の出力OUTからビツトリバースアド
レス信号得られる反面、レジスタR₂の出力を選
択させれば、レジスタR₂の出力がレジスタR₃へ
与えられるため、出力OUTから順次にインクリ
メントされる通常のアドレス信号が得られる。

しかも、第２図の構成による場合には、レジス
タR₁，R₂および加算器ADDからなる通常のアド
レス制御回路へ、ビツトリバース回路BR、シフ
ト回路SHI、制御回路CONTおよびセレクタSEL
等を付加する必要があり、回路規模が大となる欠
点を生じている。

また、ビツトリバース回路BRのレジスタRG₁，
RG₂間の布線は、各段の出力と入力とがすべて交
差しているため、集積回路化するには多層配線を
要し、チツプ面積が大になると共に、構造が複雑
化する欠点が生じている。

したがつて、第２図の構成を集積回路化のうえ
FFTによる信号処理へ汎用的に使用することは
困難であり、一般に複雑な分岐命令を用いるソフ
トウエア処理によりビツトリバースを行なつてい
たゝめ、これに多くのプログラムステツプを要
し、プログラムの作成が困難になると共に、これ
の実行所要時間が大となる等の欠点を生じてい
る。

本発明は、従来のかゝる欠点を根本的に解決す
る目的を有し、ビツトリバース回路を用いない簡
単な構成により、ビツトリバースアドレス信号と
通常のアドレス信号とを同一の回路により得るも
のとした極めて効果的な、アドレス制御回路を提
供するものである。

以下、実施例を示す第３図により本発明の詳細
を説明するが、便宜上、まず本発明の原理から説
明する。

すなわち、まずアドレス番号を示すＮビツトの
連続した２進数ｘおよびｘ＋１の各々をビツトリ
バースした値の差を求めるものとする。

こゝにおいて、Ｎビツトの２進数ｘは次式によ
り示される。

ｘ＝_N-1 〓^K=0 b_k・2^k ……(1) たゞし、b_kは、下位からｋ＋１桁目の値であ
る。また、ｘの下位ビツトから１がいくつ連続す
るかという観点ですべてのアドレスを分類し、一
般的な表現としてｘの下位から１が連続する数を
ｉ（ｉ＝０，１，２，……，Ｎ）としたとき、ｘ
＋１は次式により示される。

ｘ＋１＝_i=1 〓^K=0 （b_k−１）2^k＋（b_i＋１）2ⁱ ＋_N-1 〓^K=i+1 b_k・2^k ……(2) また、ｘおよびｘ＋１をビツトリバースした値
をBR（ｘ）およびBR（ｘ＋１）とすれば、次式
が成立する。

BR（ｘ）＝_N-1 〓^K=0 b_N-1-k・2^k …… (3) BR（ｘ＋１）＝_N-1-2 〓^K=0 b_N-1-k・2^k ＋（b_i＋１）2^N-i-1 ＋_N-1 〓^K=N-i （b_N-1-k−１）2^k ……(4) なお、一般に、BR（ｘ＋１）はBR（ｘ）をイ
ンクリメントまたはデクリメントすることにより
得られ、これらのいずれかであるかはｘによつて
異なるが、これらの値が2^Nの周期により循環する
と考えれば、BR（ｘ＋１）はBR（ｘ）をインク
リメントすることにより必ず得られる。

こゝにおいて、BR（ｘ＋１）とBR（ｘ）との
差を、周期2^Nの循環アドレスによつてオフセツト
を加えたうえ求める。(3)式は、３つの部分に分解
すると、次式のように表現できる。

BR（ｘ）＝_N-1 〓^K=0 b_N-1-k・2^k ＝_N-i-2 〓^K=0 b_N-1-k・2^k＋b_i・2^N-i-1 ＋_N-1 〓^K=N-i b_N-1-k・2^k ……（5a）（5a），(4)式を用いると、 BR（ｘ＋１）−BR（ｘ）＋2^N ＝_N-i-2 〓^K=0 b_N-1-k・2^k＋（b_i ＋１）2^N-i-1 ＋_N-1 〓^K=N-i （b_N-1-k−１）2^k −_N-i-2 〓^K=0b_N-1-k・2^k−b_i・2^N-i-1 −_N-1 〓^K=N-i b_N-1-k・2^k＋2^N ＝2^N-i-1−_N-1 〓^K=N-i2^k＋2^N ＝2^N-i-1（１−_i 〓^K=1 2^k＋2ⁱ⁺¹）＝2^N-i-1｛１−２・（2ⁱ−１）／（２−１）＋2ⁱ⁺¹｝＝2^N-i-1｛１−2ⁱ⁺¹＋２＋2ⁱ⁺¹）｝＝３・2^N-i-1 ……（5b）従つて、 BR（ｘ＋１）−BR（ｘ）＋2^N＝３・2^N-i-1 ……(5) このため、Ｎビツトのビツトリバースを得ると
き、ｘの下位ｉビツトがすべて１により表わされ
るものとすれば、ｘをビツトリバースした値BR
（ｘ）に対するｘ＋１をビツトリバースした値の
増分は、循環アドレスを導入することにより、
３・2^N-1をｉビツト下位方向へシフトして得られ
る。

また、(5)式から次式が得られる。

BR（ｘ＋１）＝３・2^N-i-1＋BR（ｘ）−2^N ……(6) したがつて、(6)式の演算を実行する回路を構成
すれば、（ｘ＋１）をビツトリバースしたアドレ
ス信号を発生することができる。

第３図は、以上の原理に基づく本発明の実施例
を示す機能的なブロツク図であり、第１のレジス
タR₁₁が設けられ、これの出力がシフト回路SHI
へ与えられており、制御回路CONTによりシフ
ト回路SHIのシフト量が制御されるものとなつて
いる。

また、シフト回路SHIの出力は、加算器ADD
の一方の入力へ与えられ、加算器ADDの出力は、
論理積回路ANDの一方の入力へ与えられており、
論理積回路ANDの出力は、第２のレジスタR₁₂へ
与えられ、レジスタR₁₂の内容は、アドレス信号
として出力OUTへ送出されるものとなつている。

なお、レジスタR₁₂は出力を加算器ADDの他方
の入力へ与えている一方、第３のレジスタR₁₃
は、出力を論理積回路ANDの他方の入力へ与え
ている。

こゝにおいて、レジスタR₁₁へ、現アドレス番
号をビツトリバースした値BR（ｘ＋１）と前ア
ドレス番号BR（ｘ）をビツトリバースした値と
の差分の基本数、すなわち、３・2^N-1をセツト
し、レジスタR₁₂の内容をすべて０にリセツトす
ると共に、レジスタR₁₃へ、アドレス番号の循環
周期を示す値すなわち2^Nとして、下位のＮビツト
がすべて１であり、他は０のデータをセツトした
うえ、制御回路CONTにより、シフト回路SHI
においてｉビツトだけ下位方向へシフトが行なわ
れるものとして制御すれば、この状態を基準とす
る動作の反復により(6)式の演算が行なわれる。

すなわち、レジスタR₁₁の内容３・2^N-1は、シ
フト回路SHIにおいてｉビツトだけ下位方向へシ
フトされ、３・2^N-i-1となつたうえ加算器ADDへ
与えられ、こゝにおいて、前アドレス番号を示す
レジスタR₁₂の内容BR（ｘ）が加算され、３・
2^N-i-1＋BR（ｘ）となり、論理積回路ANDにおい
て、レジスタR₁₃の内容における下位のＮビツト
のみがすべて１のデータとの論理積が取られ、Ｎ
＋１ビツト以上の桁は無視されて０となり、2^Nの
減算が行なわれるため、論理積回路ANDの出力
が３・2^N-i-1＋BR（ｘ）−2^Nを示すものとなり、こ
れがレジスタR₁₂へ与えられ、現アドレス番号を
示す値BR（ｘ＋１）として出力OUTから送出さ
れる。

したがつて、前述の動作を反復することによ
り、出力OUTからビツトリバースアドレス信号
が連続的に得られるものとなる。

また、レジスタR₁₁に通常のインクリメント量
を設定し、かつ、シフト回路SHIのシフト量を０
に設定すると共に、レジスタR₁₃にすべてのビツ
トが１のデータを設定すれば、加算器ADDにお
いて、レジスタR₁₂の前アドレス番号を示す内容
と、インクリメント量との加算が順次に行なわ
れ、この加算結果がそのまゝレジスタR₁₂へ与え
られるため、出力OUTからは、順次に増加する
通常のアドレス信号が得られる。

第４図は、第３図におけるシフト回路SHIの詳
細を示すブロツク図であり、データがA₀〜A₃の
４ビツトの場合を例示してある。

すなわち、第１段目のセレクタSEL₀₀〜SEL₀₃
の入力１には各入力ビツトA₀〜A₃が与えられ、
これらの入力２には各々１桁上位のビツトA₁〜
A₃が与えられているが、セレクタSEL₀₃の入力２
には論理値“０”の信号が与えられており、第２
段目のセレクタSEL₁₀〜SEL₁₃の入力１にはセレ
クタSEL₀₀〜SEL₀₃の各出力が与えられ、これら
の入力２にはセレクタSEL₀₂、SEL₀₃における
各々２桁上位の出力が与えられているが、セレク
タSEL₁₂、SEL₁₃の入力２には“０”の信号が与
えられている。

また、制御信号S₀，S₁の状況に応じ、各セレク
タSEL₀₀〜SEL₁₃は入力１または入力２を選択す
るものとなつている。

したがつて、各セレクタSEL₀₀〜SEL₁₃が入力
１を選択する状態では、入力ビツトA₀〜A₃がそ
のまゝ順序により出力ビツトA₀′〜A₃′として送出
されるが、セレクタSEL₀₀〜SEL₀₃のみが入力２
を選択すれば、入力ビツトA₁〜A₃が１桁づゞ下
位方向へシフトし、出力ビツトA₀′〜A₂′となつて
送出されると共に、出力ビツトA₃′には“０”が
付加される。

また、セレクタSEL₁₀〜SEL₁₃のみが入力２を
選択する状態では、入力ビツトA₂，A₃が２桁
づゝ下位方向へシフトし、出力ビツトA₀′，A₁′と
して送出され、出力ビツトA₂′，A₃′には“０”が
付加されるものとなるのに対し、セレクタSEL₀₀
〜SEL₁₃がすべて入力２を選択すれば、入力ビツ
トA₃が３桁下位方向へシフトし、出力ビツト
A₀′として送出され、出力ビツトA₁′〜A₃′には
“０”が付加される。

たゞし、第４図は基本的な構成であり、入力ビ
ツト数に応じてセレクタSEL₀₀〜SEL₀₃および
SEL₁₀〜SEL₁₃の数を増減すると共に、シフトす
る桁数に応じてこれらの段数を増減すればよい。

このほか、シフト回路SHIとしてシフトレジス
タを用い、並列入力が与えられる度毎にこれをシ
フトしたうえ並列出力を送出するものとしてもよ
い等、本発明は同一の機能を実現する範囲におい
て種々の変形が自在である。

以上の説明により明らかなとおり本発明によれ
ば、ビツトリバース回路を用いずにビツトリバー
スアドレス信号の発生を行なえると共に、同一の
回路により通常のアドレス信号も発生できるた
め、アドレス信号の種別切替用セレクタが不要と
なり、小さなチツプ面積による集積回路化が容易
となることにより、ハードウエアによるアドレス
制御回路が容易に実現し、FFT用ソフトウエア
処理上、プログラムステツプ数が減少し、プログ
ラムの作成が容易になると同時に、必要とする処
理時間が短縮され、FFT用アドレス制御回路と
して顕著な効果が得られる。

【図面の簡単な説明】

第１図は従来のアドレス制御回路において用い
られるビツトリバース回路の原理図、第２図は従
来例を示す機能的なブロツク図、第３図は本発明
の実施例を示す機能的なブロツク図、第４図はシ
フト回路の詳細を示すブロツク図である。 R₁₁〜R₁₃……レジスタ、SHI……シフト回路、
CONT……制御回路、ADD……加算器、AND…
…論理積回路。

Claims

【特許請求の範囲】

１ビツトリバースのビツト数をＮとしたとき
３・2^N-1又はアドレス増分を設定した第１のレジ
スタと、該第１のレジスタの出力が与えられるシ
フト回路と、該シフト回路のシフト量を２進数で
表現したアドレス番号の下位から１の連続する数
又は０となるよう制御する制御回路と、３・
2^N-i-1又はアドレス増分となる前記シフト回路の
出力が一方の入力へ与えられる加算器と、該加算
器の出力が一方の入力へ与えられる論理積回路
と、該論理積回路の出力が与えられかつ自己の出
力を前記加算器の他方の入力へ与えかつリセツト
してから動作を開始する第２のレジスタと、下位
Ｎビツトがすべて１で他は０の２進数データ又は
すべてのビツトが１の２進数データを自己の出力
として前記論理積回路の他方の入力へ与える第３
のレジスタとからなることを特徴とするアドレス
制御回路。