JPH05143290A - 加算回路 - Google Patents

Abstract

(57)【要約】 【目的】 処理速度をさらに高速化し、回路をより小さ
くする。 【構成】 パラレル／シリアル変換回路１４、２４、セ
レクタ３４、ｒビット加算器４４、レジスタ５４、及び
シリアル／パラレル変換回路６４と、パラレル／シリア
ル変換回路１５、２５、セレクタ３５、ｒビット加算器
４５、レジスタ５５、及びシリアル／パラレル変換回路
６５と、パラレル／シリアル変換回路１５、２５、セレ
クタ３６、ｒビット加算器４６、レジスタ５６、及びシ
リアル／パラレル変換回路６６の構成は、それぞれ従来
と同じに構成される。加算器４５では、ｐ／２サイクル
かけて「Ａの上位側」＋「Ｂの上位側」が計算され、加
算器４６では、ｐ／２サイクルかけて「Ａの上位側」＋
「Ｂの上位側」＋１が計算される。そして１２０は２入
力１出力セレクタ群であり、レジスタ５４の出力値が０
のときは変換回路６５の出力、１のときは変換回路６６
の出力を選択する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パラレルに入力されて
くる複数の入力データを加算して、その加算結果をパラ
レルに出力する加算回路に関するものである。

【０００２】

【従来の技術】ｐｒビット語長（ただし、ｒは１以上の
整数、ｐは２以上の整数）のパラレル入力、パラレル出
力の加算器は、ｐｒビット加算器が必要であり、回路規
模が大きくなってしまうという欠点があった。

【０００３】そこで、パラレル入力データをパラレル／
シリアル変換して、シリアル加算器により加算して、そ
して得られた加算結果（シリアル出力データ）をシリア
ル／パラレル変換して出力端子から取り出すことによっ
て、回路規模を小さくする試みがあった。

【０００４】この従来の回路の一例を図６に示す。この
図は２入力データの加算の場合である。入力データＡ＝
（Ａ_pr-1〔ＭＳＢ〕，Ａ_pr-2，・・・，Ａ₂,Ａ₁,Ａ₀
〔ＬＳＢ〕）及びＢ＝（Ｂ_pr-1〔ＭＳＢ〕，Ｂ_pr-2，・
・・，Ｂ₂,Ｂ₁,Ｂ₀ 〔ＬＳＢ〕）が入力されて来たと
き、まず、パラレル／シリアル変換回路１、２でｒビッ
ト毎のデータに分けられ、ｒビット分ずつ変換回路１、
２から出力される。

【０００５】つまり、変換回路１及び２にＡ及びＢが取
り込まれた時刻を、１サイクル目とすれば、２サイクル
目に、１．１（ｒビット入力）から（１サイクル目に）
入力されたデータＡ₀ 〜Ａ_r-1 と、２．１（ｒビット入
力）から（１サイクル目に）入力されたデータＢ₀ 〜Ｂ
_r-1 が、変換回路１のｏｕｔ（ｒビット出力）及び変換
回路２のｏｕｔ（ｒビット出力）から出力される。

【０００６】３サイクル目に、１．２（ｒビット入力）
から（１サイクル目に）入力されたデータＡ_r 〜Ａ_2r-1
と、２．２（ｒビット入力）から（１サイクル目に）入
力されたデータＢ_r 〜Ｂ_2r-1が、変換回路１のｏｕｔ
（ｒビット出力）及び変換回路２のｏｕｔ（ｒビット出
力）から出力される。

【０００７】４サイクル目に、１．３（ｒビット入力）
から（１サイクル目に）入力されたデータＡ_2r〜Ａ_3r-1
と、２．３（ｒビット入力）から（１サイクル目に）入
力されたデータＢ_2r〜Ｂ_3r-1が、変換回路１のｏｕｔ
（ｒビット出力）及び変換回路２のｏｕｔ（ｒビット出
力）から出力される。 ： ：

【０００８】ｐ＋１サイクル目に、１．ｐ（ｒビット入
力）から（１サイクル目に）入力されたデータＡ_(p-1)r
〜Ａ_pr-1と、２．ｐ（ｒビット入力）から（１サイクル
目に）入力されたデータＢ_(p-1)r〜Ｂ_pr-1が、変換回路
１のｏｕｔ（ｒビット出力）及び変換回路２のｏｕｔ
（ｒビット出力）から出力される。

【０００９】従って１サイクル目のみセレクタ３を０側
にしておくことにより、ｒビット加算器４で２サイクル
目に、１．１と２．１との加算（図７参照）を行い、０
ビット目〜ｒ−１ビット目の値及びｒビット目への桁上
げを求める。また０ビット目〜ｒ−１ビット目の値はパ
ラレル／シリアル変換器６を介して６．１から出力端子
Ｏ₀ 〜Ｏ_r-1 へ出力される。そして、ｒビット目への桁
上げ値は、単位遅延素子（レジスタ）５に格納される。

【００１０】３サイクル目に、１．２と２．２とレジス
タ５に格納されているｒビット目への桁上げ値の加算
（図７参照）を行い、ｒビット目〜２ｒ−１ビット目の
値及び２ｒビット目への桁上げを求める。またｒビット
目〜２ｒ−１ビット目の値はパラレル／シリアル変換器
６を介して６．２から出力端子Ｏ_r 〜Ｏ_2r-1へ出力され
る。そして、２ｒビット目への桁上げ値は、レジスタ５
に格納される。

【００１１】４サイクル目に、１．３と２．３とレジス
タ５に格納されている２ｒビット目への桁上げ値の加算
（図７参照）を行い、２ｒビット目〜３ｒ−１ビット目
の値及び３ｒビット目への桁上げを求める。また２ｒビ
ット目〜３ｒ−１ビット目の値は変換器６を介して６．
３から出力端子Ｏ_2r〜Ｏ_3r-1へ出力される。そして、３
ｒビット目への桁上げ値は、レジスタ５に格納される。 ： ：

【００１２】ｐ＋１サイクル目に、１．ｐと２．ｐとレ
ジスタ５に格納されている（ｐ−１）ｒビット目への桁
上げ値の加算（図７参照）を行い、（ｐ−１）ｒビット
目〜ｐｒ−１ビット目の値及びｐｒビット目への桁上げ
を求める。また（ｐ−１）ｒビット目〜ｐｒ−１ビット
目の値は変換器６を介して６．ｐから出力端子Ｏ_{(p-1 )r}
〜Ｏ_pr-1へ出力される。なおｐｒビット目への桁上げ値
は無視する。

【００１３】このように、ｐｒビットの加算をｒビット
毎にｒビット加算器で順次加算していくことにより、す
なわちｐｒビット加算器でなく、ｒビット加算器で済む
ことにより、回路規模が小さくなる。なお図６の太線
は、ｒビットのバス線を示す。

【００１４】しかし、図６の回路構成では、回路規模が
小さくなるという利点があるものの、ｒビット加算器を
ｐ重の時分割多重処理で使用しているため、処理速度が
遅いという欠点があった。またこの回路構成は、ｐｒビ
ット加算器でなくｒビット加算器で済むことにより回路
規模がある程度小さくなるという利点があるものの、パ
ラレル／シリアル変換回路及びシリアル／パラレル変換
回路を合計３個（パラレルに入出力するビット数が各ｒ
ｐビットであるから合計３ｒｐビットのデータを保持す
る回路が必要となる）持たなくてはいけなく、もっと回
路規模を小さくしたいという要望に答えられなかった。
さらにこの回路構成では、ｒビット加算器をｐ重の時分
割多重処理で使用しているため処理速度が遅いという欠
点があった。

【００１５】

【発明が解決しようとする課題】解決しようとする問題
点は、処理速度が遅く、また回路規模を充分に小さくす
ることができないというものである。

【００１６】

【課題を解決するための手段】本発明による第１の手段
は、パラレルに入力されてくる２組の入力データを加算
して、その加算結果をパラレルに出力する加算回路にお
いて、各入力データを複数のグループに分け、各グルー
プ毎にパラレル／シリアル変換器１４、２４、１５、２
５を介して、加算器４５、４６により下位ビット側のグ
ループからの桁上げが０の場合と、１の場合の２通りの
加算を行い、シリアル／パラレル変換器６５、６６を介
して上記２通りの加算結果をパラレル出力するように
し、下位ビット側のグループでの加算が終り、上位ビッ
ト側のグループへの桁上げが求まった時点で、上記０の
場合と、１の場合のいずれかの加算結果を選択（セレク
タ群１２０）するようにしたことを特徴とする加算回路
である。

【００１７】本発明による第２の手段は、パラレルに入
力されてくる２組の入力データを加算して、その加算結
果をパラレルに出力する加算回路において、各入力デー
タを複数のグループに分け、各グループ毎にシフトレジ
スタ７５、７６を介して、加算器４５、４６により下位
ビット側のグループからの桁上げが０の場合と、１の場
合の２通りの加算を行い、加算結果を上記シフトレジス
タに入力し、上記シフトレジスタを介して上記２通りの
加算結果をパラレル出力するようにし、下位ビット側の
グループでの加算が終り、上位ビット側のグループへの
桁上げが求まった時点で、上記０の場合と、１の場合の
いずれかの加算結果を選択（セレクタ群１２０）するよ
うにしたことを特徴とする加算回路である。

【００１８】

【作用】これによれば、入力データをｍ個のグループに
分け、各グループ内で、下位ビット側のグループからの
桁上げ（キャリ）が０のときと、１のときの、２種類の
計算を行い、下位ビット側のグループでの加算が終り、
上位ビット側のグループへの桁上げ（キャリ）が求まっ
た時刻において、そのキャリの値により、キャリが０と
仮定したときの上記加算結果とキャリが１と仮定したと
きの上記加算結果のどちらかを選択するようにしたこと
により、従来よりもさらに処理速度を高速化できる。ま
た入力段にある１つのパラレル／シリアル変換回路と、
出力段にあるシリアル／パラレル変換回路を、１つのシ
フトレジスタで兼用することにより、回路をより小さく
できる。すなわち合計４（ｒｐ／２）＝２ｒｐビットの
データを保持する回路規模とすることができる。

【００１９】

【実施例】本発明の実施例を図１に記す。なお図１はｍ
＝２の場合である。この図において、パラレル／シリア
ル変換回路１４、２４、セレクタ３４、ｒビット加算器
４４、レジスタ５４、及びシリアル／パラレル変換回路
６４と、パラレル／シリアル変換回路１５、２５、セレ
クタ３５、ｒビット加算器４５、レジスタ５５、及びシ
リアル／パラレル変換回路６５と、パラレル／シリアル
変換回路１５、２５、セレクタ３６、ｒビット加算器４
６、レジスタ５６、及びシリアル／パラレル変換回路６
６の構成は、それぞれ従来（図６）とほぼ同じなので、
説明は省略する。ただ１つ従来と違う点は、従来はパラ
レル／シリアル変換回路に取り込んだデータｐｒビット
を ｒビットずつｐサイクルかけて出力して、その出力
データをｒビット加算器でｐサイクルかけて加算を行っ
ていたのに対し、この例（図１）では、各パラレル／シ
リアル変換回路にはｐｒ／２ビットしか取り込まず、ｒ
ビットずつｐ／２サイクルかけて出力して、その出力デ
ータをｒビット加算器でｐ／２サイクルかけて加算を行
っている点である。

【００２０】従って、従来ｐ重の時分割多重処理で、即
ちｐサイクルかけて処理していたのに対し、この例で
は、ｐ／２重の時分割多重処理で、即ちｐ／２サイクル
かけて処理しているので、従来の２倍の高速処理が可能
となる。そして、もう１つ従来と違う点は、演算の最初
にセレクタ３６は、レジスタ５６の出力側でない方をセ
レクトするわけであるが、この値は１であり、即ち（ｐ
／２）ｒビット目への桁上げ（キャリ）が１として、加
算器４６は計算していくことになる。

【００２１】すなわち、パラレル／シリアル変換回路１
４、２４、セレクタ３４、ｒビット加算器４４、及びレ
ジスタ５４で入力データＡの下位側＝（Ａ_(p/2)r-1〔Ｍ
ＳＢ〕，Ａ_(p/2)r-2，・・・Ａ₁,Ａ₀ 〔ＬＳＢ〕）及び
Ｂの下位側＝（Ｂ_(p/2)r-1〔ＭＳＢ〕，Ｂ_(p/2)r-2，・
・・Ｂ₁,Ｂ₀ 〔ＬＳＢ〕）の加算を行い、その加算結果
を順次ｒビットずつ加算器４４の和出力（Ｓ）から出力
していく。そしてシリアル／パラレル変換回路６４で、
この加算結果をパラレル化する。

【００２２】なおこれらの加算は、ｐ／２サイクルかけ
て行われ、そしてｐ／２サイクル後には、下位ビット側
から上位ビット側への、即ち（ｐ／２）ｒビット目への
桁上げ（キャリ）が加算器４４の桁上げ出力（Ｃｏ）か
ら出力されており、このキャリはレジスタ５４に格納さ
れる。

【００２３】ところで、上位ビット側のデータであるＡ
の上位側＝（Ａ_pr-1〔ＭＳＢ〕，Ａ _pr-2，・・・Ａ
_(p/2)r+1，Ａ_(p/2)r〔ＬＳＢ〕）及びＢの上位側＝（Ｂ
_pr-1〔ＭＳＢ〕，Ｂ_pr-2，・・・Ｂ_(p/2)r+1，Ｂ_(p/2)r
〔ＬＳＢ〕）は、パラレル／シリアル変換回路１５、２
５によりそれぞれｒビットずつ順々に加算器４５及び４
６に供給される。

【００２４】従って、加算器４５では、ｐ／２サイクル
かけて「Ａの上位側」＋「Ｂの上位側」が計算され、シ
リアル／パラレル変換回路６５でこの加算結果はパラレ
ル化される。シリアル／パラレル変換回路６５の出力結
果は「Ａの上位側」＋「Ｂの上位側」であり、即ち下位
ビット側から上位ビット側への（ｐ／２）ｒビット目へ
の桁上げ（キャリ）が０であったと仮定した場合の「Ａ
＋Ｂ」の加算結果の（ｐ／２）ｒ〜ｐｒ−１ビット目出
力となる。

【００２５】また、加算器４６では、ｐ／２サイクルか
けて「Ａの上位側」＋「Ｂの上位側」＋１が計算され、
シリアル／パラレル変換回路６６でこの加算結果はパラ
レル化される。シリアル／パラレル変換回路６６の出力
結果は「Ａの上位側」＋「Ｂの上位側」＋１であり、即
ち下位ビット側から上位ビット側への（ｐ／２）ｒビッ
ト目への桁上げ（キャリ）が１であったと仮定した場合
の「Ａ＋Ｂ」の加算結果の（ｐ／２）ｒ〜ｐｒ−１ビッ
ト目出力となる。

【００２６】１２０は２入力１出力セレクタ群であり、
レジスタ５４の出力値が０のときはシリアル／パラレル
変換回路６５の出力を選択して、１のときはシリアル／
パラレル変換回路６６の出力を選択する。

【００２７】さて、ｐ／２サイクル後には、実際に下位
ビット側から上位ビット側への、即ち（ｐ／２）ｒビッ
ト目への桁上げ（キャリ）が０であるのか、１であるの
かが、レジスタ５４の出力値をみればわかる。そこで、
レジスタ５４の出力値により、セレクタ群１２０で、シ
リアル／パラレル変換回路６５の出力もしくはシリアル
／パラレル変換回路６６の出力を選択すれば、「Ａ＋
Ｂ」の加算結果の（ｐ／２）ｒ〜ｐｒ−１ビット目が求
まる。なお図１の太線は、ｒビットのバス線を示す。さ
らに、各入力データを上位側と下位側の２つに分けるの
ではなく、３つ以上のグループに分けることも可能であ
る。

【００２８】こうして上述の装置によれば、入力データ
をｍ個のグループに分け、各グループ内で、下位ビット
側のグループからの桁上げ（キャリ）が０のときと、１
のときの、２種類の計算を行い、下位ビット側のグルー
プでの加算が終り、上位ビット側のグループへの桁上げ
（キャリ）が求まった時刻において、そのキャリの値に
より、キャリが０と仮定したときの上記加算結果とキャ
リが１と仮定したときの上記加算結果のどちらかを選択
するようにしたことにより、従来よりもさらに処理速度
を高速化できるものである。

【００２９】さらに本発明の他の実施例を図２に記す。
なおこの実施例の説明に先立って、図２で使用されてい
るシフトレジスタについての説明する。このシフトレジ
スタの実際の回路構成を図３のＡ、Ｂ、Ｃを用いて説明
する。すなわち図２では、図３のＡのように書いてある
が、実際には例えば同図のＢあるいは同図のＣの構成を
している。図３のＡ、Ｂ、Ｃの太線は、ｒビットのバス
線を示す。

【００３０】即ち、図３のＢに示すパラレルロード入力
端子Ｉ₁ 〜Ｉ_k （図２ではｋ＝ｐ）から、それぞれｒビ
ットのデータ（合計ｋｒビット）が単位遅延素子（レジ
スタ）２ｂ₁₁〜２ｂ_1kにセレクタ２ｂ₂₁〜２ｂ_2kを介し
て格納される。このセレクタの制御は、セレクタ制御回
路により行われる。セレクタ２ｂ₂₁〜２ｂ_2kは連動して
切れ代わる（データＩ₁ 〜Ｉ_k を取り込んだ後は、セレ
クタ２ｂ₂₁〜２ｂ_2kはそれぞれレジスタ２ｂ₁₂〜２ｂ_1k
出力及びｉｎ側にする）。従って、単位時間（１サイク
ル間）たつと、レジスタ２ｂ₁₁に格納されていたデータ
Ｉ₁ がシリアル出力端子ｏｕｔより出力され、同時に、
レジスタ２ｂ₁₂〜２ｂ_1kに格納されていたデータＩ₂ 〜
Ｉ_k はレジスタ２ｂ₁₁〜２ｂ_1k-1に格納され、さらにシ
リアル入力端子ｉｎから入力されてきたｒビットのデー
タ（ｉｎ₁とする）が２ｂ_1kに格納される。

【００３１】さらに、単位時間（１サイクル間）たつと
レジスタ２ｂ₁₁に格納されていたデータＩ₂ がシリアル
出力端子ｏｕｔより出力され、同時に、レジスタ２ｂ₁₂
〜２ｂ_1kに格納されていたデータＩ₃ 〜Ｉ_k 及びｉｎ₁
はレジスタ２ｂ₁₁〜２ｂ_1k-1に格納され、さらにシリア
ル入力端子ｉｎから入力されてきたｒビットのデータ
（ｉｎ₂ とする）がレジスタ２ｂ_1kに格納される。

【００３２】以下、同様の操作が行われ、順次データＩ
₃ 、Ｉ₄ 、．．．Ｉ_k がシリアル出力端子ｏｕｔより出
力され、同時に、シリアル入力端子ｉｎから入力されて
きたｒビットのデータ（ｉｎ₃ 〜ｉｎ_k ）がレジスタ２
ｂ₁₃〜２ｂ_1kに格納される。

【００３３】そして、データＩ₁ 〜Ｉ_k がシリアル出力
端子ｏｕｔより出力され終り、データｉｎ₁ 〜ｉｎ_k が
レジスタ２ｂ₁₁〜２ｂ_1kに格納された時点でパラレル出
力端子ＯＯ₁ 〜ＯＯ_k からデータを取り出すことにより
ｉｎ₁ 〜ｉｎ_k がパラレルに出力される。

【００３４】また、図３のＣにおいては、パラレルロー
ド入力端子Ｉ₁〜Ｉ_k から入力されてきたデータをスイ
ッチ３ｂ₂₁〜３ｂ_2kをｏｎすることにより、ｒビットの
データを記憶するメモリ素子３ｂ₁₁〜３ｂ_1kに格納す
る。スイッチ３ｂ₂₁〜３ｂ_2kの制御は、スイッチ制御回
路により行われる。スイッチ３ｂ₂₁〜３ｂ_2kは連動して
切れ代わる。なおデータＩ₁ 〜Ｉ_k を取り込んだ後は、
スイッチ３ｂ₂₁〜３ｂ_2kはｏｆｆする。

【００３５】単位時間（１サイクル間）たつと、スイッ
チ３ｂ₄₁をｏｎすることにより、メモリ素子３ｂ₁₁に格
納されていたデータＩ₁ がシリアル出力端子ｏｕｔより
出力され、同時に、スイッチ３ｂ₃₁をｏｎすることによ
り、シリアル入力端子ｉｎから入力されてきたデータ
（ｉｎ₁ とする）がメモリ素子３ｂ₁₁に格納される。

【００３６】さらに、単位時間（１サイクル間）たつ
と、スイッチ３ｂ₄₂をｏｎすることにより、メモリ素子
３ｂ₁₂に格納されていたデータＩ₂ がシリアル出力端子
ｏｕｔより出力され、同時に、スイッチ３ｂ₃₂をｏｎす
ることにより、シリアル入力端子ｉｎから入力されてき
たデータ（ｉｎ₂ とする。）がメモリ素子３ｂ₁₂に格納
される。

【００３７】以下、同様の操作が行われ、順次データＩ
₃ 、Ｉ₄ 、・・・Ｉ_k がシリアル出力端子ｏｕｔより出
力され、同時に、シリアル入力端子ｉｎから入力されて
きたｒビットのデータ（ｉｎ₃ 〜ｉｎ_k ）がメモリ素子
３ｂ₁₃〜３ｂ_1kに格納される。

【００３８】そして、データＩ₁ 〜Ｉ_k がシリアル出力
端子ｏｕｔより出力され終り、ｉｎ ₁ 〜ｉｎ_k がメモリ
素子３ｂ₁₁〜３ｂ_1kに格納された時点でパラレル出力端
子ＯＯ₁ 〜ＯＯ_k からデータを取り出すことにより、ｉ
ｎ₁ 〜ｉｎ_k がパラレルに出力される。

【００３９】図３のＢ、図３のＣにおいて、注意して欲
しい点は、レジスタもしくはメモリ素子が合計ｋｒビッ
ト分しかないことであり、これは、パラレルにデータを
取り込んでシリアルに出力するパラレル／シリアル変換
回路と、同程度の回路規模である。なお、パラレル／シ
リアル変換回路もパラレルにデータを取り込むために、
合計ｋｒビット分のレジスタもしくはメモリ素子が必要
である。

【００４０】このように、本発明で用いているシフトレ
ジスタは、パラレルロード入力端子から入力されてきた
データをシリアル出力端子から順々に出力するととも
に、シリアル入力端子から入力されてきたデータをパラ
レル出力端子からパラレルに出力する回路のことをさし
ており、図３のＢ、Ｃに限定されるものではない。

【００４１】そこで図２において、この図は、ｍ＝２の
場合である。この図において、パラレル／シリアル変換
回路１４、シフトレジスタ７４、セレクタ３４、ｒビッ
ト加算器４４、及びレジスタ５４と、シフトレジスタ７
５、シフトレジスタ７６、セレクタ３５、ｒビット加算
器４５、及びレジスタ５５と、シフトレジスタ７５、シ
フトレジスタ７６、セレクタ３６、ｒビット加算器４
６、及びレジスタ５６の構成はそれぞれ上述の図１とほ
ぼ同じなので、説明は省略する。違う点は、図１は、パ
ラレル／シリアル変換回路及びシフトレジスタに取り込
んだデータｐｒビットを、ｒビットずつｐサイクルかけ
て出力して、その出力データをｒビット加算器でｐサイ
クルかけて加算を行っていたのに対し、この実施例（図
３）では、各パラレル／シリアル変換回路及びシフトレ
ジスタにはｐｒ／２ビットしか取り込まず、ｒビットず
つｐ／２サイクルかけて出力して、その出力データをｒ
ビット加算器でｐ／２サイクルかけて加算を行っている
点である。

【００４２】従って、従来ｐ重の時分割多重処理で、即
ちｐサイクルかけて処理していたのに対し、本発明で
は、ｐ／２重の時分割多重処理で、即ちｐ／２サイクル
かけて処理しているので、従来の２倍の高速処理が可能
となる。そして、もう１つ従来と違う点は、演算の最初
にセレクタ３６は、レジスタ５６の出力側でない方をセ
レクトするわけであるが、この値は１であり、即ち（ｐ
／２）ｒビット目への桁上げ（キャリ）が１として、加
算器４６は計算していくことになる。また（ｐ／２）ｒ
ビット目への桁上げ（キャリ）が０として計算していく
加算器４５の和出力（Ｓ）は、シフトレジスタ７５に、
桁上げが１として計算していく加算器４６の和出力
（Ｓ）は、シフトレジスタ７６にシリアル入力される。

【００４３】すなわち、パラレル／シリアル変換回路１
４、シフトレジスタ７４、セレクタ３４、ｒビット加算
器４４、及びレジスタ５４で入力データＡの下位側＝
（Ａ_{(p /2)r-1}〔ＭＳＢ〕，Ａ_(p/2)r-2，・・・Ａ₁,Ａ₀
〔ＬＳＢ〕）及びＢの下位側＝（Ｂ_(p/2)r-1〔ＭＳ
Ｂ〕，Ｂ_(p/2)r-2，・・・Ｂ₁,Ｂ₀ 〔ＬＳＢ〕）の加算
を行い、その加算結果を順次ｒビットずつ加算器４４の
和出力（Ｓ）から出力していく。

【００４４】この加算結果、すなわち加算器４４の和出
力（Ｓ）からの出力結果は、シフトレジスタ７４に取り
込まれ、シフトレジスタ７４のパラレル出力端子からパ
ラレルに出力される。これらの加算は、ｐ／２サイクル
かけて行われ、そしてｐ／２サイクル後には、下位ビッ
ト側から上位ビット側への、即ち（ｐ／２）ｒビット目
への桁上げ（キャリ）が加算器４４の桁上げ出力（Ｃ
ｏ）から出力されており、このキャリはレジスタ５４に
格納される。

【００４５】ところで、上位ビット側のデータであるＡ
の上位側＝（Ａ_pr-1〔ＭＳＢ〕，Ａ _pr-2，・・・Ａ
_(p/2)r+1，Ａ_(p/2)r〔ＬＳＢ〕）及びＢの上位側＝（Ｂ
_pr-1〔ＭＳＢ〕，Ｂ_pr-2，・・・Ｂ_(p/2)r+1，Ｂ_(p/2)r
〔ＬＳＢ〕）は、シフトレジスタ７５、７６によりそれ
ぞれｒビットずつ順々に加算器４５及び４６に供給され
る。

【００４６】従って、加算器４５では、ｐ／２サイクル
かけて「Ａの上位側」＋「Ｂの上位側」が計算され、シ
フトレジスタ７５にシリアル入力される。ｐ／２サイク
ル後にシフトレジスタ７５からパラレル出力される値は
「Ａの上位側」＋「Ｂの上位側」であり、即ち下位ビッ
ト側から上位ビット側への（ｐ／２）ｒビット目への桁
上げ（キャリ）が０であったと仮定した場合の「Ａ＋
Ｂ」の加算結果の（ｐ／２）ｒ〜ｐｒ−１ビット目出力
となる。

【００４７】また、加算器４６では、ｐ／２サイクルか
けて「Ａの上位側」＋「Ｂの上位側」＋１が計算され、
シフトレジスタ７６にシリアル入力される。ｐ／２サイ
クル後にシフトレジスタ７６からパラレル出力される値
は「Ａの上位側」＋「Ｂの上位側」＋１であり、即ち下
位ビット側から上位ビット側への（ｐ／２）ｒビット目
への桁上げ（キャリ）が１であったと仮定した場合の
「Ａ＋Ｂ」の加算結果の（ｐ／２）ｒ〜ｐｒ−１ビット
目出力となる。

【００４８】１２０は２入力１出力セレクタ群であり、
レジスタ５４の出力値が０のときはシフトレジスタ７５
の出力を選択して、１のときはシフトレジスタ７６の出
力を選択する。

【００４９】さて、ｐ／２サイクル後には、実際に下位
ビット側から上位ビット側への、即ち（ｐ／２）ｒビッ
ト目への桁上げ（キャリ）が０であるのか、１であるの
かが、レジスタ５４の出力値をみればわかる。そこで、
レジスタ５４の出力値により、セレクタ群１２０で、シ
フトレジスタ７５の出力もしくはシフトレジスタ７６の
出力を選択すれば、「Ａ＋Ｂ」の加算結果の（ｐ／２）
ｒ〜ｐｒ−１ビット目が求まる。なお図２の太線は、ｒ
ビットのバス線を示す。さらに、各入力データを上位側
と下位側の２つに分けるのではなく、３つ以上のグルー
プに分けることも可能である。

【００５０】こうして上述の装置によれば、入力データ
をｍ個のグループに分け、各グループ内で、下位ビット
側のグループからの桁上げ（キャリ）が０のときと、１
のときの、２種類の計算を行い、下位ビット側のグルー
プでの加算が終り、上位ビット側のグループへの桁上げ
（キャリ）が求まった時刻において、そのキャリの値に
より、キャリが０と仮定したときの上記加算結果とキャ
リが１と仮定したときの上記加算結果のどちらかを選択
するようにしたことにより、従来よりもさらに処理速度
を高速化できるものである。また入力段にある１つのパ
ラレル／シリアル変換回路と、出力段にあるシリアル／
パラレル変換回路を、１つのシフトレジスタで兼用する
ことにより、回路をより小さくできる。すなわち合計４
（ｒｐ／２）＝２ｒｐビットのデータを保持する回路規
模とすることができるものである。

【００５１】さらに各入力データを上位側と下位側の２
つに分けるのではなく、３つ以上のグループに分けるこ
とも可能である。すなわち４つのグループに分けた例
を、図４に示す。図４は（Ａ₁₅，Ａ₁₄，・・・Ａ
_1,Ａ₀ ）と（Ｂ₁₅，Ｂ₁₄，・・・Ｂ_1,Ｂ₀ ）を加算し
て、（Ｏ₁₅，Ｏ₁₄，・・・Ｏ_1,Ｏ₀ ）を出力する回路で
ある。

【００５２】この図で（ア）は図２に示すパラレル／シ
リアル変換回路１４、シフトレジスタ７４、セレクタ３
４、ｒビット加算器４４、及びレジスタ５４で構成され
る部分で、各入出力の添え字（ｒ、ｐ）をｒ＝１、ｐ／
２−１＝３としたものである。（イ）は図２に示すシフ
トレジスタ７５、７６、セレクタ３５、３６、ｒビット
加算器４５、４６、レジスタ５５、５６で構成される部
分で、各入出力の添え字（ｒ、ｐ）をｒ＝１、ｐ／２＝
４、ｐ／２＋１＝５、ｐ／２＋２＝６、ｐ−１＝７とし
たものである。（ウ）は図２に示すシフトレジスタ７
５、７６、セレクタ３５、３６、ｒビット加算器４５、
４６、レジスタ５５、５６で構成される部分で、各入出
力の添え字（ｒ、ｐ）をｒ＝１、ｐ／２＝８、ｐ／２＋
１＝９、ｐ／２＋２＝１０、ｐ−１＝１１としたもので
ある。（エ）は図２に示すシフトレジスタ７５、７６、
セレクタ３５、３６、ｒビット加算器４５、４６、レジ
スタ５５、５６で構成される部分で、各入出力の添え字
（ｒ、ｐ）をｒ＝１、ｐ／２＝１２、ｐ／２＋１＝１
３、ｐ／２＋２＝１４、ｐ−１＝１５としたものであ
る。（オ）、（カ）、（キ）は図２に示すレジスタ群１
２０と同じものであり、それぞれ２入力セレクタ４個か
ら成っている。（ク）、（ケ）はそれぞれ２入力セレク
タである。

【００５３】データ（Ａ_3,Ａ_2,Ａ_1,Ａ₀ ）と（Ｂ_3,Ｂ_2,
Ｂ_1,Ｂ₀ ）は（ア）に入力され４サイクルかけて（Ｏ_3,
Ｏ_2,Ｏ_1,Ｏ₀ ）及び４ビット目への桁上げ（キャリ）が
出力される。

【００５４】データ（Ａ_7,Ａ_6,Ａ_5,Ａ₄ ）と（Ｂ_7,Ｂ_6,
Ｂ_5,Ｂ₄ ）は（イ）に入力され４サイクルかけて４ビッ
ト目への桁上げ（キャリ）が０であると仮定した場合の
加算結果と８ビット目への桁上げ（キャリ）をそれぞれ
（イ）の７５出力と５５出力から出力する。そして、同
時に４ビット目への桁上げ（キャリ）が１であると仮定
した場合の加算結果と８ビット目への桁上げ（キャリ）
をそれぞれ（イ）の７６出力と５６出力から出力する。

【００５５】これら加算結果は、（ア）の５４出力（４
ビット目への桁上げ（キャリ））により、（オ）でどち
らか一方のみが選択され、（Ｏ_7,Ｏ_6,Ｏ_5,Ｏ₄ ）として
出力される。また、これらキャリは、（ア）の５４出力
（４ビット目への桁上げ（キャリ））により（ク）でど
ちらか一方のみが選択され、８ビット目への桁上げ（キ
ャリ））となり（カ）（ケ）の選択信号として使用され
る。

【００５６】データ（Ａ₁₁，Ａ₁₀，Ａ_9,Ａ₈ ）と
（Ｂ₁₁，Ｂ₁₀，Ｂ_9,Ｂ₈ ）は（ウ）に入力され４サイク
ルかけて８ビット目への桁上げ（キャリ）が０であると
仮定した場合の加算結果と１２ビット目への桁上げ（キ
ャリ）をそれぞれ（ウ）の７５出力と５５出力から出力
する。そして、同時に８ビット目への桁上げ（キャリ）
が１であると仮定した場合の加算結果と１２ビット目へ
の桁上げ（キャリ）をそれぞれ（ウ）の７６出力と５６
出力から出力する。

【００５７】これら加算結果は、（ク）の出力（８ビッ
ト目への桁上げ（キャリ））により、（カ）でどちらか
一方のみが選択され、（Ｏ₁₁，Ｏ₁₀，Ｏ_9,Ｏ₈ ）として
出力される。また、これらキャリは、（ク）の出力（８
ビット目への桁上げ（キャリ））により（ケ）でどちら
か一方のみが選択され、１２ビット目への桁上げ（キャ
リ））となり（キ）の選択信号として使用される。

【００５８】データ（Ａ₁₅，Ａ₁₄，Ａ₁₃，Ａ₁₂）と（Ｂ
₁₅，Ｂ₁₄，Ｂ₁₃，Ｂ₁₂）は（エ）に入力され４サイクル
かけて１２ビット目への桁上げ（キャリ）が０であると
仮定した場合の加算結果を（エ）の７５出力から出力す
る。そして、同時に１２ビット目への桁上げ（キャリ）
が１であると仮定した場合の加算結果を（エ）の７６出
力から出力する。

【００５９】これら加算結果は、（ケ）の出力（１２ビ
ット目への桁上げ（キャリ））により、（キ）でどちら
か一方のみが選択され、（Ｏ₁₅，Ｏ₁₄，Ｏ₁₃，Ｏ₁₂）と
して出力される。

【００６０】なお図４では、（ア）の５４出力が
（ク）、（ケ）を介して（キ）まで信号が伝播するのに
時間がかかり過ぎるという欠点がある。そこでこれを克
服する回路例として、図５を記す。

【００６１】図５は（Ａ₁₇，Ａ₁₆，・・・Ａ_1,Ａ₀ ）と
（Ｂ₁₇，Ｂ₁₆，・・・Ｂ_1,Ｂ₀ ）を加算して、（Ｏ₁₇，
Ｏ₁₆，・・・Ｏ_1,Ｏ₀ ）を出力する回路である。

【００６２】この図で（タ）は図２に示すパラレル／シ
リアル変換回路１４、シフトレジスタ７４、セレクタ３
４、ｒビット加算器４４、及びレジスタ５４で構成され
る部分で、各入出力の添え字（ｒ、ｐ）をｒ＝１、ｐ／
２−１＝２としたものである。（チ）は図２に示すシフ
トレジスタ７５、７６、セレクタ３５、３６、ｒビット
加算器４５、４６、レジスタ５５、５６で構成される部
分で、各入出力の添え字（ｒ、ｐ）をｒ＝１、ｐ／２＝
３、ｐ／２＋１＝４、ｐ／２＋２＝５、ｐ−１＝６とし
たものである。（ツ）は図２に示すシフトレジスタ７
５、７６、セレクタ３５、３６、ｒビット加算器４５、
４６、レジスタ５５、５６で構成される部分で、各入出
力の添え字（ｒ、ｐ）をｒ＝１、ｐ／２＝７、ｐ／２＋
１＝８、ｐ／２＋２＝９、ｐ／２＋３＝１０、ｐ−１＝
１１としたものである。（テ）は図２に示すシフトレジ
スタ７５、７６、セレクタ３５、３６、ｒビット加算器
４５、４６、レジスタ５５、５６で構成される部分で、
各入出力の添え字（ｒ、ｐ）をｒ＝１、ｐ／２＝１２、
ｐ／２＋１＝１３、ｐ／２＋２＝１４、ｐ／２＋３＝１
５、ｐ／２＋４＝１６、ｐ−１＝１７としたものであ
る。（ト）、（ナ）、（ニ）は図２に示すレジスタ群１
２０と同じものであり、それぞれ２入力セレクタ４個、
５個、６個から成っている。（ヌ）、（ネ）はそれぞれ
２入力セレクタである。（ノ）、（ハ）、（ヒ）はデー
タ保持回路である。

【００６３】データ（Ａ_2,Ａ_1,Ａ₀ ）と（Ｂ_2,Ｂ
_1,Ｂ₀ ）は（タ）に入力され３サイクルかけて（Ｏ_2,Ｏ
_1,Ｏ₀ ）及び３ビット目への桁上げ（キャリ）が出力さ
れる。３ビット目への桁上げ（キャリ）は（ノ）に保持
され続ける。

【００６４】データ（Ａ_6,Ａ_5,Ａ_4,Ａ₃ ）と（Ｂ_6,Ｂ_5,
Ｂ_4,Ｂ₃ ）は（チ）に入力され４サイクルかけて、３ビ
ット目への桁上げ（キャリ）が０であると仮定した場合
の加算結果と７ビット目への桁上げ（キャリ）を、それ
ぞれ（チ）の７５出力と５５出力から出力する。そし
て、同時に３ビット目への桁上げ（キャリ）が１である
と仮定した場合の加算結果と７ビット目への桁上げ（キ
ャリ）を、それぞれ（チ）の７６出力と５６出力から出
力する。

【００６５】これら加算結果は、４サイクル目終了後に
（ノ）の出力（３ビット目への桁上げ（キャリ））によ
り、（ト）でどちらか一方のみが選択され、（Ｏ_6,Ｏ_5,
Ｏ_4,Ｏ₃ ）として出力される。また、これらキャリは、
４サイクル目終了後に（ノ）の出力（３ビット目への桁
上げ（キャリ））により（ヌ）でどちらか一方のみが選
択され、７ビット目への桁上げ（キャリ）となり、
（ハ）に保持され続ける。

【００６６】データ（Ａ₁₁，Ａ₁₀，Ａ_9,Ａ_8,Ａ₇ ）と
（Ｂ₁₁，Ｂ₁₀，Ｂ_9,Ｂ_8,Ｂ₇ ）は（チ）に入力され５サ
イクルかけて、７ビット目への桁上げ（キャリ）が０で
あると仮定した場合の加算結果と１２ビット目への桁上
げ（キャリ）をそれぞれ（ツ）の７５出力と５５出力か
ら出力する。そして、同時に７ビット目への桁上げ（キ
ャリ）が１であると仮定した場合の加算結果と１２ビッ
ト目への桁上げ（キャリ）をそれぞれ（ツ）の７６出力
と５６出力から出力する。

【００６７】これら加算結果は、５サイクル目終了後に
（ハ）の出力（７ビット目への桁上げ（キャリ））によ
り、（ナ）でどちらか一方のみが選択され、（Ｏ₁₁，Ｏ
₁₀，Ｏ_9,Ｏ_8,Ｏ₇ ）として出力される。また、これらキ
ャリは、５サイクル目終了後に（ハ）の出力（７ビット
目への桁上げ（キャリ））により（ネ）でどちらか一方
のみが選択され、１２ビット目への桁上げ（キャリ））
となり、（ヒ）に保持され続ける。

【００６８】データ（Ａ₁₇，Ａ₁₆，Ａ₁₅，Ａ₁₄，Ａ₁₃，
Ａ₁₂）と（Ｂ₁₇，Ｂ₁₆，Ｂ₁₅，Ｂ₁₄，Ｂ₁₃，Ｂ₁₂）は
（テ）に入力され６サイクルかけて、１２ビット目への
桁上げ（キャリ）が０であると仮定した場合の加算結果
を（テ）の７５出力から出力する。そして、同時に１２
ビット目への桁上げ（キャリ）が１であると仮定した場
合の加算結果を（テ）の７６出力から出力する。

【００６９】これら加算結果は、６サイクル目終了後に
（ヒ）の出力（１２ビット目への桁上げ（キャリ））に
より、（ニ）でどちらか一方のみが選択され、（Ｏ₁₇，
Ｏ₁₆，Ｏ₁₅，Ｏ₁₄，Ｏ₁₃，Ｏ₁₂）として出力される。

【００７０】このように、（タ）、（チ）、（ツ）、
（テ）でそれぞれ３ビット分、４ビット分、５ビット
分、６ビット分を計算していくことにより、（タ）、
（チ）、（ツ）、（テ）で求まる上位ビットへの桁上げ
（キャリ）が、１サイクルずづ遅れるので、データ保持
回路（ノ）、（ハ）、（ヒ）を介することが出来、キャ
リの伝播をパイプライン化したことになる。従って、図
４のような伝播するのに時間がかかり過ぎるということ
が、なくなる。

【００７１】

【発明の効果】この発明によれば、入力データをｍ個の
グループに分け、各グループ内で、下位ビット側のグル
ープからの桁上げ（キャリ）が０のときと、１のとき
の、２種類の計算を行い、下位ビット側のグループでの
加算が終り、上位ビット側のグループへの桁上げ（キャ
リ）が求まった時刻において、そのキャリの値により、
キャリが０と仮定したときの上記加算結果とキャリが１
と仮定したときの上記加算結果のどちらかを選択するよ
うにしたことにより、従来よりもさらに処理速度を高速
化できるようになった。また入力段にある１つのパラレ
ル／シリアル変換回路と、出力段にあるシリアル／パラ
レル変換回路を、１つのシフトレジスタで兼用すること
により、回路をより小さくできる。すなわち合計４（ｒ
ｐ／２）＝２ｒｐビットのデータを保持する回路規模と
することができるようになった。

【図面の簡単な説明】

【図１】本発明による加算回路の一例の構成図である。

【図２】本発明による加算回路の他の例の構成図であ
る。

【図３】その説明のための図である。

【図４】その説明のための図である。

【図５】その説明のための図である。

【図６】従来の加算回路のの構成図である。

【図７】その説明のための図である。

【符号の説明】

１４、２４、１５、２５ パラレル／シリアル変換回路 ３４、３５、３６ セレクタ ４４、４５、４６ ｒビット加算器 ５４、５５、５６ レジスタ ６４、６５、６６ シリアル／パラレル変換回路 １２０ セレクタ群

Claims (2)

【特許請求の範囲】
1. 【請求項１】 パラレルに入力されてくる２組の入力デ
   ータを加算して、その加算結果をパラレルに出力する加
   算回路において、 各入力データを複数のグループに分け、各グループ毎に
   パラレル／シリアル変換器を介して、加算器により下位
   ビット側のグループからの桁上げが０の場合と、１の場
   合の２通りの加算を行い、シリアル／パラレル変換器を
   介して上記２通りの加算結果をパラレル出力するように
   し、下位ビット側のグループでの加算が終り、上位ビッ
   ト側のグループへの桁上げが求まった時点で、上記０の
   場合と、１の場合のいずれかの加算結果を選択するよう
   にしたことを特徴とする加算回路。
2. 【請求項２】 パラレルに入力されてくる２組の入力デ
   ータを加算して、その加算結果をパラレルに出力する加
   算回路において、 各入力データを複数のグループに分け、各グループ毎に
   シフトレジスタを介して、加算器により下位ビット側の
   グループからの桁上げが０の場合と、１の場合の２通り
   の加算を行い、加算結果を上記シフトレジスタに入力
   し、上記シフトレジスタを介して上記２通りの加算結果
   をパラレル出力するようにし、下位ビット側のグループ
   での加算が終り、上位ビット側のグループへの桁上げが
   求まった時点で、上記０の場合と、１の場合のいずれか
   の加算結果を選択するようにしたことを特徴とする加算
   回路。