JP2643576B2 - 高速フーリエ変換用番地発生回路 - Google Patents
高速フーリエ変換用番地発生回路Info
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- JP2643576B2 JP2643576B2 JP26700990A JP26700990A JP2643576B2 JP 2643576 B2 JP2643576 B2 JP 2643576B2 JP 26700990 A JP26700990 A JP 26700990A JP 26700990 A JP26700990 A JP 26700990A JP 2643576 B2 JP2643576 B2 JP 2643576B2
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- selector
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はデイジタル信号処理に必要な高速フーリエ
変換用の番地発生回路に関する。
変換用の番地発生回路に関する。
電子計算機において離散的フーリエ変換を実行する場
合、高速フーリエ変換の手法が広く用いられているが、
この高速フーリエ変換処理を一層高速に行なうために
は、処理されるデータのビツトの並びを逆にする（重み
づけを逆にする）ビツト順序並べかえ処理を高速で行な
うことが重要となる。
合、高速フーリエ変換の手法が広く用いられているが、
この高速フーリエ変換処理を一層高速に行なうために
は、処理されるデータのビツトの並びを逆にする（重み
づけを逆にする）ビツト順序並べかえ処理を高速で行な
うことが重要となる。
この並べかえ処理をハードウエア上で実現した回路例
として、例えば特開昭62−31472号公報に記載された、
第５図に示すような回路が提案されている。図示の回路
は４ビツト長のデータに対して最大４ビツトまでその順
序が並べかえられるようにしたもので、４ビツトのデー
タを記憶できるレジスタ１と、制御信号C0により、レジ
スタ１の各ビツトb0〜b3をそのままもしくは順序を逆に
してデータバスDB0〜DB3に出力するビツト順序並びかえ
回路２と、制御信号A0,A1のデコーダ４と、その出力に
よつてDB0〜DB3までのデータを０ビツトから３ビツトま
で任意にシフトしてデータバスX0〜X3に出力する複数の
ビツト・シフト回路（バレルシフタ）３とを含む。
として、例えば特開昭62−31472号公報に記載された、
第５図に示すような回路が提案されている。図示の回路
は４ビツト長のデータに対して最大４ビツトまでその順
序が並べかえられるようにしたもので、４ビツトのデー
タを記憶できるレジスタ１と、制御信号C0により、レジ
スタ１の各ビツトb0〜b3をそのままもしくは順序を逆に
してデータバスDB0〜DB3に出力するビツト順序並びかえ
回路２と、制御信号A0,A1のデコーダ４と、その出力に
よつてDB0〜DB3までのデータを０ビツトから３ビツトま
で任意にシフトしてデータバスX0〜X3に出力する複数の
ビツト・シフト回路（バレルシフタ）３とを含む。
制御信号C0が“H"レベルのとき、MOSトランジスタQ1
〜Q4が導通、Q1′〜Q4′が非導通となるため、レジスタ
１の内容b0,b1,b2,b3がそれぞれデータの対応するビツ
ト線DB0,DB1,DB2,DB3に出力される。一方、制御信号C0
が“L"レベルのときはMOSトランジスタQ1′〜Q4′を介
し、レジスタ１の内容b0,b1,b2,b3がそれぞれデータバ
スの各ビツト線DB3,DB2,DB1,DB0に出力される。このと
き制御信号A0,A1を両方とも“H"レベルにすると、２入
力NORゲートN3の出力のみが“H"レベルとなるため、MOS
トランジスタQ5〜Q20のうちQ5,Q12,Q15,Q18のみが導通
となり他は非導通となる。よつてデータバスのビツト線
DB0はX3に、DB1はX0に、DB2はX1に、DB3はX2にそれぞれ
接続される結果、X0にはb2が、X1にはb1が、X2にはb
0が、X3にはb3がそれぞれ出力されることとなり、b0〜b
2の３ビツトのデータの並べかえが実行される。
〜Q4が導通、Q1′〜Q4′が非導通となるため、レジスタ
１の内容b0,b1,b2,b3がそれぞれデータの対応するビツ
ト線DB0,DB1,DB2,DB3に出力される。一方、制御信号C0
が“L"レベルのときはMOSトランジスタQ1′〜Q4′を介
し、レジスタ１の内容b0,b1,b2,b3がそれぞれデータバ
スの各ビツト線DB3,DB2,DB1,DB0に出力される。このと
き制御信号A0,A1を両方とも“H"レベルにすると、２入
力NORゲートN3の出力のみが“H"レベルとなるため、MOS
トランジスタQ5〜Q20のうちQ5,Q12,Q15,Q18のみが導通
となり他は非導通となる。よつてデータバスのビツト線
DB0はX3に、DB1はX0に、DB2はX1に、DB3はX2にそれぞれ
接続される結果、X0にはb2が、X1にはb1が、X2にはb
0が、X3にはb3がそれぞれ出力されることとなり、b0〜b
2の３ビツトのデータの並べかえが実行される。
同様に制御信号C0を“L"レベル、A0,A1をともに“L"
レベルにすれば、X0にはb3が、X1にはb2が、X2にはb
1が、X3にはb0がそれぞれ出力されb0〜b3の４ビツトす
べての並べかえが実行される。また制御信号C0を“L"レ
ベル、A0を“L"レベル、A1を“H"レベルにすれば、X0に
はb1が、X1にはb0が、X2にはb2が、X3にはb3がそれぞれ
出力されb0,b1の２ビツトの順序の入換えができる。
レベルにすれば、X0にはb3が、X1にはb2が、X2にはb
1が、X3にはb0がそれぞれ出力されb0〜b3の４ビツトす
べての並べかえが実行される。また制御信号C0を“L"レ
ベル、A0を“L"レベル、A1を“H"レベルにすれば、X0に
はb1が、X1にはb0が、X2にはb2が、X3にはb3がそれぞれ
出力されb0,b1の２ビツトの順序の入換えができる。
上述した従来の回路では、バレルシフタ３を必須とす
ることから、扱うデータのビツト数の増加に伴いチツプ
面積、特に配線領域の増大をまねく。
ることから、扱うデータのビツト数の増加に伴いチツプ
面積、特に配線領域の増大をまねく。
この発明の目的は、ビツトスライス的な回路構築を可
能とすることでビツト拡張に対し配線による面積増加が
わずかで済む高速フーリエ変換用番地発生回路を得るこ
とにある。
能とすることでビツト拡張に対し配線による面積増加が
わずかで済む高速フーリエ変換用番地発生回路を得るこ
とにある。
この発明の高速フーリエ変換用番地発生回路は、縦属
接続されカウンタを構成する複数の加算器と、最下位お
よび最上位の加算器のそれぞれの一の入力に接続され、
制御信号に応じて前記加算器によって構成されるカウン
タのカウントアップ信号を前記最下位の加算器の入力ま
たは前記最上位の加算器の入力に切り換えるセレクタ
と、各加算器のキャリー入力を、制御信号に応じ、最下
位の加算器に対しては「０」または上位側加算器のキャ
リー出力に切り換えるセレクタと、最上位の加算器に対
しては下位側加算器のキャリー出力または「０」に切り
換えるセレクタと、その他の各加算器に対しては下位側
加算器のキャリー出力または上位側加算器のキャリー出
力に切換えるセレクタと、各加算器の出力を一時保持し
所定時間遅れたタイミングで出力するとともに当該出力
を加算器の１入力とするラツチ回路とからなる。
接続されカウンタを構成する複数の加算器と、最下位お
よび最上位の加算器のそれぞれの一の入力に接続され、
制御信号に応じて前記加算器によって構成されるカウン
タのカウントアップ信号を前記最下位の加算器の入力ま
たは前記最上位の加算器の入力に切り換えるセレクタ
と、各加算器のキャリー入力を、制御信号に応じ、最下
位の加算器に対しては「０」または上位側加算器のキャ
リー出力に切り換えるセレクタと、最上位の加算器に対
しては下位側加算器のキャリー出力または「０」に切り
換えるセレクタと、その他の各加算器に対しては下位側
加算器のキャリー出力または上位側加算器のキャリー出
力に切換えるセレクタと、各加算器の出力を一時保持し
所定時間遅れたタイミングで出力するとともに当該出力
を加算器の１入力とするラツチ回路とからなる。
セレクタ回路への制御信号により、通常は各加算器の
キヤリー入力として下位側の加算器のキヤリー出力が選
択され下位ビツト側から計数を行なうのに対し、ビツト
順序並べかえ処理時には、加算器のキヤリー入力として
上位側の加算器のキヤリー出力を選択し上位ビツト側か
ら計数を行なうことにより、カウント出力としてビツト
順序が並べかえられたデータが得られる。
キヤリー入力として下位側の加算器のキヤリー出力が選
択され下位ビツト側から計数を行なうのに対し、ビツト
順序並べかえ処理時には、加算器のキヤリー入力として
上位側の加算器のキヤリー出力を選択し上位ビツト側か
ら計数を行なうことにより、カウント出力としてビツト
順序が並べかえられたデータが得られる。
第１図はこの発明の一実施例を示す高速フーリエ変換
用番地発生回路の回路図である。本実施例は最大４ビツ
ト長までその順序が並べかえられるようにしたもので、
カウントを構成する加算器11〜14、制御信号であるセレ
クト信号に応じてカウンタへのカウントアップ信号を最
下位の加算器11のＢ入力または最上位の加算器16のＢ入
力に切り換えるセレクタ15,16と、前記セレクト信号に
応じて、最下位の加算器11に対するキャリー入力を
「０」または上位側加算器12のキャリー出力に切り換え
るセレクタ17、最上位の加算器に対するキャリー入力を
下位側加算器13のキャリー出力または「０」に切り換え
るセレクタ20、およびその他の各加算器に対するキャリ
ー入力を下位側加算器のキャリー出力または上位側加算
器のキャリー出力に切換えるセレクタ18、19、および加
算器の出力を一時保持し１クロツク分遅られて出力する
ラツチ回路21〜24からなる。ラツチ回路の出力がカウン
ト出力B0〜B3となるが、この出力は加算器の一方の入力
（Ａ入力）ともなる。
用番地発生回路の回路図である。本実施例は最大４ビツ
ト長までその順序が並べかえられるようにしたもので、
カウントを構成する加算器11〜14、制御信号であるセレ
クト信号に応じてカウンタへのカウントアップ信号を最
下位の加算器11のＢ入力または最上位の加算器16のＢ入
力に切り換えるセレクタ15,16と、前記セレクト信号に
応じて、最下位の加算器11に対するキャリー入力を
「０」または上位側加算器12のキャリー出力に切り換え
るセレクタ17、最上位の加算器に対するキャリー入力を
下位側加算器13のキャリー出力または「０」に切り換え
るセレクタ20、およびその他の各加算器に対するキャリ
ー入力を下位側加算器のキャリー出力または上位側加算
器のキャリー出力に切換えるセレクタ18、19、および加
算器の出力を一時保持し１クロツク分遅られて出力する
ラツチ回路21〜24からなる。ラツチ回路の出力がカウン
ト出力B0〜B3となるが、この出力は加算器の一方の入力
（Ａ入力）ともなる。
通常動作時は、セレクト信号の状態により各セレクタ
15〜20のＡ入力が選択される。これにより、最下位の加
算器11のＢ入力にはセレクタ15のＡ入力を介して常に
「１」が入力される。そして下位の加算器のキヤリー出
力が順次上位の加算器のキヤリー入力となり、第２図
（ａ）〜（ｄ）に示すようなカウント出力が得られる。
15〜20のＡ入力が選択される。これにより、最下位の加
算器11のＢ入力にはセレクタ15のＡ入力を介して常に
「１」が入力される。そして下位の加算器のキヤリー出
力が順次上位の加算器のキヤリー入力となり、第２図
（ａ）〜（ｄ）に示すようなカウント出力が得られる。
これに対しビツト順序並べかえ処理時は、セレクタの
Ｂ入力が選択され、最上位の加算器11のＢ入力にセレク
タ16のＢ入力を介して常に「１」が入力されるととも
に、上位の加算器のキヤリー出力が順次下位の加算器の
キヤリー入力となる。これにより、第３図（ａ）〜
（ｄ）に示すようにビツト順序が逆転した結果が得られ
る。
Ｂ入力が選択され、最上位の加算器11のＢ入力にセレク
タ16のＢ入力を介して常に「１」が入力されるととも
に、上位の加算器のキヤリー出力が順次下位の加算器の
キヤリー入力となる。これにより、第３図（ａ）〜
（ｄ）に示すようにビツト順序が逆転した結果が得られ
る。
以上は４ビツトの並べかえを行なう場合であるが、先
に述べたように本実施例は４ビツト以下なら任意のビツ
ト長の並べかえができる。例えば３ビツトであれば、通
常動作時は４ビツトの場合と同様にしてB0〜B2の３ビツ
トを出力として取出せばよい。ビツト順序並べかえ処理
時には、第４図に示すようにラツチ回路21〜24のクロツ
ク入力の周期を通常動作時の２分の１として上位側から
カウントを行ない、B0〜B2の３ビツトを出力として取出
せばよい。２ビツトも同様の手法で処理できる。
に述べたように本実施例は４ビツト以下なら任意のビツ
ト長の並べかえができる。例えば３ビツトであれば、通
常動作時は４ビツトの場合と同様にしてB0〜B2の３ビツ
トを出力として取出せばよい。ビツト順序並べかえ処理
時には、第４図に示すようにラツチ回路21〜24のクロツ
ク入力の周期を通常動作時の２分の１として上位側から
カウントを行ない、B0〜B2の３ビツトを出力として取出
せばよい。２ビツトも同様の手法で処理できる。
第１図に示されるように、この発明の高速フーリエ変
換用番地発生回路は、各ビツトごとに設けられた加算
器、セレクタおよびラツチ回路の組合せからなる。した
がつて５ビツト長以上のデータに対しても、必要なビツ
ト数に応じて上記加算器、セレクタ、ラツチ回路の組合
せを増設していけばよく、ビツト拡張に対し配線による
面積の増加はわずかで済む。またバレルシフタを用いる
従来のものに比較し、必要なトランジスタ数も少ない。
換用番地発生回路は、各ビツトごとに設けられた加算
器、セレクタおよびラツチ回路の組合せからなる。した
がつて５ビツト長以上のデータに対しても、必要なビツ
ト数に応じて上記加算器、セレクタ、ラツチ回路の組合
せを増設していけばよく、ビツト拡張に対し配線による
面積の増加はわずかで済む。またバレルシフタを用いる
従来のものに比較し、必要なトランジスタ数も少ない。
〔発明の効果〕 以上のようにこの発明によれば、ビツト長に対応した
数の加算器、各加算器に対応したセレクタおよびラツチ
回路の組合せにより高速フーリエ変換用番地発生回路が
ビツトスライス的に構築されるため、配線による面積の
増加をわずかなものに抑えて自由にビツト拡張できる効
果がある。
数の加算器、各加算器に対応したセレクタおよびラツチ
回路の組合せにより高速フーリエ変換用番地発生回路が
ビツトスライス的に構築されるため、配線による面積の
増加をわずかなものに抑えて自由にビツト拡張できる効
果がある。
第１図はこの発明の一実施例を示す回路図、第２図ない
し第４図はその動作を説明するためのタイミングチヤー
ト、第５図は従来例を示す回路図である。 11〜14……加算器、15〜20……セレクタ、21〜24……ラ
ツチ回路。
し第４図はその動作を説明するためのタイミングチヤー
ト、第５図は従来例を示す回路図である。 11〜14……加算器、15〜20……セレクタ、21〜24……ラ
ツチ回路。
Claims (1)
- 【請求項１】縦属接続されたカウンタを構成する複数の
加算器と、最下位および最上位の加算器のそれぞれの一
の入力に接続され、制御信号に応じて前記加算器によっ
て構成されるカウンタのカウントアップ信号を前記最下
位の加算器の入力または前記最上位の加算器の入力に切
り換えるセレクタと、各加算器のキャリー入力を、制御
信号に応じ、最下位の加算器に対しては「０」または上
位側加算器のキャリー出力に切り換えるセレクタと、最
上位の加算器に対しては下位側加算器のキャリー出力ま
たは「０」に切り換えるセレクタと、その他の各加算器
に対しては下位側加算器のキャリー出力または上位側加
算器のキャリー出力に切換えるセレクタと、各加算器の
出力を一時保持し所定時間遅れたタイミングで出力する
とともに当該出力を対応する加算器の１入力とするラッ
チ回路とからなる高速フーリエ変換用番地発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26700990A JP2643576B2 (ja) | 1990-10-03 | 1990-10-03 | 高速フーリエ変換用番地発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26700990A JP2643576B2 (ja) | 1990-10-03 | 1990-10-03 | 高速フーリエ変換用番地発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142665A JPH04142665A (ja) | 1992-05-15 |
| JP2643576B2 true JP2643576B2 (ja) | 1997-08-20 |
Family
ID=17438793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26700990A Expired - Lifetime JP2643576B2 (ja) | 1990-10-03 | 1990-10-03 | 高速フーリエ変換用番地発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643576B2 (ja) |
-
1990
- 1990-10-03 JP JP26700990A patent/JP2643576B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04142665A (ja) | 1992-05-15 |
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