JP3214086B2 - 桁上げ先見回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置の論理回
路一般に好適な高速かつ低消費電力の論理回路に関す
る。
路一般に好適な高速かつ低消費電力の論理回路に関す
る。
【０００２】
【従来の技術】本発明に関係する従来の技術としては、
「ＣＭＯＳ超ＬＳＩの設計（培風館、１９８９，ｐｐ．
２１７−２２０）」に記載の回路を挙げることができ
る。情報処理装置に用いられる論理回路の中で、加算器
は、最も基本的な構成要素のひとつであり、多くの場合
に情報処理装置の動作速度を支配している。そのため、
加算器の高速化が望まれている。一方、多ビット加算器
の性能は、桁上げ信号の高速伝搬性能に大きく依存す
る。従来、多ビット加算器の桁上げ伝搬速度を高速化す
る手法としては、桁上げ先見回路（Ｃａｒｒｙ Ｌｏｏ
ｋ Ａｈｅａｄ：ＣＬＡ）が良く知られている。図２
は、「ＣＭＯＳ超ＬＳＩの設計（培風館、１９８９，ｐ
２１９）」に記載されている４ビット桁上げ先見回路を
論理図で示したものある。ここで、Ｘｉ，Ｙｉ（ｉ＝
０，１，２，３）はｉビット目の加算数、被加算数であ
り、Ｃｉ（ｉ＝０，１，２，３）はｉビット目の桁上げ
信号である。桁上げ信号Ｃｉは次のように表すことがで
きる。 Ｃi＝Ｇi＋Ｐi＊Ｃi-1 ここで、Ｇiは自桁の入力値により生成される桁上げ信
号であり、ＸiとＹiの論理積になる。一方、Ｐi＊Ｃi-1
は下の桁からの桁上げ信号により生成される桁上げ信号
であり、ＰiはＸiとＹiの排他的論理和である。従っ
て、図２の桁上げ先見回路では、 Ｃ0＝Ｇ0＋Ｐ0＊Ｃ-1 Ｃ1＝Ｇ1＋Ｇ0＊Ｐ1＋Ｐ0＊Ｐ1＊Ｃ-1 Ｃ2＝Ｇ2＋Ｇ1＊Ｐ2＋Ｇ0＊Ｐ1＊Ｐ2＋Ｐ0＊Ｐ1＊Ｐ2＊Ｃ-1 Ｃ3＝Ｇ3＋Ｇ2＊Ｐ3＋Ｇ1＊Ｐ2＊Ｐ3＋Ｇ0＊Ｐ1＊Ｐ2＊Ｐ3 ＋Ｐ0＊Ｐ1＊Ｐ2＊Ｐ3＊Ｃ-1 として桁上げ信号を生成する。
「ＣＭＯＳ超ＬＳＩの設計（培風館、１９８９，ｐｐ．
２１７−２２０）」に記載の回路を挙げることができ
る。情報処理装置に用いられる論理回路の中で、加算器
は、最も基本的な構成要素のひとつであり、多くの場合
に情報処理装置の動作速度を支配している。そのため、
加算器の高速化が望まれている。一方、多ビット加算器
の性能は、桁上げ信号の高速伝搬性能に大きく依存す
る。従来、多ビット加算器の桁上げ伝搬速度を高速化す
る手法としては、桁上げ先見回路（Ｃａｒｒｙ Ｌｏｏ
ｋ Ａｈｅａｄ：ＣＬＡ）が良く知られている。図２
は、「ＣＭＯＳ超ＬＳＩの設計（培風館、１９８９，ｐ
２１９）」に記載されている４ビット桁上げ先見回路を
論理図で示したものある。ここで、Ｘｉ，Ｙｉ（ｉ＝
０，１，２，３）はｉビット目の加算数、被加算数であ
り、Ｃｉ（ｉ＝０，１，２，３）はｉビット目の桁上げ
信号である。桁上げ信号Ｃｉは次のように表すことがで
きる。 Ｃi＝Ｇi＋Ｐi＊Ｃi-1 ここで、Ｇiは自桁の入力値により生成される桁上げ信
号であり、ＸiとＹiの論理積になる。一方、Ｐi＊Ｃi-1
は下の桁からの桁上げ信号により生成される桁上げ信号
であり、ＰiはＸiとＹiの排他的論理和である。従っ
て、図２の桁上げ先見回路では、 Ｃ0＝Ｇ0＋Ｐ0＊Ｃ-1 Ｃ1＝Ｇ1＋Ｇ0＊Ｐ1＋Ｐ0＊Ｐ1＊Ｃ-1 Ｃ2＝Ｇ2＋Ｇ1＊Ｐ2＋Ｇ0＊Ｐ1＊Ｐ2＋Ｐ0＊Ｐ1＊Ｐ2＊Ｃ-1 Ｃ3＝Ｇ3＋Ｇ2＊Ｐ3＋Ｇ1＊Ｐ2＊Ｐ3＋Ｇ0＊Ｐ1＊Ｐ2＊Ｐ3 ＋Ｐ0＊Ｐ1＊Ｐ2＊Ｐ3＊Ｃ-1 として桁上げ信号を生成する。
【０００３】
【発明が解決しようとする課題】ところで図２に示した
従来技術による回路では、論理ゲ−トのファンイン数、
ファンアウト数が多いため、十分な高速化が得られない
という問題点がある。特に、図２の回路において、論理
ゲ−ト２０２、２０３のファンアウト数は６であり、ま
た論理ゲ−ト２１７、２２４のファンイン数は５であ
る。このようにファンアウト数、ファンイン数が大きい
論理ゲートを用いているため、従来の桁上げ先見回路の
遅延時間はインバ−タ回路の遅延時間の１０倍以上とな
っている。
従来技術による回路では、論理ゲ−トのファンイン数、
ファンアウト数が多いため、十分な高速化が得られない
という問題点がある。特に、図２の回路において、論理
ゲ−ト２０２、２０３のファンアウト数は６であり、ま
た論理ゲ−ト２１７、２２４のファンイン数は５であ
る。このようにファンアウト数、ファンイン数が大きい
論理ゲートを用いているため、従来の桁上げ先見回路の
遅延時間はインバ−タ回路の遅延時間の１０倍以上とな
っている。
【０００４】従って本発明の目的とするところは、ファ
ンアウト数ファンイン数が小さい論理ゲートを使用し、
高速動作する論理回路を提供することにある。
ンアウト数ファンイン数が小さい論理ゲートを使用し、
高速動作する論理回路を提供することにある。
【０００５】
【課題を解決するための手段】上記目的は、本発明の一
実施形態によれば（図１参照）、下の桁からの桁上げ信
号（Ｃ-1，Ｃ0，Ｃ1，Ｃ2）を真と仮定した時に該桁の
入力の論理和によって桁上げ信号（Ｃ0，Ｃ1，Ｃ2，
Ｃ3）を生成する第１の回路（１０１−１０４）と、下
の桁からの桁上げ信号（Ｃ-1，Ｃ0，Ｃ1，Ｃ2）を偽と
仮定した時に該桁の入力の論理積によって桁上げ信号を
生成する第２の回路（１０５−１０８）と、下の桁から
の桁上げ信号（Ｃ-1，Ｃ0，Ｃ1，Ｃ2）により２つ入力
信号を選択することで桁上げ信号を生成する選択回路
（１１１−１１４）とによって、キャリールックアヘッ
ド回路の各ビットを構成することで達成される。
実施形態によれば（図１参照）、下の桁からの桁上げ信
号（Ｃ-1，Ｃ0，Ｃ1，Ｃ2）を真と仮定した時に該桁の
入力の論理和によって桁上げ信号（Ｃ0，Ｃ1，Ｃ2，
Ｃ3）を生成する第１の回路（１０１−１０４）と、下
の桁からの桁上げ信号（Ｃ-1，Ｃ0，Ｃ1，Ｃ2）を偽と
仮定した時に該桁の入力の論理積によって桁上げ信号を
生成する第２の回路（１０５−１０８）と、下の桁から
の桁上げ信号（Ｃ-1，Ｃ0，Ｃ1，Ｃ2）により２つ入力
信号を選択することで桁上げ信号を生成する選択回路
（１１１−１１４）とによって、キャリールックアヘッ
ド回路の各ビットを構成することで達成される。
【０００６】
【作用】本発明による論理回路では、下の桁からの桁上
げ信号により２つの入力げ信号を選択することで桁上げ
信号を生成するため、論理ゲートのファンアウト数、フ
ァンイン数を従来の論理回路と比較して大幅に減少する
ことができ、かつ、回路を構成する素子数も大幅に減少
させることができる。
げ信号により２つの入力げ信号を選択することで桁上げ
信号を生成するため、論理ゲートのファンアウト数、フ
ァンイン数を従来の論理回路と比較して大幅に減少する
ことができ、かつ、回路を構成する素子数も大幅に減少
させることができる。
【０００７】
【実施例】以下、本発明の一実施例を図面を用いて詳細
に説明する。図１は、本発明の実施例による４ビット桁
上げ先見回路の論理図である。同図において１０１−１
０４は２入力論理和回路（ＯＲ回路）であり、１０５−
１０８は２入力論理積回路（ＡＮＤ回路）であり、１１
１−１１４は２入力選択回路である。同図では、２入力
選択回路１１１−１１４を制御する選択信号Ｃ-1−Ｃ2
が全て、偽の場合に選択される側が示してある。尚、１
２１−１２４は出力バッファであり、桁上げ信号出力Ｃ
0，Ｃ1，Ｃ2，Ｃ3の負荷が軽い時には特に必要はない。
また、Ｘ０−Ｘ３およびＹ０−Ｙ３が各桁の入力信号で
あり、Ｃ０−Ｃ３が各桁の桁上げ信号、Ｃ-1は下の桁か
らの桁上げ信号である。一方、下の桁からの桁上げ信号
が偽の場合には、Ｘ，Ｙの両方が"１"の時に桁上げは発
生する。即ち、ＸとＹの論理積で桁上げ信号を求めるこ
とができる。また、下の桁からの桁上げ信号が真の場合
には、Ｘ，Ｙのどちらかが"１"の時あるいは両方共"１"
の時に桁上げが発生する。即ち、ＸとＹの論理和で桁上
げ信号を求めることができる。この二つの信号を下の桁
からの桁上げ信号で選択し、その桁の桁上げ信号を生成
する。これを、式で表すと次のようになる。 Ｃi＝Ｇi＋Ｐi＊Ｃi-1 ｉｆ Ｃi-1＝０ ： Ｃi＝Ｇi＝Ｘi＊Ｙi ｉｆ Ｃi-1＝１ ： Ｃi＝Ｇi＋Ｐi＝Ｘi＋Ｙi これを繰返すことで複数ビットの各桁の桁上げ信号を生
成する。すなわち、図１の桁上げ先見回路では、下記の
如き動作が実行されるものである。すなわち、下の桁か
らの桁上げ信号Ｃ-1が真の場合は、２入力選択回路１１
１は２入力論理和回路１０１の出力ＣＨ０を選択するの
で、Ｘ0＋Ｙ0の桁上げ信号Ｃ0が得られ、下の桁からの
桁上げ信号Ｃ-1が偽の場合は、２入力選択回路１１１は
２入力論理積回路１０５の出力ＣＬ０を選択するので、
Ｘ0＊Ｙ0の桁上げ信号Ｃ0が得られる。また、桁上げ信
号Ｃ0が真の場合は、２入力選択回路１１２は２入力論
理和回路１０２の出力ＣＨ１を選択するので、Ｘ1＋Ｙ1
の桁上げ信号Ｃ1が得られ、桁上げ信号Ｃ0が偽の場合
は、２入力選択回路１１２は２入力論理積回路１０６の
出力ＣＬ１を選択するので、Ｘ1＊Ｙ1の桁上げ信号Ｃ1
が得られる。他の２入力選択回路１１３、１１４も上記
と同様にそれぞれ桁上げ信号Ｃ1、Ｃ2によって入力信号
の切り換えが制御されて、それぞれ桁上げ信号Ｃ2、Ｃ3
を出力することが可能となる。この図１の構成では、論
理和回路１０１−１０４と論理積回路１０５−１０８の
出力はファンアウト数は１であり、選択回路１１１−１
１４は２入力１選択で出力のファンアウト数は２であ
り、高速動作が可能である。
に説明する。図１は、本発明の実施例による４ビット桁
上げ先見回路の論理図である。同図において１０１−１
０４は２入力論理和回路（ＯＲ回路）であり、１０５−
１０８は２入力論理積回路（ＡＮＤ回路）であり、１１
１−１１４は２入力選択回路である。同図では、２入力
選択回路１１１−１１４を制御する選択信号Ｃ-1−Ｃ2
が全て、偽の場合に選択される側が示してある。尚、１
２１−１２４は出力バッファであり、桁上げ信号出力Ｃ
0，Ｃ1，Ｃ2，Ｃ3の負荷が軽い時には特に必要はない。
また、Ｘ０−Ｘ３およびＹ０−Ｙ３が各桁の入力信号で
あり、Ｃ０−Ｃ３が各桁の桁上げ信号、Ｃ-1は下の桁か
らの桁上げ信号である。一方、下の桁からの桁上げ信号
が偽の場合には、Ｘ，Ｙの両方が"１"の時に桁上げは発
生する。即ち、ＸとＹの論理積で桁上げ信号を求めるこ
とができる。また、下の桁からの桁上げ信号が真の場合
には、Ｘ，Ｙのどちらかが"１"の時あるいは両方共"１"
の時に桁上げが発生する。即ち、ＸとＹの論理和で桁上
げ信号を求めることができる。この二つの信号を下の桁
からの桁上げ信号で選択し、その桁の桁上げ信号を生成
する。これを、式で表すと次のようになる。 Ｃi＝Ｇi＋Ｐi＊Ｃi-1 ｉｆ Ｃi-1＝０ ： Ｃi＝Ｇi＝Ｘi＊Ｙi ｉｆ Ｃi-1＝１ ： Ｃi＝Ｇi＋Ｐi＝Ｘi＋Ｙi これを繰返すことで複数ビットの各桁の桁上げ信号を生
成する。すなわち、図１の桁上げ先見回路では、下記の
如き動作が実行されるものである。すなわち、下の桁か
らの桁上げ信号Ｃ-1が真の場合は、２入力選択回路１１
１は２入力論理和回路１０１の出力ＣＨ０を選択するの
で、Ｘ0＋Ｙ0の桁上げ信号Ｃ0が得られ、下の桁からの
桁上げ信号Ｃ-1が偽の場合は、２入力選択回路１１１は
２入力論理積回路１０５の出力ＣＬ０を選択するので、
Ｘ0＊Ｙ0の桁上げ信号Ｃ0が得られる。また、桁上げ信
号Ｃ0が真の場合は、２入力選択回路１１２は２入力論
理和回路１０２の出力ＣＨ１を選択するので、Ｘ1＋Ｙ1
の桁上げ信号Ｃ1が得られ、桁上げ信号Ｃ0が偽の場合
は、２入力選択回路１１２は２入力論理積回路１０６の
出力ＣＬ１を選択するので、Ｘ1＊Ｙ1の桁上げ信号Ｃ1
が得られる。他の２入力選択回路１１３、１１４も上記
と同様にそれぞれ桁上げ信号Ｃ1、Ｃ2によって入力信号
の切り換えが制御されて、それぞれ桁上げ信号Ｃ2、Ｃ3
を出力することが可能となる。この図１の構成では、論
理和回路１０１−１０４と論理積回路１０５−１０８の
出力はファンアウト数は１であり、選択回路１１１−１
１４は２入力１選択で出力のファンアウト数は２であ
り、高速動作が可能である。
【０００８】尚、選択回路１１１−１１４としては、図
４にＭＯＳトランジスタを用いた一実施例を示す。同図
において４０１、４０３はｐ−ＭＯＳトランジスタであ
り、４０２、４０４はｎ−ＭＯＳトランジスタであり、
４０５はインバータ回路である。Ｃ-1が真の時にはＣＨ
０が選択され、Ｃ-1が偽の時にはＣＬ０が選択されＣ０
に出力される。この選択回路とＣＭＯＳ論理回路を用い
て図１に示す桁上げ先見回路を構成すると、ＭＯＳトラ
ンジスタの個数は６４個となる。一方、図２に示す従来
の桁上げ先見回路をＣＭＯＳ論理回路で構成すると少な
くとも１４４個のＭＯＳトランジスタが必要であり、本
発明による論理回路では素子数を半分以下に低減でき
る。
４にＭＯＳトランジスタを用いた一実施例を示す。同図
において４０１、４０３はｐ−ＭＯＳトランジスタであ
り、４０２、４０４はｎ−ＭＯＳトランジスタであり、
４０５はインバータ回路である。Ｃ-1が真の時にはＣＨ
０が選択され、Ｃ-1が偽の時にはＣＬ０が選択されＣ０
に出力される。この選択回路とＣＭＯＳ論理回路を用い
て図１に示す桁上げ先見回路を構成すると、ＭＯＳトラ
ンジスタの個数は６４個となる。一方、図２に示す従来
の桁上げ先見回路をＣＭＯＳ論理回路で構成すると少な
くとも１４４個のＭＯＳトランジスタが必要であり、本
発明による論理回路では素子数を半分以下に低減でき
る。
【０００９】選択回路の他の一実施例を図５に示す。こ
こで、５０１、５０３、５０５、５０７はｐ−ＭＯＳト
ランジスタであり、５０２、５０４、５０６、５０８は
ｎ−ＭＯＳトランジスタである。選択回路の入出力信号
を互いに論理否定の関係にある二本の信号線で構成し、
図４に示した選択回路のインバータ回路を必要としない
ため高速動作が可能である。この選択回路は、インバー
タ回路約１段分の遅延時間で選択動作が行えるため、図
１に示す桁上げ先見回路の遅延時間は、インバータ回路
数段の遅延時間となり、図２に示す従来の論理回路の半
分以下の遅延時間で動作する。図４、図５のどちらの選
択回路を用いても、図１の論理回路を構成した場合、Ｍ
ＯＳトランジスタが、２個以上直列に接続されないとこ
ろが本発明の一つの特徴である。選択回路の出力は次段
の選択入力信号となり、ＭＯＳトランジスタのゲートに
接続される。このため、ＭＯＳトランジスタが直列に接
続することで、ソース、ドレイン間電圧が減少すること
による電流の低下が無く、高速動作が可能である。
こで、５０１、５０３、５０５、５０７はｐ−ＭＯＳト
ランジスタであり、５０２、５０４、５０６、５０８は
ｎ−ＭＯＳトランジスタである。選択回路の入出力信号
を互いに論理否定の関係にある二本の信号線で構成し、
図４に示した選択回路のインバータ回路を必要としない
ため高速動作が可能である。この選択回路は、インバー
タ回路約１段分の遅延時間で選択動作が行えるため、図
１に示す桁上げ先見回路の遅延時間は、インバータ回路
数段の遅延時間となり、図２に示す従来の論理回路の半
分以下の遅延時間で動作する。図４、図５のどちらの選
択回路を用いても、図１の論理回路を構成した場合、Ｍ
ＯＳトランジスタが、２個以上直列に接続されないとこ
ろが本発明の一つの特徴である。選択回路の出力は次段
の選択入力信号となり、ＭＯＳトランジスタのゲートに
接続される。このため、ＭＯＳトランジスタが直列に接
続することで、ソース、ドレイン間電圧が減少すること
による電流の低下が無く、高速動作が可能である。
【００１０】図１に示す本発明による回路と図２に示す
従来回路の遅延時間の電源電圧依存性を回路シュミレー
ションにより評価した結果を図１３に示す。本発明によ
る論理回路では素子の微細化に伴い電源電圧が低下して
も従来論理回路よりも高速動作が可能である。
従来回路の遅延時間の電源電圧依存性を回路シュミレー
ションにより評価した結果を図１３に示す。本発明によ
る論理回路では素子の微細化に伴い電源電圧が低下して
も従来論理回路よりも高速動作が可能である。
【００１１】下の桁からの桁上げ信号を偽と仮定した桁
上げ生成回路１０５−１０８の一実施例である回路図を
図１１に示す。同図において否定の信号にはバーが付い
ている。入出力の肯定と否定を入れ替えることで、下の
桁からの桁上げ信号を真と仮定した桁上げ生成回路１０
１−１０４の回路となる。同図による回路は、電源の供
給を必要としないため低消費電力な論理回路を構成でき
る。
上げ生成回路１０５−１０８の一実施例である回路図を
図１１に示す。同図において否定の信号にはバーが付い
ている。入出力の肯定と否定を入れ替えることで、下の
桁からの桁上げ信号を真と仮定した桁上げ生成回路１０
１−１０４の回路となる。同図による回路は、電源の供
給を必要としないため低消費電力な論理回路を構成でき
る。
【００１２】下の桁からの桁上げ信号を偽と仮定した桁
上げ生成回路１０５−１０８の他の一実施例である回路
図を図１２に示す。同図による回路は、電源の供給を行
うことで高速動作する論理回路を構成できる。
上げ生成回路１０５−１０８の他の一実施例である回路
図を図１２に示す。同図による回路は、電源の供給を行
うことで高速動作する論理回路を構成できる。
【００１３】図３は、本発明による４ビット桁上げ先見
回路の他の一実施例である。桁上げ信号の出力負荷が大
きい場合には、本実施例のように各ビット毎に選択回路
を多段接続し、出力負荷による遅延が累積しないよう構
成することで、高速動作が可能である。以上の実施例で
は４ビットの桁上げ先見回路を示したが、本発明による
論理回路は何ビットにも拡張できることは明らかであ
る。
回路の他の一実施例である。桁上げ信号の出力負荷が大
きい場合には、本実施例のように各ビット毎に選択回路
を多段接続し、出力負荷による遅延が累積しないよう構
成することで、高速動作が可能である。以上の実施例で
は４ビットの桁上げ先見回路を示したが、本発明による
論理回路は何ビットにも拡張できることは明らかであ
る。
【００１４】図６は、１６ビットの桁上げ先見回路をよ
り良好な構成とした一実施例である。ここで、６０１−
６０４は４ビットの部分桁上げ生成回路であり、６０５
は４ビット毎の桁上げ生成回路である。図７は図６の部
分桁上げ生成回路６０１−６０４の論理図であり、図８
は図６の桁上げ生成回路６０５の論理図である。ここで
は、桁上げ先見回路を２重に用いているため４ビット毎
の桁上げ信号を高速に生成する。すなわち、図７に示す
部分桁上げ生成回路で、一つ前のブロックからの桁上げ
信号が真の場合と偽の場合の２つの桁上げ信号を生成
し、図８に示す桁上げ生成回路でそれらを選択し、４ビ
ット毎の桁上げ信号を生成する。このため、１６ビット
目の桁上げ信号は７段の選択回路によって生成され、遅
延時間は半分以下に短縮される。
り良好な構成とした一実施例である。ここで、６０１−
６０４は４ビットの部分桁上げ生成回路であり、６０５
は４ビット毎の桁上げ生成回路である。図７は図６の部
分桁上げ生成回路６０１−６０４の論理図であり、図８
は図６の桁上げ生成回路６０５の論理図である。ここで
は、桁上げ先見回路を２重に用いているため４ビット毎
の桁上げ信号を高速に生成する。すなわち、図７に示す
部分桁上げ生成回路で、一つ前のブロックからの桁上げ
信号が真の場合と偽の場合の２つの桁上げ信号を生成
し、図８に示す桁上げ生成回路でそれらを選択し、４ビ
ット毎の桁上げ信号を生成する。このため、１６ビット
目の桁上げ信号は７段の選択回路によって生成され、遅
延時間は半分以下に短縮される。
【００１５】図９は、３２ビットの桁上げ先見回路をよ
り良好な構成とした一実施例である。ここで、９０１−
９０８は４ビットの部分桁上げ生成回路であり、９１
１、９１２は４ビット毎の桁上げ生成回路である。９０
１−９０８の部分桁上げ生成回路、および９１１の桁上
げ生成回路は、図６に示す１６ビットの桁上げ先見回路
の部分桁上げ生成回路６０１−６０４、および桁上げ生
成回路６０５とそれぞれ同じものである。３２ビット桁
上げ先見回路の特徴は、上位ビット桁上げ生成回路９１
２にあり、その論理図を図１０に示す。２段目の上位１
６ビットでは、下位１６ビットからの桁上げ信号が真の
場合と偽の場合の２つの桁上げ信号を生成し、それを下
位１６ビットからの桁上げ信号で選択することで４ビッ
ト毎の桁上げ信号を生成する。このため、３２ビット目
の桁上げ信号は８段の選択回路によって生成され、遅延
時間は短縮される。
り良好な構成とした一実施例である。ここで、９０１−
９０８は４ビットの部分桁上げ生成回路であり、９１
１、９１２は４ビット毎の桁上げ生成回路である。９０
１−９０８の部分桁上げ生成回路、および９１１の桁上
げ生成回路は、図６に示す１６ビットの桁上げ先見回路
の部分桁上げ生成回路６０１−６０４、および桁上げ生
成回路６０５とそれぞれ同じものである。３２ビット桁
上げ先見回路の特徴は、上位ビット桁上げ生成回路９１
２にあり、その論理図を図１０に示す。２段目の上位１
６ビットでは、下位１６ビットからの桁上げ信号が真の
場合と偽の場合の２つの桁上げ信号を生成し、それを下
位１６ビットからの桁上げ信号で選択することで４ビッ
ト毎の桁上げ信号を生成する。このため、３２ビット目
の桁上げ信号は８段の選択回路によって生成され、遅延
時間は短縮される。
【００１６】
【発明の効果】本発明によれば、論理を構成する論理ゲ
ートのファンアウト数ファンイン数を従来の論理回路と
比較して大幅に減少することができる。さらに、回路を
構成する素子数も大幅に減少させることができるため、
高速、低消費電力な論理回路を実現することができる。
ートのファンアウト数ファンイン数を従来の論理回路と
比較して大幅に減少することができる。さらに、回路を
構成する素子数も大幅に減少させることができるため、
高速、低消費電力な論理回路を実現することができる。
【図１】本発明の実施例である４ビット桁上げ先見回路
の論理図である。
の論理図である。
【図２】従来知られている４ビット桁上げ先見回路の論
理図である。
理図である。
【図３】本発明の他の実施例である４ビット桁上げ先見
回路の論理図である。
回路の論理図である。
【図４】本発明による論理回路を構成する選択回路の一
実施例である。
実施例である。
【図５】本発明による論理回路を構成する選択回路の他
の一実施例である。
の一実施例である。
【図６】本発明の実施例である１６ビット桁上げ先見回
路のブロック図である。
路のブロック図である。
【図７】本発明の実施例である１６ビット桁上げ先見回
路の１段目桁上げ生成回路の論理図である。
路の１段目桁上げ生成回路の論理図である。
【図８】本発明の実施例である１６ビット桁上げ先見回
路の２段目桁上げ生成回路の論理図である。
路の２段目桁上げ生成回路の論理図である。
【図９】本発明の実施例である３２ビット桁上げ先見回
路のブロック図である。
路のブロック図である。
【図１０】本発明の実施例である３２ビット桁上げ先見
回路の２段目上位ビット桁上げ生成回路の論理図であ
る。
回路の２段目上位ビット桁上げ生成回路の論理図であ
る。
【図１１】本発明による論理回路を構成する桁上げ生成
回路の一実施例である。
回路の一実施例である。
【図１２】本発明による論理回路を構成する桁上げ生成
回路の他の一実施例である。
回路の他の一実施例である。
【図１３】本発明による論理回路と従来の論理回路との
遅延時間の比較を示す図である。
遅延時間の比較を示す図である。
１０１−１０４、２２１−２２４、３０１−３０４、７
０１−７０４・・・論理和回路、１０５−１０８、２０
５−２０８、２１１−２２０、３０５−３０８、７０５
−７０８・・・論理積回路、１１１−１１４、３１１−
３２０、７１１−７１６、８１１−８１４、１００１−
１００６、１０１１−１０１４・・・選択回路、１２１
−１２４、３２１−３２４、７２１−７２２、８２１−
８２４、１０２１−１０２４・・・バッファ回路、２０
１−２０４・・・排他的論理和回路、２３１−２３４、
４０５・・・インバータ回路、４０１、４０３、５０
１、５０３、５０５、５０７、１１０１、１１０３、１
１０６、１１０８、１２０１、１２０３、１２０６、１
２０８・・・ｐ−ＭＯＳトランジスタ、４０２、４０
４、５０２、５０４、５０６、５０８、１１０２、１１
０４、１１０５、１１０７、１２０２、１２０４、１２
０５、１２０７・・・ｎ−ＭＯＳトランジスタ、６０１
−６０４、９０１−９０８・・・部分桁上げ生成回路、
６０５、９１１・・・桁上げ生成回路、９１２・・・上
位ビット桁上げ生成回路
０１−７０４・・・論理和回路、１０５−１０８、２０
５−２０８、２１１−２２０、３０５−３０８、７０５
−７０８・・・論理積回路、１１１−１１４、３１１−
３２０、７１１−７１６、８１１−８１４、１００１−
１００６、１０１１−１０１４・・・選択回路、１２１
−１２４、３２１−３２４、７２１−７２２、８２１−
８２４、１０２１−１０２４・・・バッファ回路、２０
１−２０４・・・排他的論理和回路、２３１−２３４、
４０５・・・インバータ回路、４０１、４０３、５０
１、５０３、５０５、５０７、１１０１、１１０３、１
１０６、１１０８、１２０１、１２０３、１２０６、１
２０８・・・ｐ−ＭＯＳトランジスタ、４０２、４０
４、５０２、５０４、５０６、５０８、１１０２、１１
０４、１１０５、１１０７、１２０２、１２０４、１２
０５、１２０７・・・ｎ−ＭＯＳトランジスタ、６０１
−６０４、９０１−９０８・・・部分桁上げ生成回路、
６０５、９１１・・・桁上げ生成回路、９１２・・・上
位ビット桁上げ生成回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−293436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50
Claims (3)
- 【請求項１】加算数の複数のビットを受ける複数の第１
の入力ノードと、 被加算数の複数のビットを受ける複数の第２の入力ノー
ドと、 第１の信号を受ける第３の入力ノードと、 上記第１の信号が第１の状態にある場合、上記加算数の
上記複数のビットと上記被加算数の上記複数のビットと
の論理演算によって、第１の桁上げ信号候補を出力する
第１のノード及び、上記第１の信号が第２の状態にある
場合、上記加算数の上記複数のビットと上記被加算数の
上記複数のビットとの論理演算によって、第２の桁上げ
信号候補を出力する第２のノードを有する第１の回路
と、 上記第１の信号によって、上記第１のノード上の信号と
上記第２のノード上の信号のいずれかを選択し出力する
出力選択回路を有する第２の回路とを含み、 上記第１の回路は、 上記加算数の上記複数のビットと上記被加算数の上記複
数のビットとが入力される複数の論理和生成回路と、 上記加算数の上記複数のビットと上記被加算数の上記複
数のビットとが入力される複数の論理積生成回路と、 上記加算数の上記複数のビットの内の第１のビットと上
記被加算数の上記複数のビットの内の第１のビットとの
論理和信号によって、上記加算数の上記複数のビットの
内の第２のビットと上記被加算数の上記複数のビットの
内の第２のビットとの論理和信号及び、上記加算数の上
記複数のビットの内の上記第２のビットと上記被加算数
の上記複数のビットの内の上記第２のビットとの論理積
信号のいずれかを選択する第１の選択回路と、 上記第１の選択回路の出力信号によって、上記加算数の
上記複数のビットの内の第３のビットと上記被加算数の
上記複数のビットの内の第３のビットとの論理和信号及
び、上記加算数の上記複数のビットの内の上記第３のビ
ットと上記被加算数の上記複数のビットの内の上記第３
のビットとの論理積信号のいずれかを選択する第２の選
択回路と、 上記加算数の上記複数のビットの内の上記第１のビット
と上記被加算数の上記 複数のビットの内の上記第１のビ
ットとの論理積信号によって、上記加算数の上記複数の
ビットの内の上記第２のビットと上記被加算数の上記複
数のビットの内の上記第２のビットとの論理和信号及
び、上記加算数の上記複数のビットの内の上記第２のビ
ットと上記被加算数の上記複数のビットの内の上記第２
のビットとの論理積信号のいずれかを選択する第３の選
択回路と、 上記第３の選択回路の出力によって、上記加算数の上記
複数のビットの内の上記第３のビットと上記被加算数の
上記複数のビットの内の上記第３のビットとの論理和信
号及び、上記加算数の上記複数のビットの内の上記第３
のビットと上記被加算数の上記複数のビットの内の上記
第３のビットとの論理積信号のいずれかを選択する第４
の選択回路とを備えることを特徴とする桁上げ先見回
路。 - 【請求項２】上記第１〜第４の選択回路の各々は、少な
くとも部分的に電界効果トランジスタから構成されてい
ることを特徴とする請求項１記載の桁上げ先見回路。 - 【請求項３】上記出力選択回路は、少なくとも部分的に
電界効果トランジスタから構成されていることを特徴と
する請求項１または２記載の桁上げ先見回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23685992A JP3214086B2 (ja) | 1992-09-04 | 1992-09-04 | 桁上げ先見回路 |
| KR1019930016948A KR100306108B1 (ko) | 1992-09-04 | 1993-08-30 | 자리수올림선견회로 |
| US08/115,737 US5424972A (en) | 1992-09-04 | 1993-09-03 | Carry look ahead circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23685992A JP3214086B2 (ja) | 1992-09-04 | 1992-09-04 | 桁上げ先見回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0683589A JPH0683589A (ja) | 1994-03-25 |
| JP3214086B2 true JP3214086B2 (ja) | 2001-10-02 |
Family
ID=17006862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23685992A Expired - Fee Related JP3214086B2 (ja) | 1992-09-04 | 1992-09-04 | 桁上げ先見回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5424972A (ja) |
| JP (1) | JP3214086B2 (ja) |
| KR (1) | KR100306108B1 (ja) |
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|---|---|---|---|---|
| US5619442A (en) * | 1995-04-07 | 1997-04-08 | National Semiconductor Corporation | Alternating polarity carry look ahead adder circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4439835A (en) * | 1981-07-14 | 1984-03-27 | Rockwell International Corporation | Apparatus for and method of generation of ripple carry signals in conjunction with logical adding circuitry |
| US4831578A (en) * | 1985-11-25 | 1989-05-16 | Harris Semiconductor (Patents) Inc. | Binary adder |
| JPH0679269B2 (ja) * | 1988-05-20 | 1994-10-05 | 三菱電機株式会社 | 加算器 |
| EP0352549B1 (de) * | 1988-07-29 | 1995-06-07 | Siemens Aktiengesellschaft | Carry-select-Addierer |
| US5027311A (en) * | 1989-10-31 | 1991-06-25 | Intel Corporation | Carry select multiplexer |
| US5040139A (en) * | 1990-04-16 | 1991-08-13 | Tran Dzung J | Transmission gate multiplexer (TGM) logic circuits and multiplier architectures |
| US5272662A (en) * | 1991-01-31 | 1993-12-21 | The United States Of America As Represented By The Secretary Of The Air Force | Carry multiplexed adder |
-
1992
- 1992-09-04 JP JP23685992A patent/JP3214086B2/ja not_active Expired - Fee Related
-
1993
- 1993-08-30 KR KR1019930016948A patent/KR100306108B1/ko not_active IP Right Cessation
- 1993-09-03 US US08/115,737 patent/US5424972A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100306108B1 (ko) | 2001-11-30 |
| JPH0683589A (ja) | 1994-03-25 |
| US5424972A (en) | 1995-06-13 |
| KR940008263A (ko) | 1994-04-29 |
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